JPH01171028A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH01171028A JPH01171028A JP62331651A JP33165187A JPH01171028A JP H01171028 A JPH01171028 A JP H01171028A JP 62331651 A JP62331651 A JP 62331651A JP 33165187 A JP33165187 A JP 33165187A JP H01171028 A JPH01171028 A JP H01171028A
- Authority
- JP
- Japan
- Prior art keywords
- mpu
- response control
- microcomputer system
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000004044 response Effects 0.000 claims abstract description 27
- 230000006870 function Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims description 3
- 101100317166 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS24 gene Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 101150047375 DID2 gene Proteins 0.000 description 1
- 101100366082 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SNF7 gene Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータシステム、特に、特定の
使用者のみに使用可能とすることを必要とするマイクロ
コンピュータシステムに関するものである。
使用者のみに使用可能とすることを必要とするマイクロ
コンピュータシステムに関するものである。
（従来の技術Ｊ
第３図に従来のマイクロコンピュータシステムの構成図
を示す６本マイクロコンピュータシステムの主構成要素
は、マイクロプロセッサ（ＭＰＵ）３０２、アドレスデ
コーダ３０３、メモリ３０４、人出力制御部３０５、バ
ス３０６である。
を示す６本マイクロコンピュータシステムの主構成要素
は、マイクロプロセッサ（ＭＰＵ）３０２、アドレスデ
コーダ３０３、メモリ３０４、人出力制御部３０５、バ
ス３０６である。
本システムのＭＰＵがバス３０６上の各デバイス（メモ
リ３０４、入出力制御部３０５）にアクセスする場合の
動作を示す。
リ３０４、入出力制御部３０５）にアクセスする場合の
動作を示す。
ＭＰＵ３ Ｑ ２がまずバス３０６にアドレスを出力す
る。
る。
アドレスデコーダ３０３がＭＰＵ３０２の指定するデバ
イスを遺灰する。
イスを遺灰する。
又、この時、ＭＰＵ３０２の出力したアドレスに確かに
デバイスが存在する事を、デバイスのアクセスタイムに
応じたタイミングにて、アドレスデコーダ３０３がＭＰ
Ｕ３０２に、応答信号（ＡＣに）として出力する。
デバイスが存在する事を、デバイスのアクセスタイムに
応じたタイミングにて、アドレスデコーダ３０３がＭＰ
Ｕ３０２に、応答信号（ＡＣに）として出力する。
ＭＰＵ３０２はアクセスサイクルを終了する。
（発明が解決しようとする問題点〕
しかしながら、前記従来技術は特定の使用者のみに使用
可能とすることを必要とする場合についての配慮がなさ
れていない。このため、′このマイクロコンピュータシ
ステムはハードウェアをそのまま模倣することにより、
任意の使用者に利用されてしまうという問題点があった
。
可能とすることを必要とする場合についての配慮がなさ
れていない。このため、′このマイクロコンピュータシ
ステムはハードウェアをそのまま模倣することにより、
任意の使用者に利用されてしまうという問題点があった
。
本発明の目的は前記従来技術の問題点を解決し、特定の
使用者のみに使用可能とするマイクロコンピュータシス
テムを提供することにある。
使用者のみに使用可能とするマイクロコンピュータシス
テムを提供することにある。
本発明の要点は、マイクロコンピュータシステムに、あ
る決まったアドレスに決まった順序で、それぞれのアド
レスに対し定められたデータを予め設定された時間間隔
以内に書込むことにより、ＭＰＵへのデータ転送応答が
可能な応答制御部を設けたことにあり、それによって特
定の使用者のみが本システムを使用可能としたものであ
る。
る決まったアドレスに決まった順序で、それぞれのアド
レスに対し定められたデータを予め設定された時間間隔
以内に書込むことにより、ＭＰＵへのデータ転送応答が
可能な応答制御部を設けたことにあり、それによって特
定の使用者のみが本システムを使用可能としたものであ
る。
即ち、本発明の上記目的はマイクロプロセッサ（ＭＰＵ
）、メモリ、入出力制御部を含むマイクロコンピュータ
システムにおいて、ＭＰＵの動作に対してバスアクセス
タイミングを知らせる応答制御部を設け、該応答制御部
は、予め設定された１つ以上のアドレス順に、予め前記
各アドレスに対しそれぞれ設定されたデータを、予め設
定された時間間隔以内にＭＰＵが書込まないと、ＭＰＵ
に対するデータ転送応答を遮断する機能を持つ事を特徴
とするマイクロコンピュータシステムによって達成され
る。
）、メモリ、入出力制御部を含むマイクロコンピュータ
システムにおいて、ＭＰＵの動作に対してバスアクセス
タイミングを知らせる応答制御部を設け、該応答制御部
は、予め設定された１つ以上のアドレス順に、予め前記
各アドレスに対しそれぞれ設定されたデータを、予め設
定された時間間隔以内にＭＰＵが書込まないと、ＭＰＵ
に対するデータ転送応答を遮断する機能を持つ事を特徴
とするマイクロコンピュータシステムによって達成され
る。
以下、本発明の１実施例をアドレスが３の場合について
第１図を用いて説明する。但し本発明は本実施例にのみ
限られるものではない。
第１図を用いて説明する。但し本発明は本実施例にのみ
限られるものではない。
本発明のマイクロコンピュータシステムは従来技術と同
様のマイクロプロセッサ１０２、アドレスデコーダ１０
３、メモリ１０４、入出力制御部１０５、バス１０６の
他に応答制御部１０１を構成要素として持つ。
様のマイクロプロセッサ１０２、アドレスデコーダ１０
３、メモリ１０４、入出力制御部１０５、バス１０６の
他に応答制御部１０１を構成要素として持つ。
応答制御部１０１は次の機能を持つ。
即ち３つの暗証番号ＡＩＤＩ、ＡＩＤ２．ＡＩＤＳのア
ドレスに対し順にｔ’、、ｔ、、ｔ、の時間間隔以内に
、暗証番号ＤＩＤＩ、ＤＩＤ２．ＤＩＤ３のデータを、
それぞれ繰返し書込まない場合は、マイクロプロセッサ
１０２に対する応答を遮断する。この動作を第１図の回
路図と第２図のタイムチャート例を用いて説明する。
ドレスに対し順にｔ’、、ｔ、、ｔ、の時間間隔以内に
、暗証番号ＤＩＤＩ、ＤＩＤ２．ＤＩＤ３のデータを、
それぞれ繰返し書込まない場合は、マイクロプロセッサ
１０２に対する応答を遮断する。この動作を第１図の回
路図と第２図のタイムチャート例を用いて説明する。
まず、応答制御部１０１内のタイマ１，２，３；１０１
１．１０１２．１０１３について説明する。
１．１０１２．１０１３について説明する。
入力ＴＲＩ、ＴＲ２，ＴＲ３の立上がり後それぞれ時間
ｊｌ ＋ Ｌ２＋ ｔ、の間ＴＩ、Ｔ２．Ｔ３に“
Ｈ”を出力する。なお出力が“Ｈ”のうちに入力に立上
がりを検出するとその立上がりからそれぞれ時間ｔＩｎ
Ｌ！＋ ｔ３の間Ｔｌ、Ｔ２．Ｔ３に“Ｈ”を出
力する。
ｊｌ ＋ Ｌ２＋ ｔ、の間ＴＩ、Ｔ２．Ｔ３に“
Ｈ”を出力する。なお出力が“Ｈ”のうちに入力に立上
がりを検出するとその立上がりからそれぞれ時間ｔＩｎ
Ｌ！＋ ｔ３の間Ｔｌ、Ｔ２．Ｔ３に“Ｈ”を出
力する。
次に、アドレスデコーダ１０３から応答制御部１０１に
出力される信号ＡＲＩ、ＡＲ２，ＡＲ３であるが、これ
はマイクロプロセッサ１０２が。
出力される信号ＡＲＩ、ＡＲ２，ＡＲ３であるが、これ
はマイクロプロセッサ１０２が。
それぞれ暗証番号ＡＩＤＩ、ＡＩＤ２．ＡＩＤ３のアド
レスに対しアクセスする時のみ°“Ｈ”となる、又、デ
ータ比較器１０１４は、マイクロプロセッサ１０２がマ
イクロセロセッサのバス１０６に暗証番号ＤＩＤ１．Ｄ
ＩＤ２．ＤＩＤ３のデータが出力された場合のみそれぞ
れＤＰＩ、ＤＰ２゜ＤＰ３に°°Ｈ”を出力する。
レスに対しアクセスする時のみ°“Ｈ”となる、又、デ
ータ比較器１０１４は、マイクロプロセッサ１０２がマ
イクロセロセッサのバス１０６に暗証番号ＤＩＤ１．Ｄ
ＩＤ２．ＤＩＤ３のデータが出力された場合のみそれぞ
れＤＰＩ、ＤＰ２゜ＤＰ３に°°Ｈ”を出力する。
次いで、実際の動作例を示す。なお第２図中の番号と次
の番号は対応する。
の番号は対応する。
（１） システム立上げのためリセットがかかる。
信号ＲＥＳＥＴのパルスにより信号Ｔ３が時間ｔ３だけ
“Ｈ″となる。
“Ｈ″となる。
（２） この間にＭＰＵ１０２が暗証番号ＡＩＤＩの
アドレスに、暗証番号ＤＩＤＩのデータを書込む。これ
により、ＡＰＩ、ＤＰＩにパルスが発生する。このため
、タイマ１１０．’ｌｌの入力ＴＲ１にパルスが生じる
。
アドレスに、暗証番号ＤＩＤＩのデータを書込む。これ
により、ＡＰＩ、ＤＰＩにパルスが発生する。このため
、タイマ１１０．’ｌｌの入力ＴＲ１にパルスが生じる
。
（３）ＴＲＩのパルスによりタイマ１ １０１１の出力
Ｔ１が時間１．だけ“Ｈ”となる。
Ｔ１が時間１．だけ“Ｈ”となる。
（４） この間にＭＰＵ１０２が暗証番号ＡＩＤ２１
のアドレスに、暗証番号ＤＩ０２のデータを書込む。こ
れにより、ＡＲ２，ＤＰ２にパルスが発生する。このた
め、タイマ２ １０１２の入力ＴＲ２にパルスが生じる
。
のアドレスに、暗証番号ＤＩ０２のデータを書込む。こ
れにより、ＡＲ２，ＤＰ２にパルスが発生する。このた
め、タイマ２ １０１２の入力ＴＲ２にパルスが生じる
。
（５）ＴＲ２のパルスによりタイマ２ １０１２の出力
Ｔ２が時間ｔ！だけ“Ｈ″となる。
Ｔ２が時間ｔ！だけ“Ｈ″となる。
（６）同様に暗証番号ＡＩＤＩ、／ＩＤ２．ＡＩＤ３の
アドレスに対し順にＬｓ、Ｌ＋、Ｌ−の時間間隔以内に
暗証番号ＤＩＤＩ、０１Ｄ２．ＤＩＤ３のデータを書込
んでいる場合は、ＭＰＵ１０２への応答制御信号ＡＣＫ
Ｅが＠ ＨＩＩのままである。
アドレスに対し順にＬｓ、Ｌ＋、Ｌ−の時間間隔以内に
暗証番号ＤＩＤＩ、０１Ｄ２．ＤＩＤ３のデータを書込
んでいる場合は、ＭＰＵ１０２への応答制御信号ＡＣＫ
Ｅが＠ ＨＩＩのままである。
（７）しかし、上記書込みがない場合は、次のタイマ（
ここではタイマ２ １０１２）への起動がかからなくな
り、応答制御信号ＡＣＫＥが°“Ｌ”となる。
ここではタイマ２ １０１２）への起動がかからなくな
り、応答制御信号ＡＣＫＥが°“Ｌ”となる。
これにより、ＭＰＵ１０２に対し一切の応答が出力され
なくなり、本マイクロコンピュータシステムは動作不能
となる。
なくなり、本マイクロコンピュータシステムは動作不能
となる。
以上の実施例においては、暗証番号をアドレスとデータ
についてそれぞれ３つずつ設定し各アドレスに対し、そ
れぞれ定められたデータをシステムの動作中書込み続け
ることが必要である。暗証番号の数及びデータ内容につ
いて本実施例は本発明の請求範囲を制限するものではな
い。
についてそれぞれ３つずつ設定し各アドレスに対し、そ
れぞれ定められたデータをシステムの動作中書込み続け
ることが必要である。暗証番号の数及びデータ内容につ
いて本実施例は本発明の請求範囲を制限するものではな
い。
本発明のマイクロプロセッサ（ＭＰＵ）、メモリ、入出
力制御部を含むマイクロコンピュータシステムにおいて
、ＭＰＵの動作に対してバスアクセスタイミングを知ら
せる応答制御部を設け、該応答制御部は、予め設定され
た１つ以上のアドレス順に、予め前記各アドレスに対し
それぞれ設定されたデータを、予め設定された時間間隔
以内にＭＰＵが書込まないと、ＭＰＵに対するデータ転
送応答を遮断する機能を持つ事を特徴とするマイクロコ
ンピュータシステムによって、暗証番号を知らないとマ
イクロコンピュータシステムは正常動作不能となるため
、従来と異なり特定の使用者のみが使用可能なシステム
が実現される。
力制御部を含むマイクロコンピュータシステムにおいて
、ＭＰＵの動作に対してバスアクセスタイミングを知ら
せる応答制御部を設け、該応答制御部は、予め設定され
た１つ以上のアドレス順に、予め前記各アドレスに対し
それぞれ設定されたデータを、予め設定された時間間隔
以内にＭＰＵが書込まないと、ＭＰＵに対するデータ転
送応答を遮断する機能を持つ事を特徴とするマイクロコ
ンピュータシステムによって、暗証番号を知らないとマ
イクロコンピュータシステムは正常動作不能となるため
、従来と異なり特定の使用者のみが使用可能なシステム
が実現される。
第１図は本発明のマイクロコンピュータシステムの１実
施例を示す回路図である。第２図は本発明の応答制御部
の動作を示すタイムチャートである。第３図は、従来の
マイクロコンピュータシステムの例である。 １０１・・・応答制御部 １０２．３０２・・・マイクロプロセッサ１０３．３０
３・・・アドレスデコーダ１０４．３０４・・・メモリ １０５．３０５・、・・入出力制御部 １０６．３０６・・・マイクロプロセッサのバス １０１１．１０１２．１０１３・・・タイマ１０１４・
・・データ比較器 １ １ 目
施例を示す回路図である。第２図は本発明の応答制御部
の動作を示すタイムチャートである。第３図は、従来の
マイクロコンピュータシステムの例である。 １０１・・・応答制御部 １０２．３０２・・・マイクロプロセッサ１０３．３０
３・・・アドレスデコーダ１０４．３０４・・・メモリ １０５．３０５・、・・入出力制御部 １０６．３０６・・・マイクロプロセッサのバス １０１１．１０１２．１０１３・・・タイマ１０１４・
・・データ比較器 １ １ 目
Claims (1)
- マイクロプロセッサ（ＭＰＵ）、メモリ、入出力制御部
を含むマイクロコンピュータシステムにおいて、ＭＰＵ
の動作に対してバスアクセスタイミングを知らせる応答
制御部を設け、該応答制御部は、予め設定された１つ以
上のアドレス順に、予め前記各アドレスに対しそれぞれ
設定されたデータを、予め設定された時間間隔以内にＭ
ＰＵが書込まないと、ＭＰＵに対するデータ転送応答を
遮断する機能を持つ事を特徴とするマイクロコンピュー
タシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331651A JPH01171028A (ja) | 1987-12-25 | 1987-12-25 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62331651A JPH01171028A (ja) | 1987-12-25 | 1987-12-25 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171028A true JPH01171028A (ja) | 1989-07-06 |
Family
ID=18246050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331651A Pending JPH01171028A (ja) | 1987-12-25 | 1987-12-25 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171028A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105600378A (zh) * | 2016-02-25 | 2016-05-25 | 中冶华天工程技术有限公司 | 矿仓带式卸料系统 |
-
1987
- 1987-12-25 JP JP62331651A patent/JPH01171028A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105600378A (zh) * | 2016-02-25 | 2016-05-25 | 中冶华天工程技术有限公司 | 矿仓带式卸料系统 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW455774B (en) | Bus arbitrator with a hierarchical control structure | |
| US4580213A (en) | Microprocessor capable of automatically performing multiple bus cycles | |
| JPH01171028A (ja) | マイクロコンピュータシステム | |
| JP2007141255A (ja) | プロセッサの介入あり又はなしでのハードウェアの初期化 | |
| JPS6197762A (ja) | マイクロプロセッサのメモリー安全装置 | |
| JPH01171027A (ja) | マイクロコンピュータシステム | |
| JPH0823788B2 (ja) | リセット制御装置 | |
| JPS61177564A (ja) | 共有記憶装置 | |
| JPH05282244A (ja) | 情報処理装置 | |
| JP2886925B2 (ja) | 接続装置 | |
| JPS6258913B2 (ja) | ||
| JPS59147366U (ja) | フアクシミリ装置 | |
| JPH04318653A (ja) | 下位装置一斉制御方式 | |
| JP2747011B2 (ja) | 割込み信号インタフエース | |
| JPS63158654A (ja) | マイクロコントロ−ラ | |
| JPS5922145A (ja) | 割込制御方式 | |
| JPH0222753A (ja) | マイクロコンピュータシステム | |
| JPH0364894B2 (ja) | ||
| JPS58114384A (ja) | 記憶装置制御方式 | |
| JPS5816491B2 (ja) | マルチプロセツサ・システム | |
| JPS63133237A (ja) | マイクロコンピユ−タのホルト・リセツト回路 | |
| JPS6155769A (ja) | バス制御方式 | |
| JPH02114356A (ja) | ライトデータ転送制御方式 | |
| JPH04359353A (ja) | バス制御装置 | |
| JPH01265351A (ja) | Ｍｐｕシステム |