JPH0380346A - メモリ保護システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はメモリ保護システムに関し、特に電源断特にお
けるメモリ内容の保護システムに関する。

従来技術 一般に、Ｓ　ＲＡ　Ｍ　（Ｓｔａｔｉｃ　ＲＡＭ）をは
じめとするメモリはその電源が断になると記憶内容が消
えてしまう。

従来この種のメモリの保護方式としては、外部電源の電
源断の際、電源電圧が低下し、ある電圧値になったとき
強制的にＣＰＵ等の制御部にリセット信号を入力してそ
の動作を停止させメモリへのアクセスを抑止するという
ものがあった。

しかし、上述した従来のメモリの保護方式では電源断に
対するリセット信号によるＣＰＵ動作の停止とＣＰＵか
らメモリへのアクセスのタイミングとが非同期であるた
め、メモリ破壊が発生する場合があるという欠点があっ
た。

発明の目的 本発明は上述した従来の欠点を角ｑ決するためになされ
たものであり、その目的は電源所持においてメモリの記
憶内容を有効に保護することができるメモリ保護システ
ムを提供することである。

発明の構成 本発明によるメモリ保護システムは、メモリに読み書き
動作用の電源電圧を供給する第１の電源供給手段と、前
記第１の電源供給手段から前記メモリへの電源電圧のレ
ベルが所定値以下になった後前記メモリが読み書き動作
不能となる前に前記第１の電源供給手段からの電源電圧
の代わりに記憶内容保持用の電源電圧を前記メモリに供
給する第２の電源供給手段とを有することを特徴とする
。

実施例 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるメモリ保護システムの一実施例の
構成を示すブロック図である。図において、本発明の一
実施例によるメモリ保護システムは入力電源保持回路６
と、電源低下検出回路７と、ＣＰＵ等の制御部８とを含
んでｔｌＩ或されており、メモリ回路９内のメモリの記
憶内容を保持するものである。

人力電源保持回路６はダイオードＤ及びコンデンサＣを
含んで構成されており、電源電圧１が断となった後、所
定の時定数をもってゆるやかに０（Ｖ）となる出力２を
送出するものである。

電源低下検出回路７は入力電源保持回路６の出力２があ
る電圧値まで低下したとき、割込み信号３を送出するも
のである。

制御部８はメモリ回路９内のメモリに対してデータの読
み書きを行うものである。なお、データの読み書きはメ
モリアクセス信号５によって行われる。また、この制御
部８は電源低下検出回路７からの割込み信号３の入力に
応答してメモリ保持信号４を送出するものである。

メモリ回路９内にはＳＲＡＭ等のメモリの他に図示せぬ
リチウム電池等が設けられている。つまり、通常時には
人力電源保持回路６の出力２によって電源電圧が供給さ
れ、電源断時以降はそのリチウム電池から電源電圧が供
給されるのである。

すなわち、出力２とリチウム電池の出力とが図示せぬダ
イオード等によって構成されたオア回路に人力され、そ
の出力がメモリの電源端子に供給されているのである。

また、一般にＳＲＡＭに対してアクセスするためには５
〔Ｖ〕の電圧が電源端子に与えられることが必要である
が、記憶内容の保持のみであれば３〔ｖ〕径程度すなわ
ちリチウム電池の出力電圧で十分足りるのである。なお
、必要であればリチウム電池数個を直列に接続しても良
い。また、リチウム電池の代わりに周知のニカド電池を
用いても良い。

かかる構成とされたメモリ保護システムの動作について
第２図を用いて説明する。第２図は第、１図のメモリ保
護システムの各部の動作を示す波形図であり、第１図と
同等部分は同一符号により示されている。また、図にお
いては電源電圧１と、人力電源保持回路６の出力２と、
割込み信号３と、メモリ保持信号４とが示されている。

まず、正常時においては電源電圧１が入力電源保持回路
６の出力２として制御部８、メモリ回路９に入力されて
いる。これにより、制御部８からメモリ回路９へのアク
セスが可能となるのである。

また、出力２は電源低下検出回路７にも入力されており
、出力２の電圧レベルが常に監視されている。

一方、時刻Ｔｌにおいて電源装置の故障等によって電源
電圧が断、すなわち０〔Ｖ〕になったらのとする。する
と、出力２は先述のようにゆるやかに０〔Ｖ〕へと移行
しはじめる。そして、出力の電圧レベルが電源低下検出
回路７の電源低下検出・電圧１０になったとき電源低下
検出回路７は割込み信号３を図の如く出力する。

割込み信号３を受けた制御部８は所定の動作を中断して
メモリアクセス信号５の出力を停止し、メモリ保持信号
４を図の如く出力する。このメモリ保持信号４を受けた
メモリ回路９は出力２がメモリ回路９がアクセス動作不
可となる電圧１−１になる前に先述のリチウム電池等か
ら供給される電源電圧によってメモリの記憶内容を保持
する。なお、これらの動作はメモリ回路９がアクセス動
作不可、すなわち読み書き不能となる電圧１１になる前
の制御部動作時間１２以内に終了する。

そして、電源が完全に断となった後はリチウム電池等の
出力電圧により記憶内容が有効に保持されるのである。

つまり、本発明は電源電圧のレベルが所定値以下になっ
た後、メモリが読み書き動作不能となる前に記憶内容保
持用のレベルの電源電圧に切換えているため、メモリの
記憶内容を有効に保護できるのである。

発明の詳細 な説明したように本発明は、電源断検出時のＣＰＵの動
作の停止とメモリへのアクセス動作の終了とのタイミン
グを保ち、記憶内容保持用のレベルの電源電圧をメモリ
に供給することにより、確実にメモリの記憶内容を保護
できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるメモリ保護システムの構
成を示すブロック図、第２図は第１図の各部の動作を示
す波形図である。 主要部分の符号の説明 ６・・・・・・入力電源保持回路 ７・・・・・・電源低下検出回路

Claims (1)

【特許請求の範囲】
1. （１）メモリに読み書き動作用の電源電圧を供給する第
   １の電源供給手段と、前記第１の電源供給手段から前記
   メモリへの電源電圧のレベルが所定値以下になった後前
   記メモリが読み書き動作不能となる前に前記第１の電源
   供給手段からの電源電圧の代わりに記憶内容保持用の電
   源電圧を前記メモリに供給する第２の電源供給手段とを
   有することを特徴とするメモリ保護システム。