CN103843065A - 改善sram单元可写性 - Google Patents

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Abstract

用于检测和改善静态随机存取存储器SRAM单元的可写性的系统和方法。产生(110)对应于操作条件的偏置电压值(114)，所述操作条件例如为指示包括所述SRAM单元的外部SRAM阵列的单元写入失败条件的工艺、电压或温度操作条件。将此偏置电压值施加到模型SRAM阵列(130)中的SRAM单元的字线。检测用于以纹波方式通过所述模型SRAM阵列的触发信号(124)的第一延迟(164)且将其与参考延迟(122)进行比较。在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示(162)。基于所述写入辅助指示，将写入辅助提供到所述SRAM单元。

Description

改善SRAM单元可写性
依据35U.S.C.§119主张优先权
本专利申请案主张2011年9月12日申请的题目为“用于检测SRAM单元可写性的传感器电路(SENSOR CIRCUIT FOR DETECTING SRAM CELL WRITABILITY)”的第61533771号临时申请案的优先权，所述临时申请案转让给本受让人且特此以引用方式并入本文。本专利申请案还主张2011年9月13日申请的题目为“用于检测SRAM单元可写性的传感器电路(SENSOR CIRCUIT FOR DETECTING SRAM CELLWRITABILITY)”的第61533806号临时申请案的优先权，所述临时申请案转让给本受让人且特此以引用方式并入本文。
技术领域
本发明涉及电子存储器操作，且更具体来说涉及检测和改善静态随机存取存储器(SRAM)单元可写性。
背景技术
半导体存储器装置包含例如静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。DRAM存储器单元通常包含一个晶体管和一个电容器，进而提供高度集成。然而DRAM需要恒定的刷新，这限制了DRAM对计算机主存储器的用途。相比之下，SRAM存储器单元是双稳态的，意味着其可无限地维持其状态，只要供应足够电力即可。SRAM还支持高速操作，具有较低功率耗散，这有用于计算机高速缓存存储器。
SRAM存储器单元的一个实例是六晶体管(6T)SRAM存储器单元，其包含六个金属氧化物半导体(MOS)晶体管。随着用于制造MOS装置的工艺前进到纳米技术，在处理器高速缓存存储器内使用常规6T SRAM单元抑制了与性能要求的顺应性。为了满足这些性能要求，代替6T SRAM单元使用八晶体管(8T)SRAM单元。8T SRAM单元的使用可实现装置在存储器单元的读取和写入端口上的独立大小设定以支持较低的最小写入电压(Vmin)，同时实现高性能读取操作。
然而，在用于大尺寸SRAM高速缓存存储器阵列的读取端口装置上纳米技术的工艺变化可能导致弱位。弱位是由于工艺/电压/温度(PVT)装置变化而与正常位相比具有相对低电流容量的存储器单元。然而，8T SRAM存储器单元的使用未克服常规实施方案中弱位的影响。
因此，此项技术中需要克服与弱位相关联的上述缺陷，同时使8T SRAM单元的益处最大化。
发明内容
本发明的示范性实施例是针对用于检测和改善静态随机存取存储器(SRAM)单元可写性的系统和方法。
举例来说，示范性实施例是针对改善静态随机存取存储器(SRAM)单元的可写性的系统和方法。所述方法包括：产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值；将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线；检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟；将所述第一延迟与参考延迟进行比较；以及在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示。
另一示范性实施例是针对一种设备，其包括控制逻辑，所述控制逻辑用以检测其中模型静态随机存取存储器(SRAM)阵列内的模拟写入延迟超过可编程延迟值的条件，其中所述控制逻辑的输出将启用外部SRAM阵列中的写入辅助。
又一示范性实施例是针对一种用于改善外部静态随机存取存储器(SRAM)阵列中存在的SRAM单元的可写性的系统，所述系统包括用于检测其中模型静态随机存取存储器(SRAM)阵列内的模拟写入延迟超过可编程延迟值的条件的装置，其中控制逻辑的输出将启用外部SRAM阵列中的写入辅助。
另一示范性实施例是针对一种包括代码的非暂时性计算机可读存储媒体，所述代码在由处理器执行时致使所述处理器执行用于改善静态随机存取存储器(SRAM)单元的可写性的操作，所述非暂时性计算机可读存储媒体包括：用于产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值的代码；用于将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线的代码；用于检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟的代码；用于将所述第一延迟与参考延迟进行比较的代码；以及用于在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示的代码。
附图说明
为了更完整地理解本发明，现在参考结合附图做出的以下描述。
图1是图解说明根据本发明的一方面的用于控制写入字线电压升压的操作的写入传感器的电路图。
图2是图解说明根据本发明的一方面的包含复位节点的八晶体管(8T)静态随机存取存储器(SRAM)单元的电路图。
图3是图解说明根据本发明的一方面的用于启用写入字线电压升压的写入传感器电路波形的图。
图4图解说明根据示范性实施例的对应于改善静态随机存取存储器(SRAM)单元的可写性的方法的流程图。
图5是展示示范性无线通信系统的框图，其中可有利地采用本发明的方面。
具体实施方式
在针对本发明的具体实施例的以下描述和相关图式中揭示本发明的方面。在不脱离本发明的范围的情况下可设想替代实施例。另外，将不详细描述或者将省略本发明的众所周知的元件，以免混淆本发明的相关细节。
词语“示范性”本文用以表示“充当实例、例子或说明”。本文描述为“示范性”的任何实施例不一定解释为比其它实施例优选或有利。同样，术语“本发明的实施例”不要求本发明的所有实施例都包含所论述的特征、优点或操作模式。
本文使用的术语是仅用于描述特定实施例的目的，且既定不限制本发明的实施例。如本文使用，单数形式“一”、“一个”和“所述”既定也包含复数形式，除非上下文另外明确指示。将进一步了解，术语“包括”和/或“包含”当在本文使用时指定所陈述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。
此外，许多实施例是根据将由例如计算装置的元件执行的动作序列来加以描述的。将认识到，本文描述的各种动作可由特定电路(例如，专用集成电路(ASIC))、正由一个或一个以上处理器执行的程序指令或两者的组合执行。另外，本文描述的这些动作序列可视为完全体现于其中存储有对应计算机指令集合的任一形式的计算机可读存储媒体内，所述计算机指令在执行后将即刻致使相关联处理器执行本文描述的功能性。因此，本发明的各种方面可以若干不同形式体现，已预期所有所述形式都在所主张标的物的范围内。另外，针对本文描述的实施例中的每一者，任何此类实施例的对应形式可在本文描述为例如“经配置以”执行所描述动作“的逻辑”。
八晶体管(8T)静态随机存取存储器(SRAM)单元常用于单轨CPU(中央处理单元)设计中。8T SRAM单元用于单轨CPU设计中是因为其支持动态电压按比例缩放(DVS)和快速读取存取。8T SRAM单元还允许层级0/层级1(L0/L1)高速缓存存储器的寄存器堆类型设计中的读取性能跟上逻辑装置性能。即使8T读取端口可针对高读取电流独立地设定大小，但面积和泄漏方面的相关联成本变为大尺寸L0/L1高速缓存存储器阵列的CPU预算的重要部分。
如先前提到，弱位是由于工艺/电压/温度(PVT)装置变化而与正常位相比具有相对低电流容量的存储器单元。弱位的单元电流可影响且降级SRAM高速缓存存储器的性能。特定来说，由于纳米技术中失配的增加，弱SRAM位由于较高的阈值电压而具有较高的电压敏感性，从而导致比由于电源噪声所致的逻辑装置性能降级更高的性能降级。增加的工艺变化也限制了8T单元的最小可写性电压(Vmin)，所述电压设定单轨CPU的总体最小操作电压Vmin。
在纳米硅技术中，用于存储器单元的读取/写入裕量由于增加的工艺变化而正在减小。各种电路辅助技术常用来维持存储器单元的可缩放性。还需要电路辅助技术来改善存储器单元的Vmin，这对于实现并入有存储器单元的电路上的动态电压按比例缩放(DVS)是重要的。低DVS对于使用SRAM阵列的移动CPU的低功率操作是重要的。
移动CPU可指定激进的功率规范，因此，降低8T单元Vmin是重要的。在包含具有单独读取和写入端口的8T存储器单元的移动CPU中，可通过提升字线(WL)电压来改善单元写入Vmin和读取电流。特定来说，用以改善读取/写入裕量的一种技术是相对于存储器单元电压升高字线(WL)电压。可通过产生存储器单元的高电压岛状物来升高字线电压。然而，电压岛状物由于需要电平移位器且需要额外高电压供应而在面积、性能和功率方面具有高设计成本。较高电压供应也可使用电荷泵电路在芯片上产生，然而，其也消耗显著的面积和功率。通过升高WL电压，显著改善弱位单元的写入裕量和读取电流。因此，实施升压方案涉及到面积和功率成本。此外，如果使WL升压超过技术中允许的最高电压，则栅极氧化物可靠性可成为问题。
在一个示范性实施例中，可使用写入传感器(WS)电路来控制动态写入辅助方案。在此实施例中，WS电路可检测其中单元可写性降级的PVT条件，且WS电路的输出可用以实现例如字线升压等写入辅助。在WS电路控制下，当中央处理单元(CPU)和/或存储器阵列电压为低时可实现呈字线升压的形式的写入辅助。此写入辅助的这种选择性启用可减少在DVS下操作的CPU的总体功率消耗。由于在高电压操作下停用写入辅助，因此可避免装置可靠性问题。现在将关于图1到3描述示范性实施例中用于提供呈字线升压的形式的写入辅助的选择性启用的技术。
参见图1，说明根据示范性实施例的写入传感器(WS)电路100的电路图。如所说明，WS电路100可用以感测其中启用包括字线升压的写入辅助的PVT条件。
根据图1所示的WS电路100的配置，通过可编程逻辑门延迟线120将写入纹波延迟(in_lat)164与另一延迟(ref_lat)122进行比较。此比较可表示其中上述CPU和/或存储器阵列电压为低且检测到外部SRAM阵列中的对应8T SRAM单元的可写性基于PVT条件而降级的条件。在读出放大器型快速锁存器160中俘获所述比较的结果以产生输出字线升压控制162。将了解，术语“外部SRAM阵列”仅用以表达外部SRAM阵列是在WS电路100的外部。更特定来说，WS电路100和外部SRAM阵列可集成在同一芯片上。
图1中所示的是八晶体管(8T)静态随机存取存储器(SRAM)单元130的模型阵列。经配置为WS电路100的部分的8T SRAM单元130的模型阵列可用以模仿外部SRAM阵列中的弱单元(未图示)的行为。图2中提供个别SRAM单元130的详细视图。因此，结合参见图1到2，SRAM单元130可包含复位端口204和n_reset端口202，其分别耦合到WS电路100的信号reset104和n_reset102。如图2中所示，SRAM单元130可包含存储元件(例如两个交叉耦合反相器)，其栅极耦合到对应复位端口204和n_reset端口202，且最终耦合到信号reset104和n_reset102。写入位线wbl和wblb可用以在一旦经由写入字线wwl选择特定SRAM单元130时便对存储元件进行写入。读取位线rbl可用以在一旦使用读取字线rwl选择特定SRAM单元130时读出存储元件。所属领域的技术人员可理解SRAM单元130的操作。
在图1的所说明配置中，包括SRAM单元130的模型阵列可经配置为逻辑m x n阵列。代表性地，在n列中的每一列中的例如SRAM单元130等m个单元可通过将其存储节点q208中的每一者连在一起且将其存储节点qbar206中的每一者连在一起而并联连接。以此方式将存储节点q208和qbar206相连可将个别SRAM单元130中的随机变化平均掉。通过连在一起，qbar206可形成为用于一列中的所有m个单元的共同存储节点，且一个列中的此共同存储节点q bar206可驱动一个反相器对，且所述反相器对又可驱动下一列的位线wbl和wblb。
继续参见图1，可使用控制与偏置电路110来基于PVT条件产生电压偏置值Vbias。如图示，Vbias可耦合到包括SRAM单元130的模型阵列的字线wwl。代表性地，如果Vbias落到可接受的值以下，那么对应SRAM单元130可表现为弱单元。因此，在一个实施例中，将Vbias调谐到小于供应电压值Vdd的值，使得SRAM单元130可被配置为弱单元。举例来说，Vbias可被调谐到比Vdd低大约100mV的值，且对应SRAM单元130可表示较难以写入的弱单元。WS电路100可经配置以提供写入辅助，例如字线升压，其中在没有此写入辅助的情况下，此弱SRAM单元130较难以写入。检测与弱单元有关的条件且提供字线升压在示范性实施例中可以如下方式实施。
可使用输入信号probe_clk112致使控制与偏置电路110产生Vbias114。控制与偏置电路110还可产生触发信号trig124。如图1所示，trig124可一方面传播通过可编程逻辑延迟线120以产生第一参考时钟(ref_lat)122；且另一方面传播通过SRAM单元130的并联(m个单元)和串联(n个列)的阵列以产生第二参考时钟(ref_lat)164。可编程延迟线120可包括一个或一个以上反相器对，其可经配置以产生可编程延迟。代表性地，可编程延迟可基于通过SRAM单元130的模型阵列的可接受延迟值，低于所述值时可确定外部阵列需要字线升压。由于跨越SRAM单元130的模型阵列和基于Vbias的平均化，通过模型阵列的纹波延迟可跟踪弱单元的平均写入延迟。换句话说，如果通过SRAM单元130的模型m x n阵列的延迟大于可接受的延迟值，那么可确定这些SRAM单元130是较难以写入的弱单元，且因此需要例如字线升压等写入辅助。因此，可将呈字线升压形式的写入辅助供应到外部SRAM阵列。
因此，读出放大器逻辑160可包含锁存器，且可用以比较第一参考时钟ref_lat122和第二参考时钟in_lat164到达读出放大器逻辑160的时间。如果in_lat164与ref_lat122同时或在其之后到达(即，通过SRAM单元130的模型阵列的延迟大于可接受的延迟)，那么可断言信号写入字线升压162。随后可使用字线升压162来将呈字线升压形式的写入辅助提供到外部SRAM阵列。
如图1所示，WS电路100还可包含输入信号写入感测启用113，其可用以启用WS电路100。因此，使用写入感测启用113，WS电路100可在选定时间间隔处被唤醒。举例来说，可每几百个循环探测且激活WS电路100一次，以便跟踪动态操作条件。随后，WS电路100在已执行上述功能之后可返回到休眠模式，以在需要时产生可写性指示符(例如，写入字线升压162)。反馈路径123可用以复位WS电路100且使其处于就绪条件以等待下一探测。
现在来到图3，说明对应于WS电路100的上述信号的示范性时序图300。如所说明，可例如通过分别耦合到信号reset104和n_reset102的差分复位端口reset204和n_reset202来初始化SRAM单元130的模型阵列。可将Vbias初始化为可比Vdd低大约100mV的初始值。可编程延迟线120可经编程到表示可接受延迟的延迟值，低于所述值时可确定需要写入字线升压。如先前描述，可接受延迟值可对应于阈值电压值，且因此，可通过编程可编程延迟线120的延迟值来调整阈值电压值。trig124的信号转变可以纹波方式经过SRAM单元130的阵列的位线和存储节点以产生in_lat164以及通过可编程延迟线120以产生ref_lat122。读出放大器逻辑160可用以基于ref_lat122和in_lat164的到达时间来确定是否断言写入字线升压162。
下文现在参见表1，与需要写入字线升压的对应偏置电压值并排地列表表示例如PVT条件等示范性条件。在表1中，nmos装置表示为“N”，且pmos装置表示为“P”。对应地，用于N和P的“慢”和“快”前缀涉及影响SRAM单元的过程条件。表1展示读出放大器逻辑160的输出双态切换所处的阈值电压值。更特定来说，表1涉及WS电路100的统计模拟，且说明这些阈值电压的平均和∑值。将见到，当供应电压Vdd落到低于对应阈值电压时，读出放大器逻辑160的输出将双态切换，因此指示对应弱SRAM单元将需要例如呈对应字线升压的形式的写入辅助。
从弱SRAM位上的电路模拟可见，低于其时便需要写入辅助的电压随着温度和过程条件而变。在较低温度下，用于写入辅助的阈值电压比在较高温度下用于写入辅助的阈值电压高。类似地，在“慢N，快P”过程条件下，阈值电压比针对“快N，慢P”条件的阈值电压高。如图示，在变化的过程和温度条件上，阈值电压跟踪针对SRAM单元需要写入辅助所处的电压。更特定来说，平均/Σ阈值电压值良好地跟踪不具有字线升压的写入字线的预期偏置电压值。如从表1可见，此阈值电压在较低温度和“慢N，快P”条件下最高。
温度/拐角 慢N，快P 慢N，慢P 典型N，典型P 快N，快P 快N，慢P
-30C 0.83,0.04 0.8,0.04 0.78,0.04 0.75,0.035 0.73,0.035
125C 0.72,0.035 0.7,0.035 0.68,0.03 0.65,0.03 0.63,0.03
表1
将了解，实施例包含用于执行本文揭示的过程、功能和/或算法的各种方法。举例来说，如图4中说明，实施例可包含一种改善静态随机存取存储器(SRAM)单元的可写性的方法，所述方法包括：产生对应于包括SRAM单元的外部SRAM阵列的操作条件的偏置电压值(例如，Vbias114)——框402；将偏置电压值施加到模型SRAM阵列(例如，包括SRAM单元130的m x n阵列)中的SRAM单元的字线——框404；检测用于以纹波方式通过模型SRAM阵列的触发信号(例如，trig124)的第一延迟(例如，针对ref lat122)——框406；将第一延迟与参考延迟(例如，ref lat164)进行比较——框408；以及在第一延迟大于或等于参考延迟的情况下产生写入辅助指示(例如，写入字线升压162)——框410。
参见图5，图解说明示范性无线通信系统500，其中可有利地采用本发明的实施例。为了图解说明的目的，图5展示三个远程单元520、530和550以及两个基站540。将认识到，典型无线通信系统可具有多得多的远程单元和基站。远程单元520、530和550包含经改进的写入传感器，分别用于选择性写入字线升压电路525A、525B和525C，其为下文进一步论述的本发明的方面。图5展示从基站540和远程单元520、530和550的前向链路信号580以及从远程单元520、530和550到基站540的反向链路信号590。
在图5中，将远程单元520展示为移动电话，将远程单元530展示为便携式计算机，且将远程单元550展示为无线本地环路系统中的固定位置远程单元。举例来说，远程单元可为手机、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元，或例如仪表读取设备等固定位置数据单元。虽然图5图解说明根据本发明的教示的远程单元，但本发明不限于这些示范性说明的单元。本发明可合适地用于包含用于选择性字线升压的写入传感器的任一装置中。
所属领域的技术人员将了解，可使用多种不同技艺和技术中的任一种来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或者其任何组合来表示整个以上描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。
此外，所属领域的技术人员将了解，结合本文揭示的实施例描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或所述两者的组合。为了清楚地说明硬件与软件的这种可交换性，上文已大体上在其功能性方面描述了各种说明性组件、块、模块、电路和步骤。将此类功能性实施为硬件还是软件取决于特定应用和对整个系统施加的设计约束。熟练的技术人员针对每一特定应用可以不同方式实施所描述的功能性，但不应将此类实施方案决策解释为造成与本发明的范围的脱离。
结合本文所揭示的实施例描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来实施。软件模块可驻留在RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸式盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息和向存储媒体写入信息。在替代方案中，存储媒体可与处理器成一体式。
因此，本发明的实施例可包含体现用于在存储器阵列中产生写入字线升压的方法的计算机可读媒体。因此，本发明不限于所说明实例，且用于执行本文描述的功能性的任何装置包含在本发明的实施例中。
虽然前述揭示内容展示了本发明的说明性实施例，但应注意，在不脱离如所附权利要求书界定的本发明的范围的情况下可在其中做出各种改变和修改。根据本文描述的本发明实施例的方法权利要求的功能、步骤和/或动作无需以任何特定次序执行。此外，虽然可以单数形式描述或主张本发明的元件，但复数形式是预期的，除非明确陈述限于单数形式。

Claims (15)

1.一种改善静态随机存取存储器SRAM单元的可写性的方法，所述方法包括：
产生对应于包括所述SRAM单元的外部SRAM阵列的操作条件的偏置电压值(402)；
将所述偏置电压值施加到模型SRAM阵列中的SRAM单元的字线(404)；
检测用于以纹波方式通过所述模型SRAM阵列的触发信号的第一延迟(406)；
将所述第一延迟与参考延迟进行比较(408)；以及
在所述第一延迟大于或等于所述参考延迟的情况下产生写入辅助指示(410)。
2.根据权利要求1所述的方法，其包括通过将所述触发信号传递通过经编程延迟的可编程延迟线来产生所述参考延迟。
3.根据权利要求2所述的方法，其中所述经编程延迟对应于阈值电压，其中施加到SRAM单元的低于所述阈值电压的供应电压消除所述SRAM单元的可写性。
4.根据权利要求1所述的方法，其中所述所产生写入辅助指示用以增加所述外部SRAM阵列的供应电压值。
5.根据权利要求1所述的方法，其中所述操作条件包括以下各项中的至少一者：指示单元写入失败条件的工艺、电压或温度操作条件。
6.根据权利要求1所述的方法，其中所述模型SRAM阵列包括并联与串联连接SRAM单元的组合。
7.根据权利要求1所述的方法，其中所述写入辅助指示进一步包括可写性程度的指示，其中写入辅助水平的增加对应于所述第一延迟超过所述参考延迟的时间量。
8.一种设备(100)，其包括：
控制逻辑(160)，其用以检测其中模型静态随机存取存储器SRAM阵列(130)内的模拟写入延迟(164)超过可编程延迟(120)值(122)的条件，其中所述控制逻辑的输出(162)将启用外部SRAM阵列中的写入辅助。
9.根据权利要求8所述的设备，其中所述控制逻辑包括：
控制块，其用以响应于以下各项中的至少一者而断言触发信号：指示对应于所述外部SRAM阵列的一个或一个以上单元的写入失败条件的工艺、电压和温度操作条件。
10.根据权利要求8所述的设备，其中所述控制逻辑包括
可变延迟线，其经耦合以接收触发信号且输出第一参考时钟信号；
所述模型SRAM阵列的并联与串联连接位单元的组合，其并联耦合到所述可变延迟线以输出第二参考时钟信号；以及
逻辑门，其耦合到所述可变延迟线和所述模型SRAM阵列的所述位单元以接收所述第一和第二参考时钟信号，所述逻辑门用以在与所述第一参考时钟信号同时或在所述第一参考时钟信号之后接收到所述第二参考时钟信号时断言写入辅助指示。
11.根据权利要求8所述的设备，其中电压产生电路可响应于所述写入辅助而操作。
12.根据权利要求8所述的设备，其中写入辅助水平取决于所述模拟延迟超过所述可编程延迟值的时间量。
13.根据权利要求8所述的设备，其中所述可编程延迟值是根据逻辑门的可编程延迟线来设定。
14.一种设备，其包括用于执行根据权利要求1到7中任一权利要求所述的方法的装置。
15.一种包括计算机可读媒体的计算机程序产品，所述计算机可读媒体包括用于致使计算机或处理器执行根据权利要求1到7中任一权利要求所述的方法的至少一个指令。
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PB01 Publication
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SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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