CN111326189A - 读取和/或写入存储器操作期间的选择性时钟调整 - Google Patents

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Abstract

简而言之，要求保护的主题的实施例涉及调整(例如，扩展)时钟信号以允许完成对第一存储器类型的写入操作和/或允许完成对第二存储器类型的读取操作，其中第一存储器类型和第二存储器类型彼此不相同。在某些实施例中，第一存储器类型可以包括磁性随机存取存储器(MRAM)单元阵列，并且第二存储器类型可以包括静态随机存取存储器(SRAM)单元阵列。

Description

读取和/或写入存储器操作期间的选择性时钟调整
相关申请的交叉引用
本申请要求于2018年12月17日提交的题为“SELECTIVE CLOCK ADJUSTMENTDURING READ AND/OR WRITE MEMORY OPERATIONS(读取和/或写入存储器操作期间的选择性时钟调整)”的美国临时专利申请序列号62/780885的优先权，该临时专利申请的全部公开内容通过引用并入本文。
政府许可权
根据DARPA授予的协议No.HR0011-17-9-0025，在政府的支持下进行了本发明。政府拥有本发明的某些权利。
技术领域
本公开涉及用于执行计算机存储器读取和/或写入操作的电路和方法。
背景技术
在可以包括诸如通用手持式计算机、游戏设备、通信设备、智能电话、嵌入式或专用计算系统之类的设备的计算设备中，可以利用存储器设备来存储指令，例如以供计算设备的一个或多个处理器使用。这样的计算设备可以利用各种存储器技术，例如六晶体管静态随机存取存储器(SRAM)单元，以存储可由处理器执行的指令和/或存储这种执行的任何结果。在这样的存储器设备中，响应于施加到六晶体管SRAM单元的一个或多个存取晶体管的栅极的电压，可以在SRAM单元的位线处确定二进制逻辑值“1”或二进制逻辑值“0”。
还可以在上述计算设备中利用其他类型的存储器设备，例如磁性随机存取存储器(MRAM)单元，其可以基于MRAM单元的局部部分的磁化矢量的取向来存储二进制逻辑值“1”或二进制逻辑值“0”。例如，在某些类型的MRAM单元中，响应于包括彼此平行的取向的磁化矢量，可以测量相对低的电阻。相反，响应于MRAM单元的包括彼此反平行的取向的磁化矢量，可以测量相对高的电阻。因此，通过感测MRAM单元是呈现相对高的电阻还是相对低的电阻，可以确定MRAM单元的内容。
然而，有时，从SRAM单元读取参数(例如，可执行指令和/或处理可执行指令的结果)花费的时间段可能大于计算设备的处理器所使用的时钟循环(clock cycle)或其他分配的持续时间。在这样的情况下，可以降低计算设备的处理器所使用的时钟的频率，这可以允许在例如单个时钟循环内完成对SRAM单元的读取操作。在其他情况下，例如涉及对MRAM单元执行写入操作的情况，可能发生类似情况，其中写入操作花费的时间段可能大于计算设备的处理器所使用的时钟循环。因此，在这种情况下，可以类似地降低计算设备的处理器所使用的时钟的频率，这可以允许在例如单个时钟循环内完成对MRAM单元的写入操作。
然而，可以理解的是，在计算设备的操作期间在相当长的时间段内降低时钟频率可能导致计算设备的性能减慢到令人无法接受的程度。因此，还可以理解，仅在选择的间隔期间减小时钟速度而在其他间隔期间保持操作速度，仍然是研究的活跃区。
附图说明
将参考附图中所示的本技术的实施例，通过示例的方式来进一步描述本技术。然而，应当理解，附图仅示出了本文描述的各种实施方式，并且并不意味着限制本文描述的各种技术、方法、系统或装置的范围。
图1是根据各种实施例的调整存储器读取期间和/或存储器写入操作期间的时钟信号的电路的框图；
图2是示出了根据各种实施例的调整存储器写入操作期间的时钟信号的电路的组件的图；
图3是根据各种实施例的由电路用来调整存储器写入操作期间的时钟信号的时序图；
图4是根据各种实施例的由电路用来调整存储器读取操作的时钟信号的逻辑图；以及
图5是根据各种实施例的调整存储器读取操作和/或存储器写入操作期间的时钟信号的方法的流程图。
在下面的具体实施方式中参考了附图，附图形成了本文的一部分，其中相似的附图标记在全文中可以指示对应的和/或类似的相似部分。将理解的是，例如出于简化和/或清楚说明的目的，附图不一定按比例绘制。例如，一些方面的尺寸可能相对于其他方面被放大。此外，应当理解，可以使用其他实施例。此外，在不脱离要求保护的主题的情况下，可以进行结构和/或其他改变。贯穿本说明书，对“要求保护的主题”的引用指代旨在由一个或多个权利要求或其任何部分涵盖的主题，并且不一定旨在指代完整的权利要求集合、权利要求集合的特定组合(例如，方法权利要求、装置权利要求等)或特定的权利要求。还应注意，方向和/或参照(例如，诸如上、下、顶部、底部等)可以用于促进对附图的讨论，并且不旨在限制要求保护的主题的应用。因此，以下具体实施方式将不被用来限制要求保护的主题和/或等同物。
具体实施方式
如前所述，在可以包括诸如通用和/或手持式计算机、游戏设备、通信设备、智能电话等设备的便携式计算设备中，可以利用存储器设备来存储指令，例如以供计算设备的一个或多个处理器使用。另外，可以使用存储器设备来存储由一个或多个处理器执行这种指令的结果。为了实现这些能力，计算设备可以使用各种存储器技术(例如，六晶体管静态随机存取存储器(SRAM)单元)，以存储可执行指令以及存储这种执行的任何结果。在这些存储器设备中，响应于施加到六晶体管SRAM单元的一个或多个存取晶体管的栅极的电压，可以在SRAM单元的位线处确定二进制逻辑值“1”或二进制逻辑值“0”。
但是，在某些条件下，例如便携式计算设备在相对低的电压下操作时，读取SRAM单元的内容花费的时间段可能超出单个时钟循环或其他分配的持续时间。因此，在这样的低电压条件下，读取SRAM单元阵列的内容可能导致例如从SRAM单元读取的参数中的错误的数量增加。因此，为了避免响应于从SRAM单元阵列中读取内容而遇到的这种错误增加，可以调整时钟信号以便允许对SRAM单元的完整的且相对无错误的读取。然而，可以理解，至少在一些情况下，计算设备的各个时钟循环的持续时间的任意的增加可能导致处理从SRAM单元阵列获得的参数或其他类型的内容时的延迟。处理从SRAM单元读取的内容时的这种延迟甚至对于便携式计算设备的大多数有耐心的用户来说也是无法接受的。
除了利用SRAM单元阵列之外，计算设备可以附加地利用MRAM单元阵列，其可以响应于MRAM单元的第一局部部分的磁化矢量相对于MRAM单元的第二部分的磁化矢量来存储二进制逻辑值“1”或“0”。当MRAM单元的第一部分和第二部分的磁化矢量彼此平行地取向时，可以呈现相对低的电阻，这可以指示例如存储了二进制逻辑值“0”。MRAM单元的第一部分和第二部分的彼此反平行地取向的磁化矢量可以呈现相对高的电阻，其可以指示例如二进制逻辑值“1”。因此，通过感测MRAM单元阵列的各个单元的电阻，可以确定MRAM单元阵列的内容。
然而，特别是在MRAM单元阵列的低温操作期间，MRAM单元的局部部分的磁化矢量的这种重新取向花费的时间段可能大于例如计算设备的处理器所使用的单个时钟循环。因此，为了在存储器写入操作期间维持可接受的低错误率，可以增大单个时钟循环，以允许对MRAM单元的完整且相对无错误的写入。然而，可以理解的是，至少在一些情况下，对各个时钟循环的持续时间的未经检查的增加可能导致处理操作的延迟，该处理操作涉及在MRAM单元阵列中存储二进制逻辑值。由MRAM单元阵列存储二进制逻辑值时的这种延迟可以表示便携式计算设备的用户间的恐慌的来源。
然而，在要求保护的主题的实施例中，利用不同类型的存储器元件(例如，SRAM存储器单元阵列和MRAM存储器单元阵列)的便携式计算设备可以以读取/写入操作仅导致最小地降低处理速度的方式来操作。因此，要求保护的主题的实施例可以甚至在低电压操作条件(例如，在0.3V到0.6V之间的位单元读取电压)下也可以允许例如对使用SRAM阵列实现的位单元的迅速读取。附加地，针对利用与SRAM单元阵列不同的存储器类型(例如，MRAM单元)，要求保护的主题的实施例甚至附加地允许在低温条件下进行MRAM写入操作。这样的MRAM写入操作可以以不导致处理速度显著降低的方式来进行。此外，尽管本文公开的实施例可以涉及MRAM单元的使用，该MRAM单元可以表示与SRAM单元不同的存储器技术，但是在事实上没有限制的情况下，要求保护的主题旨在涵盖选择性时钟调整，以允许涉及其他不同存储器技术的读取和/或写入操作。
此外，存储器操作(例如，在低电压操作期间从SRAM阵列的单元读取和/或在低温操作期间向MRAM阵列的单元写入)期间的时钟调整量可由特定的存储器设备的用户配置。可以通过向目标片上系统(SOC)的仅两个引脚动态地提供信号来实现这种可配置性。因此，为了确保完成SRAM读取操作和/或MRAM写入操作而不引起处理操作的不必要的延迟，可以逐步降低时钟调整量，从而允许完成存储器操作而不会不必要地扩展这种操作的持续时间。
在参考附图讨论实施例之前，提供对各种非限制性实施例的简要描述。例如，在一个实施例中，一种电路可以包括第一存储器单元(例如，MRAM单元)和第二存储器单元(例如，SRAM单元)。该电路还可以包括时钟延迟组件，该时钟延迟组件的输出节点耦接到第一存储器单元和第二存储器单元，其中，该时钟延迟组件可以被配置为调整引起向第一存储器单元写入的时钟信号，并且调整引起从第二存储器单元读取的时钟信号。在实施例中，第一存储器单元类型和第二存储器单元类型可以彼此不同。MRAM单元可以包括自旋转移矩(STT)器件，然而要求保护的主题在这方面不受限制。
在另一实施例中，上述电路可以包括温度传感器，该温度传感器可以包括耦接到时钟延迟组件的输入信号端口的输出信号端口，该时钟延迟组件可以操作以响应于传感器测量到低于阈值的温度而增加时钟延迟持续时间。因此，随着上述电路的操作温度增加，时钟延迟持续时间可以减小，从而可以避免随着温度增加而不必要地延迟存储器操作。在实施例中，上述电路可以包括电压传感器，其被配置为确定第二存储器类型的输入节点处的电压小于阈值电压。时钟延迟组件可以被配置为提供输出信号以调整从第二存储器单元(其可以包括SRAM单元)读取期间的时钟信号。在实施例中，时钟延迟组件可以被配置为提供输出信号，以将向第一存储器单元(其可以包括MRAM单元)写入期间的时钟信号延迟从电路的时钟输入节点导出的两个或更多个时钟周期。电路可以附加地包括一个或多个控制信号输入，其可以被配置为设置向第一存储器单元写入期间的时钟信号的延迟。电路可以附加地包括一个或多个控制信号输入，其被配置为设置从第二存储器单元读取期间的时钟信号的延迟。
在又一实施例中，电路可以包括第一时钟延迟组件，该第一时钟延迟组件的输出节点耦接到MRAM单元，其中，该时钟延迟组件可以被配置为调整时钟信号，其中该时钟信号用于允许完成对MRAM单元的写入操作。时钟延迟组件可以包括输入节点，用于从温度传感器获得信号以指示MRAM单元的温度何时小于下限阈值。时钟延迟组件可以包括输入节点，用于动态地增加对时钟信号的调整。用于动态地增加对时钟信号的调整的输入节点可以被配置为从温度传感器接收信号以指示MRAM单元的温度何时大于下限阈值。至少在特定实施例中，MRAM单元可以包括自旋转移矩器件。在特定实施例中，电路可以包括第二时钟延迟组件，该第二时钟延迟组件的输出节点耦接到SRAM单元，其中，第二时钟延迟组件被配置为允许完成对SRAM单元的读取操作。
在又一实施例中，一种执行存储器操作的方法可以包括：确定该存储器操作是对应于向MRAM单元写入还是包括从SRAM单元读取。该方法还可以包括：响应于该确定而延迟时钟信号以允许完成存储器操作。该方法可以附加地包括：从温度传感器获得信号；以及响应于确定存储器操作对应于向MRAM单元写入，确定时钟信号的延迟增量。该方法可以附加地包括：响应于确定存储器操作对应于从SRAM单元读取，确定时钟的延迟增量；以及确定位单元存取电压低于阈值。该方法可以附加地包括：从错误检测电路获得信号，其中，来自错误检测电路的信号指示先前对MRAM单元的写入操作失败。响应于从错误检测电路接收到信号，可以延迟后续的时钟信号，以便允许完成后续对MRAM单元的写入操作。
现在将参考附图来描述特定实施例，例如参考图1，该图1是根据各种实施例的调整存储器读取和/或存储器写入操作期间的时钟信号的电路的框图100。如图100所示，电路110可以接收写入使能信号105、时钟信号125和时钟扩展信号130。响应于接收到写入使能信号105，时钟延迟组件135可以被置于允许组件135调整时钟信号125的状态。在实施例中，写入使能信号105包括低电平有效信号。因此，当写入使能信号105包括二进制逻辑值“0”以便指示将发生写入操作时，时钟延迟组件135可以被配置为生成时钟信号125的经调整的(例如，扩展的)版本，以允许向MRAM单元阵列165写入。因此，在这样的条件下，来自时钟延迟组件135的MRAM时钟信号可以包括没有上升和/或下降时钟沿的信号，以便允许将二进制数字值写入到MRAM单元阵列165中。相反，在这种情况下，来自时钟延迟组件135的SRAM时钟信号可以包括与时钟信号125基本相同的波形，该时钟信号125被施加到时钟延迟组件135的输入节点。
相反，当写入使能信号105包括二进制逻辑值“1”以便指示将要发生读操作时，时钟延迟组件135可以被配置为耦接时钟信号125的经调整的(例如，扩展的)版本，以允许从SRAM单元阵列155读取。因此，在这种情况下，来自时钟延迟组件135的SRAM时钟信号可以包括没有上升和/或下降时钟沿的信号，以便允许从SRAM单元阵列155读取二进制数字值。相反，在这种情况下，来自时钟延迟135的MRAM时钟信号可以包括与时钟信号125基本相同的波形，该时钟信号125被施加到时钟延迟组件135的输入节点。
因此，可以理解，电路110可以被配置为提供经调整的时钟信号，其可以允许从SRAM单元阵列155读取二进制数字值，同时向MRAM单元阵列165的输入端口提供与时钟信号125基本相同的信号。因此，在选择的间隔期间，可以提供附加的时间来进行对SRAM单元阵列155的读取操作。至少在特定实施例中，在电压VBIT的值相对低的情况期间，这种附加的时间可能是有益的，这可能引起六晶体管SRAM单元的位线电压的相对缓慢的累积。另外，在其他间隔期间，电路110可以调整(例如，扩展)分配用于将二进制数字值写入MRAM单元阵列165的时间，同时向SRAM单元阵列155的输入端口提供与时钟信号125基本相同的信号。在某些实施例中，允许附加的时间来执行对MRAM单元阵列165的写入操作可以使MRAM单元阵列165的各个单元的磁化矢量重新取向，例如，以便允许MRAM单元阵列165保留二进制逻辑值。
因此，电路110可以促进执行对不同的存储器类型(例如，SRAM单元阵列155的六晶体管SRAM单元和MRAM单元阵列165的STT MRAM单元)的读取操作以及执行对该不同的存储器类型的写入操作。在此上下文中，“不同的”存储器类型被定义为指代利用不同的物理现象来存储参数的存储器类型，其中，这种参数可以包括一个或多个二进制逻辑值“0”和一个或多个二进制逻辑值“1”。因此，在一个示例中，SRAM单元阵列可以包括SRAM单元，所述SRAM单元包括CMOS反相器对，所述CMOS反相器对进行操作以在CMOS反相器对的第一节点处保留二进制逻辑值，同时在CMOS反相器对的第二节点处保留二进制逻辑值的补码。与SRAM单元阵列不同的存储器类型可以包括诸如STT MRAM的单元之类的MRAM单元阵列，其根据STTMRAM单元的高电阻或低电阻状态来存储二进制逻辑值。
如图100所示，电路110包括温度传感器140，其可以操作以测量至少邻近MRAM单元阵列165的位置处的温度。因此，在某些实施例中，响应于温度传感器140测量到相对低的温度值或小于下限阈值(例如，0.0℃(32.0°F))的温度值，温度传感器140可以向时钟延迟组件135发信号以调整(例如，扩展)来自时钟延迟组件135的时钟信号的上升沿和/或下降沿。响应于温度传感器140测量到大于不同的阈值(例如，上限阈值)(例如，25.0℃(77.0°F)的温度值，温度传感器140可以向时钟延迟组件135发信号以调整(例如，减小)从时钟信号125得到的时钟信号的上升沿和/或下降沿的延迟量。在特定实施例中，温度传感器140向时钟延迟组件135发信号的能力可以允许组件135将时钟信号125的上升和/或下降沿调整(例如，扩展)多达16个时钟循环，然而要求保护的主题在这方面不受限制。这种响应于环境温度的增加或降低而扩展从时钟信号125得到的时钟信号的上升沿和/或下降沿的能力可以允许MRAM单元阵列165在非常冷的条件(例如，远低于0.0℃(32.0°F)的条件)下操作。
电路110附加地包括电压传感器145，其可以操作以测量电压，例如测量被施加到SRAM单元阵列155的VBIT的电压。因此，在某些实施例中，响应于电压传感器145测量到SRAM单元阵列155的VBIT的相对低的电压(例如，0.3V或0.4V)，例如，电压传感器145可以向时钟延迟组件135发信号以调整(例如，扩展)来自时钟延迟组件135的时钟信号。响应于电压传感器145测量到稍高的电压值(例如，0.6V或0.7V)，电压传感器145可以向时钟延迟组件发信号以调整(例如，减小)从时钟信号125得到的时钟信号的上升沿和/或下降沿的延迟量。在特定实施例中，电压传感器145向时钟延迟组件135发信号的能力可以允许组件135将时钟信号125的上升和/或下降沿调整(例如，扩展)多达16个时钟循环。响应于SRAM单元阵列155的VBIT的增大或减小来扩展从时钟信号125得到的时钟的上升沿和/或下降沿的能力可以允许SRAM单元阵列155在各种电压范围下操作。
在特定实施例中，电路110可以包括错误控制模块170，其可以操作用于检测和/或校正被写入MRAM单元阵列165中的二进制逻辑值的错误。因此，在某些实施例中，错误控制模块170可以存储被写入MRAM单元阵列165中的某些二进制逻辑值的副本。错误控制模块170可以(至少偶尔)从MRAM单元阵列165的特定位置进行读取，从而可以在被存储在错误控制模块170内和被存储在MRAM单元阵列165内的二进制逻辑值之间进行比较。响应于错误控制模块170响应于这种比较而检测到大于阈值数量(或百分比)的错误，错误控制模块170可以向时钟延迟组件135发信号以调整(例如，扩展)时钟信号125的上升沿和/或下降沿。对时钟信号125的上升沿和/或下降沿的这种调整可以通过允许附加的时间来使例如MRAM单元阵列165的各个单元内的磁化矢量重新取向，来实现由MRAM单元阵列165进行的更可靠的写入操作。
图2是示出了根据各种实施例的调整存储器写入操作期间的时钟信号的电路的组件的图200。可以理解，图200可以执行至少一些与图100中描绘的由电路110执行的操作类似的操作。图200的电路可以获得时钟信号225，该时钟信号225可以响应于写入使能信号205的适当状态而被调整(例如，扩展)，以便生成本地时钟信号255。在操作中，响应于包括相对低的信号电平(例如，二进制逻辑值“0”)的写入使能信号205，图200的电路可以被置于存储器写入模式，例如，适合于向图1的MRAM单元阵列165写入的模式。在图2(图200)的实施例中，时钟扩展信号230可以耦接到计数器215的输入节点。在一个实施例中，时钟扩展信号230包括多个分立的信号引脚，例如两个引脚、三个引脚、四个引脚等，然而要求保护的主题在这方面不受限制。在其他实施例中，时钟扩展信号230可以包括例如串行总线，而不包括分立的信号引脚，并且要求保护的主题旨在包括离散数量的信号引脚的使用以及串行总线的使用，以抑制时钟信号225的上升沿和/或下降沿。
在图200中，写入使能信号205可以耦接到或(OR)门210的反相输入端。因此，在操作中，当写入使能信号205包括二进制逻辑值“0”时，或门210的反相输入节点可以包括二进制逻辑值“1”，该二进制逻辑值“1”启动计数器215，以对由时钟扩展信号230的一个或多个输入信号引脚指示的时钟循环的数量进行计数。随着计数器215连续地增加计数，二进制逻辑值“1”可能会存在于或门210的非反相输入端口处。因此，即使写入使能信号205想要增加幅度从而包括二进制逻辑值“1”(例如，指示从存储器写入操作到存储器读取操作的转变)，来自或门210的输出信号可以保持二进制逻辑值“1”，直到计数器215增加到时钟循环的期望数量。
另外，在计数器215增加到时钟循环的期望数量时，状态设备240可以暂停时钟信号225到或门245以及例如到MRAM单元阵列165的耦接。应当注意，在图200中，时钟信号225可以耦接到状态设备240的反相输入端。因此，当计数器215增加到时钟循环的期望数量时，状态设备240响应于时钟信号225的下降沿而将二进制逻辑值“1”传送给或门245。时钟信号225的下降沿也可以从状态设备240传送给锁存器250，锁存器250可以操作用于将时钟信号225传送给或门245。因此，在图200的实施例中，或门245可以操作用于将经过锁存器250的时钟信号225与作为经历了经由与计数器215和或门210协作的状态设备进行的调整(例如，扩展)的时钟信号225的时钟信号225合并。
因此，在图2(图200)的实施例中，时钟扩展信号230可以操作用于提供时钟循环的经二进制编码的整数数量，这可以允许对MRAM单元阵列165进行扩展的写入操作。在特定实施例中，时钟扩展信号230可以利用两个信号引脚，与写入使能信号205协作，以基本上根据下面的表1提供二进制编码的整数数量：
Figure BDA0002319709080000111
表1
其中，当写入使能信号205包括二进制逻辑值“1”时，这可以表示计数器215可以忽略时钟扩展信号230的情况。然而，当写入使能电路包括二进制逻辑值“0”(指示图200的电路置于存储器“写入”模式)时，时钟扩展信号230处的逻辑高/低信号可以用于调整或扩展时钟信号225的至少一部分。在表1中，时钟扩展信号230可以用于调整或扩展时钟信号的“高”部分，同时保持时钟信号的恒定的“低”部分。但是，要求保护的主题在这方面不受限制。还应当注意，尽管已经在调整时钟信号以执行对MRAM单元阵列165的写入操作的上下文中描述了图200的电路，但是在其他实施例中，图200的电路可以适用于执行对SRAM单元阵列155的读取操作。因此，要求保护的主题旨在涵盖可以对MRAM单元阵列执行写入操作的电路(例如，图200的电路)，并且涵盖对图200的电路的修改，该修改可以帮助执行对不同的存储器类型(例如，包括SRAM单元阵列和MRAM单元阵列的存储器类型)的读取和写入操作两者。
图3是根据各种实施例的由电路用来调整存储器写入操作期间的时钟信号的时序图300。如图3所示，时钟信号225可以包括多个循环，其由持续时间305上的上升沿之后跟随下降沿来表征。然而，应当注意，由时钟信号225生成的波形可以包括任何方便且基本周期性的波形，并且要求保护的主题在这方面不受限制。时序图300还描绘了写入使能信号205，其可以包括短暂的“建立”时段，随后是短暂的“保持”时段，在此期间可以对写入使能信号205进行采样。在图300中，如果写入使能信号205包括相对高的值，例如对应于二进制逻辑值“1”，则本地时钟信号255可以紧密跟踪时钟信号225(tcyc_read)，其包括本地时钟信号的高部分(tckh_read)和本地时钟信号的低部分(tckl_read)。
响应于写入使能信号205包括相对低的信号电平(例如，对应于二进制逻辑值“0”)(这可以指示存储器写入操作的发起)，本地时钟信号255的上升沿和/或下降沿可以被抑制，以便提供足够的时间来完成例如对MRAM阵列的单元的写入操作。因此，如图3所示，可以调整(例如，扩展)tcyc_write，以对应于时钟信号225的两个循环。因此，如图3所示，当写入使能信号205包括二进制逻辑值“0”时，本地时钟信号255可以在大约1.5个时钟循环内包括相对高的信号电平(tcych_write)，随后在大约0.5个时钟循环内包括相对低的信号电平(tcycl_write)。可以理解，写入使能信号205可以响应于二进制逻辑值“0”被施加到表1的时钟扩展信号230的两个引脚[0，0]而包括这种信号电平和持续时间。在写入使能信号回到二进制逻辑值“1”之后，本地时钟信号255可以再次紧密跟踪时钟信号225。
可以理解的是，根据特定实施例，图3的时序图可以适合于调整写入操作(例如，对MRAM单元阵列的写入操作)期间的时钟信号。然而，在某些其他实施例中，包括相对高的信号的写入使能信号205可以使电路进入存储器读取模式，例如适合于从SRAM单元阵列(例如，图1的SRAM单元阵列155)读取的模式。如本文先前所讨论的，调整SRAM读取操作期间的时钟信号对于在位线电压(例如，图1中所示的VBIT)具有相对低的值的情况期间从SRAM单元阵列进行读取可能是特别有用的。
图4是根据各种实施例的由电路用来在读取存储器操作期间调整时钟信号的逻辑图400。在实施例中，可以在与片上系统相对应的电路环境中使用逻辑图400，其中执行存储器读取操作，例如与从SRAM单元阵列进行读取相关联的读取操作。可以响应于接收到计数器输入信号405而启动根据逻辑图400实现的电路的操作，该计数器输入信号405可以包括例如1至16之间的值。在图400的实施例中，计数器输入信号405可以包括四个分立的信号输入引脚，这些引脚可以指令计数器430来抑制时钟输入信号的上升沿和/或下降沿达16个时钟信号周期，然而要求保护的主题在这方面不受限制。当存在于计数器430的输出节点处的信号不等于由计数器输入信号405提供的值时，比较器435将二进制逻辑值“0”提供给多路复用器415和与(AND)门460。因此，多路复用器415可以选择与增量模块410的输出相对应的输入节点。
响应于多路复用器415对来自增量模块410的信号的选择，多路复用器420可以选择来自增量模块410的输出或来自计数状态设备480的输出信号作为信号输入。在图400中，来自耦接到多路复用器420的计数状态设备480的输出信号包括二进制逻辑值“0”(用于指示设备480当前未对时钟循环进行计数)或二进制逻辑值“1”(用于指示设备480当前正在对时钟循环进行计数)。当计数状态设备480处于对时钟循环进行计数的过程中时，可以经由来自多路复用器420和425的输出信号来使计数器430增加。当计数状态设备480未处于对时钟循环进行计数的过程中时，计数器430可以保持当前的(未增加的)值。
多路复用器425可以操作用于在二进制逻辑值“1”和来自多路复用器420的输出信号之间进行选择。可以响应于来自与门450的输出信号，在二进制逻辑值“1”与来自多路复用器420的输出信号之间进行选择，该与门450可以操作用于通过将输出信号传送给多路复用器475来重置计数状态设备480。在逻辑图400中，可以通过将二进制逻辑值“0”从多路复用器475传送给计数状态设备480，来引起对计数状态设备480的这种重置。
可以以类似于比较器435的方式进行操作的比较器440可以操作用于确定可由用户编程的计数器输入信号405是否等于二进制逻辑值“0”。如果计数器输入信号405不等于二进制逻辑值“0”，则反相门445的输出可以包括二进制逻辑值“0”。响应于在反相门445的输出处存在二进制逻辑值“0”并且在与门450的输入节点455处存在二进制逻辑值“1”(这可以指示希望开始时钟延迟操作)，与门450可以通过将二进制逻辑值“0”传送给多路复用器475来启动计数。当在反相门445的输出处不存在二进制逻辑值“0”时，这意味着没有发生存储器读取操作。与门450可以执行检查操作以将计数状态设备480的输入节点设置为二进制逻辑值“1”状态，这可以改变设备480的计数状态(例如，从“未计数”状态改变为“计数”状态)。当计数状态设备480包括“计数”状态时，二进制逻辑值“1”可以通过反相器490来传送以提供就绪信号495。在图400中，就绪信号495可以耦接到存储器总线，例如片上系统的存储器总线，以指示正在进行SRAM读取操作。通过将二进制逻辑值“1”传送给多路复用器425，与门450的输出也可以用于重置计数器430。
多路复用器465包括两个输入节点和一个输出节点，该输出节点操作用于经由多路复用器475来重置计数状态设备480，例如，通过将二进制逻辑值“0”传送给计数状态设备480。在图400中，当计数器输入信号405被设置为二进制逻辑值“1”并且当与门450的输出节点被设置为二进制逻辑值“1”时，计数状态设备480的输出节点可以被设置为二进制逻辑值“0”。当不满足这两个条件时(例如，计数器输入信号405被设置为二进制逻辑值“0”或者当与门450的输出节点被设置为二进制逻辑值“0”时)，计数状态设备480可以保持其当前值，除非多路复用器475的输出节点被设置为二进制逻辑值“1”。多路复用器475包括两个输入节点，当与门450的节点包括二进制逻辑值“1”时，这两个输入节点将计数状态设备480设置为“计数”状态(其中，可以经由在计数状态设备480的输出节点处存在的二进制逻辑值“1”来指示计数状态)。
因此，图400中所阐述的逻辑的实现提供了一种通过将就绪信号495保持在二进制逻辑状态“0”来暂停通信总线的操作的方法。通过在就绪信号495包括二进制逻辑值“0”时对总线操作的暂停，可以允许SRAM读取操作(例如，涉及图1的SRAM单元阵列155的操作)运行到完成。如本文先前所讨论的，对总线操作的这种暂停在涉及SRAM单元阵列的操作期间可能是尤其有用的，在该SRAM单元阵列中VBIT可以包括较低的电压(例如，0.3V或0.4V)，或甚至包括略微较高的电压(例如，0.6V或0.7V)。
图5是根据各种实施例的调整存储器读取操作和/或存储器写入操作期间的时钟信号的方法500的流程图。图5可以包括除了示出和描述的框之外的框、更少的框或以可以被标识的顺序不同的顺序出现的框、或者它们的任何组合。方法500可以在框510处开始，其可以包括确定存储器操作是对应于向MRAM单元(例如，MRAM阵列的单元)写入，还是包括从SRAM单元(例如，SRAM阵列的单元)读取。在框510处引用的MRAM阵列可以包括STT MRAM元件的阵列，例如图1的MRAM单元阵列165。在框510处引用的SRAM阵列可以包括六晶体管SRAM单元阵列，例如图1的SRAM单元阵列155。
在特定实施例中，确定存储器操作是对应于写入操作还是对应于读取操作可以取决于写入使能信号(例如，图1的写入使能信号105或图2的写入使能信号205)的状态。在某些实施例中，确定存储器操作是对应于写入操作还是读取操作可以取决于计数器输入信号(例如，图4的计数器输入信号405)，该计数器输入信号可能引起总线传输就绪信号(例如，同样的图4的就绪信号495)的延迟。如参考图4所描述的，例如，就绪信号495可能延迟诸如存储器总线操作之类的操作，以允许完成SRAM读取操作。
在其他实施例中，框510可以包括确定存储器操作是对应于向第一存储器类型写入还是从第二存储器类型读取，其中第一存储器类型和第二存储器类型彼此不同。在某些实施例中，例如，SRAM阵列的六晶体管单元可以表示与MRAM阵列的单元不同的存储器类型。
方法500可以在框520处继续，其可以包括响应于该确定而延迟时钟信号以允许完成存储器操作。因此，至少在特定实施例中，框520可以包括维持存储器总线就绪信号(例如，图4的就绪信号495)，以允许在进行后续的总线操作之前完成SRAM读取操作。在某些实施例中，框520可包括延迟时钟信号的上升沿和/或下降沿，例如以允许在进行后续的存储器操作之前完成MRAM写入操作。
尽管本文已经参考附图详细描述了本发明的说明性实施例，但是应当理解，本发明不限于那些精确的实施例，并且本领域技术人员可以在其中进行各种改变、添加和修改，而不脱离由所附的权利要求书限定的本发明的范围。例如，可以将从属权利要求的特征与独立权利要求的特征进行各种组合，而不脱离本发明的范围。

Claims (20)

1.一种电路，包括：
第一存储器单元和第二存储器单元；以及
时钟延迟组件，所述时钟延迟组件具有耦接到所述第一存储器单元和所述第二存储器单元的输出节点，
其中，所述时钟延迟组件被配置为调整向所述第一存储器单元写入期间的时钟信号，并且调整从所述第二存储器单元读取期间的时钟信号，并且
其中，所述第一存储器单元与所述第二存储器单元不同。
2.根据权利要求1所述的电路，其中，所述第一存储器单元与磁性随机存取存储器MRAM单元相对应。
3.根据权利要求2所述的电路，其中，所述MRAM单元包括自旋转移矩STT器件。
4.根据权利要求2所述的电路，还包括温度传感器，以响应于所述温度传感器测量到低于阈值的温度而增加时钟延迟持续时间，其中，所述温度传感器的输出信号端口耦接到所述时钟延迟组件的输入端口。
5.根据权利要求2所述的电路，其中，所述第二存储器单元与静态随机存取存储器SRAM单元相对应。
6.根据权利要求1所述的电路，还包括电压传感器，所述电压传感器被配置为确定所述第二存储器类型的输入节点处的电压小于阈值电压。
7.根据权利要求1所述的电路，其中，所述时钟延迟组件被配置为提供输出信号以延迟从所述第二存储器单元读取期间的所述时钟信号。
8.根据权利要求1所述的电路，其中，所述时钟延迟组件被配置为提供输出信号，以将向所述第一存储器单元写入期间的所述时钟信号延迟从所述电路的时钟输入节点得出的两个或更多个时钟周期。
9.根据权利要求8所述的电路，还包括一个或多个控制信号输入，所述一个或多个控制信号输入被配置为设置向所述第一存储器单元写入期间的所述时钟信号的延迟。
10.根据权利要求1所述的电路，还包括一个或多个控制信号输入，所述一个或多个控制信号输入被配置为设置从所述第二存储器单元读取期间的所述时钟信号的延迟。
11.一种电路，包括：
时钟延迟组件，所述时钟延迟组件具有耦接到磁性随机存取存储器MRAM单元的输出节点，
其中，所述时钟延迟组件被配置为调整时钟信号，并且所述时钟信号被配置为允许完成对所述MRAM单元的写入操作。
12.根据权利要求11所述的电路，其中，所述时钟延迟组件包括输入节点，所述输入节点用于从温度传感器获得信号以指示所述MRAM单元的温度何时小于下限阈值。
13.根据权利要求11所述的电路，其中，所述时钟延迟组件包括输入节点，所述输入节点用于动态地增加所述时钟信号的调整。
14.根据权利要求13所述的电路，其中，用于动态地增加所述时钟信号的调整的所述输入节点被配置为从温度传感器接收信号以指示所述MRAM单元的温度何时大于上限阈值。
15.根据权利要求11所述的电路，其中，所述MRAM单元包括自旋转移矩STT器件。
16.根据权利要求11所述的电路，还包括第二时钟延迟组件，所述第二时钟延迟组件具有耦接到SRAM存储器单元的输出节点，其中，所述第二时钟延迟组件被配置为允许完成对所述SRAM存储器单元的读取操作。
17.一种执行存储器操作的方法，包括：
确定所述存储器操作是对应于向磁性随机存取存储器MRAM单元写入还是对应于从静态随机存取存储器SRAM单元读取；以及
响应于所述确定，延迟时钟信号以允许完成所述存储器操作。
18.根据权利要求17所述的方法，还包括：
从温度传感器获得信号，以及响应于确定所述存储器操作对应于向所述MRAM单元写入来确定所述时钟信号的延迟增量。
19.根据权利要求17所述的方法，还包括：
响应于确定所述存储器操作对应于从所述SRAM单元读取，确定所述时钟信号的延迟增量；以及
确定位单元存取电压低于阈值。
20.根据权利要求17所述的方法，还包括：
从错误检测电路获得信号，来自所述错误检测电路的所述信号用于指示先前对所述MRAM单元的写入操作失败；以及
响应于先前对所述MRAM单元的写入操作失败的指示，增加后续的时钟信号的延迟。
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