CN111585546B - 基于阻变存储器的非挥发性锁存器电路及操作方法 - Google Patents

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CN111585546B CN202010274643.0A CN202010274643A CN111585546B CN 111585546 B CN111585546 B CN 111585546B CN 202010274643 A CN202010274643 A CN 202010274643A CN 111585546 B CN111585546 B CN 111585546B
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Abstract

本发明实施例提供基于阻变存储器的非挥发性锁存器电路及操作方法，电路包括：第一传输门TG1、第二传输门TG2、第一双稳态电路、第二双稳态电路、第一选通管T1、第二选通管T2和RRAM；TG1输入端连接数据信号，TG1输出端分别连接第一双稳态电路的输入端和TG2的输入端；TG2输出端分别连接T1的源极、RRAM的顶电极端、第二双稳态电路的输入端和第二输出端；第二双稳态电路的第一输出端分别连接T2的源极和RRAM的底电极端；T1和T2的栅极分别连接CLK，T1的漏极连接第一双稳态电路的第二输出端，T2的漏极连接第一双稳态电路的第一输出端。可解决当外接偏置电压关闭时锁存器内部电平信号会丢失的问题。

Description

基于阻变存储器的非挥发性锁存器电路及操作方法
技术领域
本发明涉及半导体电路技术领域，尤其涉及一种基于阻变存储器的非挥发性锁存器电路及操作方法。
背景技术
锁存器(Latch)是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。锁存，就是把信号暂存以维持某种电平状态。锁存器的最主要作用是缓存，其次完成高速的控制器与慢速的外设的不同步问题，再其次是解决驱动的问题，最后是解决一个I/O口既能输出也能输入的问题。锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。锁存器是构成触发器的基础，也是实现各种寄存器，计数器等时序逻辑电路的基础。
目前，传统的锁存器需要外接偏置电压保持电平信号的锁存，但是，传统的锁存器面临着一个问题：当外接偏置电压关闭时锁存器内部的电平信号就会丢失。
发明内容
针对现有技术存在的问题，本发明实施例提供一种基于阻变存储器的非挥发性锁存器电路及操作方法。
本发明实施例提供一种基于阻变存储器的非挥发性锁存器电路，包括：第一传输门TG1、第二传输门TG2、第一双稳态电路、第二双稳态电路、第一选通管T1、第二选通管T2、阻变存储器RRAM；
所述第一传输门TG1的输入端连接数据信号Din，所述第一传输门TG1的输出端分别连接所述第一双稳态电路的输入端和所述第二传输门TG2的输入端；所述第二传输门TG2的输出端分别连接所述第一选通管T1的源极、所述阻变存储器RRAM的顶电极端、所述第二双稳态电路的输入端和所述第二双稳态电路的第二输出端；所述第二双稳态电路的第一输出端分别连接所述第二选通管T2的源极和所述阻变存储器RRAM的底电极端；所述第一选通管T1的栅极连接时钟信号CLK，所述第一选通管T1的漏极连接所述第一双稳态电路的第二输出端；所述第二选通管T2的栅极连接时钟信号CLK，所述第二选通管T2的漏极连接所述第一双稳态电路的第一输出端。
可选地，所述第一传输门TG1，包括：由第一PMOS管和第一NMOS管并联构成；
所述第一PMOS管的栅极连接与时钟信号CLK互补的时钟信号
Figure GDA0003338438640000022
所述第一PMOS管的衬底连接电源电压VDD，所述第一NMOS管的栅极连接时钟信号CLK，所述第一NMOS管的衬底接地，所述第一PMOS管的源极和所述第一NMOS管的漏极相连构成所述第一传输门TG1的输入端，所述第一PMOS管的漏极和所述第一NMOS管的源极相连构成所述第一传输门TG1的输出端。
可选地，所述第二传输门TG2由第二PMOS管和第二NMOS管并联构成；
所述第二PMOS管的栅极连接时钟信号CLK，所述第二PMOS管的衬底连接电源电压VDD，所述第二NMOS管的栅极连接与时钟信号CLK互补的时钟信号
Figure GDA0003338438640000021
所述第二NMOS管的衬底接地，所述第二PMOS管的源极和所述第二NMOS管的漏极相连构成所述第二传输门TG2的输入端，所述第二PMOS管的漏极和所述第二NMOS管的源极相连构成所述第二传输门TG2的输出端。
可选地，所述第一双稳态电路，包括：第一级CMOS反相器和第二级CMOS反相器；
所述第一级CMOS反相器由第三PMOS管和第三NMOS管构成，所述第三PMOS管和所述第三NMOS管共栅、共漏连接，所述第三PMOS管和所述第三NMOS管相互连接的栅极作为所述第一双稳态电路的输入端，所述第三PMOS管和所述第三NMOS管相互连接的漏极作为所述第一双稳态电路的第一输出端，所述第一双稳态电路的第一输出端分别连接所述第二级CMOS反相器的输入端和所述第二选通管T2的漏极；
所述第二级CMOS反相器由第四PMOS管和第四NMOS管构成，所述第四PMOS管和所述第四NMOS管共栅、共漏连接，所述第四PMOS管和所述第四NMOS管相互连接的栅极作为所述第二级CMOS反相器的输入端，所述第四PMOS管和所述第四NMOS管相互连接的漏极作为所述第一双稳态电路的第二输出端；
所述第三PMOS管和所述第四PMOS管的源极分别连接电源电压VDD，所述第三NMOS管和所述第四NMOS管共源接地连接。
可选地，所述第二双稳态电路，包括：第三级CMOS反相器和第四级CMOS反相器；
所述第三级CMOS反相器由第五PMOS管和第五NMOS管构成，所述第五PMOS管和所述第五NMOS管共栅、共漏连接，所述第五PMOS管和所述第五NMOS管相互连接的栅极作为所述第二双稳态电路的输入端，所述第五PMOS管和所述第五NMOS管相互连接的漏极作为所述第二双稳态电路的第一输出端，所述第二双稳态电路的第一输出端分别连接所述第四级CMOS反相器的输入端、所述阻变存储器RRAM的底电极端和所述第二选通管T2的源极；
所述第四级CMOS反相器由第六PMOS管和第六NMOS管构成，所述第六PMOS管和所述第六NMOS管共栅、共漏连接，所述第六PMOS管和所述第六NMOS管相互连接的栅极作为所述第四级CMOS反相器的输入端，所述第六PMOS管和所述第六NMOS管相互连接的漏极作为所述第二双稳态电路的第二输出端；
所述第五PMOS管和所述第六PMOS管的源极分别连接电源电压VDD，所述第五NMOS管和所述第六NMOS管共源接地连接。
可选地，所述基于阻变存储器的非挥发性锁存器电路还包括：用于对所述阻变存储器RRAM进行分压保护的电阻；
所述电阻的一端连接所述阻变存储器RRAM的底电极端，所述电阻的另一端分别连接所述第二选通管T2的源极和所述第二双稳态电路的第一输出端。
本发明实施例提供一种上述基于阻变存储器的非挥发性锁存器电路的操作方法，包括：
电路初始状态：基于阻变存储器的非挥发性锁存器电路的初始状态是CLK输入低电平，阻变存储器RRAM处于高阻态；当CLK输入低电平，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1，T1和T2处于关断状态，第二双稳态电路维持阻变存储器RRAM的顶电极电压不变，此时RRAM的顶电极电压为0，RRAM的底电极电压为VDD，加在RRAM顶电极和底电极之间的偏置电压为负电压，如果RRAM是高阻态则不会改变，如果RRAM是低阻态则会发生复位RESET过程处于使RRAM转变到高阻态；
置位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入高电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器输出的电压信号为低电平加到RRAM的底电极上，第一双稳态电路的第二级CMOS反相器输出的信号为高电平加在RRAM的顶点极上，此时RRAM由高阻态进行设置SET过程进入低阻态，电平信息被存储到RRAM上；
保存操作：CLK信号输入低电平，基于阻变存储器的非挥发性锁存器电路处于关闭状态，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1对RRAM进行状态控制，RRAM的顶电极电平信号由第二双稳态电路进行保持，RRAM两端的电压不会发生改变，使得电平信号得到锁存；
复位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入低电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器输出的电压信号为高电平加到RRAM的顶电极上，第一双稳态电路的第二级CMOS反相器输出的信号为低电平加在RRAM的底电极上，相当于对RRAM施加了负电压信号，此时RRAM进入复位RESET过程进入高阻态，电平信息被存储到RRAM上。
本发明实施例提供的一种基于阻变存储器的非挥发性锁存器电路及操作方法，利用第一传输门TG1和第二传输门TG2控制数据信号Din的输入，利用第一选通管T1和第二选通管T2控制时钟信号，防止时钟信号状态转变时对RRAM的状态发生改变，利用第二双稳态电路稳定当时钟信号CLK关闭时RRAM的状态，利用第一双稳态电路控制数据信号的输入和RRAM状态的变化，该锁存器电路对上升沿时钟信号敏感，当CLK信号为高电平时，阻变存储器可以根据数据信号Din进行置位和复位，当CLK信号为低电平时锁存器的信息被锁存；并且锁存器电平的变化将导致RRAM的阻态发生变化，而外接偏置电源关闭时，RRAM的阻态并不会因为外接电源关闭而变化，所以电平信息的存储能够满足非挥发性的特点，能够解决当外接偏置电压关闭时锁存器内部电平信号的丢失问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一实施例提供的一种基于阻变存储器的非挥发性锁存器电路结构示意图；
图2为本发明另一实施例提供的一种基于阻变存储器的非挥发性锁存器电路结构示意图；
图3为本发明一实施例提供的一种图1或2所示实施例所述的基于阻变存储器的非挥发性锁存器电路的操作方法的流程示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1示出了本发明一实施例提供的一种基于阻变存储器的非挥发性锁存器电路结构示意图，参见图1，本实施例的基于阻变存储器的非挥发性锁存器电路，包括：第一传输门TG1、第二传输门TG2、第一双稳态电路、第二双稳态电路、第一选通管T1、第二选通管T2、阻变存储器RRAM；
所述第一传输门TG1的输入端连接数据信号Din，所述第一传输门TG1的输出端分别连接所述第一双稳态电路的输入端和所述第二传输门TG2的输入端；所述第二传输门TG2的输出端分别连接所述第一选通管T1的源极、所述阻变存储器RRAM的顶电极端、所述第二双稳态电路的输入端和所述第二双稳态电路的第二输出端；所述第二双稳态电路的第一输出端分别连接所述第二选通管T2的源极和所述阻变存储器RRAM的底电极端；所述第一选通管T1的栅极连接时钟信号CLK，所述第一选通管T1的漏极连接所述第一双稳态电路的第二输出端；所述第二选通管T2的栅极连接时钟信号CLK，所述第二选通管T2的漏极连接所述第一双稳态电路的第一输出端。
可以理解的是，阻变存储器RRAM作为新兴的非挥发性存储器，具有单元尺寸小、读写速度快、编程电压低、功耗低、和CMOS(互补金属氧化物半导体)制备工艺兼容、器件结构简单等优点，是未来最有前景的新型存储器之一。阻变存储器由高阻态(HRS)转变到低阻态(LRS)的这个过程被称为SET(置位)过程。由低组态转变到高阻态被称为RESET(复位)过程。制备完成，很多阻变存储器呈现出超高的初始电阻，这时候需要一个初始电压让其处于LRS状态，这一过程叫做forming(成形)过程。常见的阻变存储器的结构为“三明治”结构(MIM)——即上下电极(即顶点极和底电极)为金属，中间层亦称为阻变层为绝缘体。由于阻变存储器拥有非挥发性存储的特点，又有电阻转变的特点，所以本实施例正是结合了传统的锁存器和阻变存储器的特性，设计了一个基于阻变存储器的非挥发性锁存器电路，以解决传统的锁存器当外接偏置电压关闭时锁存器内部的电平信号就会丢失的问题。
可以理解的是，本实施例的基于阻变存储器的非挥发性锁存器电路中，是利用第一传输门TG1和第二传输门TG2来控制数据信号Din的输入，利用第一选通管T1和第二选通管T2来控制时钟信号，防止时钟信号状态转变时对RRAM的状态发生改变，利用第二双稳态电路稳定当时钟信号CLK关闭时RRAM的状态，利用第一双稳态电路控制数据信号的输入和RRAM状态的变化。
对于本实施例的基于阻变存储器的非挥发性锁存器电路来说，主要的操作可以分为置位操作、复位操作和保存操作，CLK信号控制着整个电路的开启状态和关断状态。具体地，电路初始状态：基于阻变存储器的非挥发性锁存器电路的初始状态是CLK输入低电平，阻变存储器RRAM处于高阻态；当CLK输入低电平，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1，T1和T2处于关断状态，第二双稳态电路维持阻变存储器RRAM的顶电极电压不变，此时RRAM的顶电极电压为0，RRAM的底电极电压为VDD，加在RRAM顶电极和底电极之间的偏置电压为负电压，如果RRAM是高阻态则不会改变，如果RRAM是低阻态则会发生复位RESET过程处于使RRAM转变到高阻态；
置位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入高电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，说明该锁存器是对上升沿电平敏感，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器(由图1中的第三NMOS管T7和第三PMOS管T8构成)输出的电压信号为低电平加到RRAM的底电极上，第一双稳态电路的第二级CMOS反相器(由图1中的第四PMOS管T9和第四NMOS管T10构成)输出的信号为高电平加在RRAM的顶点极上，此时RRAM由高阻态进行设置SET过程进入低阻态，电平信息被存储到RRAM上；
保存操作：CLK信号输入低电平，基于阻变存储器的非挥发性锁存器电路处于关闭状态，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1对RRAM进行状态控制，RRAM的顶电极电平信号由第二双稳态电路进行保持，RRAM两端的电压不会发生改变，使得电平信号得到锁存；
复位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入低电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器(由图1中的第三NMOS管T7和第三PMOS管T8构成)输出的电压信号为高电平加到RRAM的顶电极上，第一双稳态电路的第二级CMOS反相器(由图1中的第四PMOS管T9和第四NMOS管T10构成)输出的信号为低电平加在RRAM的底电极上，相当于对RRAM施加了负电压信号，此时RRAM进入复位RESET过程进入高阻态，电平信息被存储到RRAM上。
本实施例提供的基于阻变存储器的非挥发性锁存器电路，对上升沿时钟信号敏感，当CLK信号为高电平时，阻变存储器可以根据数据信号Din进行置位和复位，当CLK信号为低电平时锁存器的信息被锁存；并且锁存器电平的变化将导致RRAM的阻态发生变化，而外接偏置电源关闭时，RRAM的阻态并不会因为外接电源关闭而变化，信息可以由电平变化映射为电阻变化，所以电平信息的存储能够满足非挥发性的特点，能够解决当外接偏置电压关闭时锁存器内部电平信号的丢失问题。
基于上述实施例的内容，在本实施例中，所述第一传输门TG1可以由第一PMOS管和第一NMOS管并联构成；
所述第一PMOS管的栅极连接与时钟信号CLK互补的时钟信号
Figure GDA0003338438640000091
所述第一PMOS管的衬底连接电源电压VDD，所述第一NMOS管的栅极连接时钟信号CLK，所述第一NMOS管的衬底接地，所述第一PMOS管的源极和所述第一NMOS管的漏极相连构成所述第一传输门TG1的输入端，所述第一PMOS管的漏极和所述第一NMOS管的源极相连构成所述第一传输门TG1的输出端。
可以理解的是，当CLK输入低电平时，第一传输门TG1截止(不允许数据信号输入)，当CLK输入高电平时，第一传输门TG1导通(允许数据信号输入)，本实施例能够利用第一传输门TG1控制数据信号Din的输入。
基于上述实施例的内容，在本实施例中，所述第二传输门TG2可以由第二PMOS管和第二NMOS管并联构成；
所述第二PMOS管的栅极连接时钟信号CLK，所述第二PMOS管的衬底连接电源电压VDD，所述第二NMOS管的栅极连接与时钟信号CLK互补的时钟信号
Figure GDA0003338438640000101
所述第二NMOS管的衬底接地，所述第二PMOS管的源极和所述第二NMOS管的漏极相连构成所述第二传输门TG2的输入端，所述第二PMOS管的漏极和所述第二NMOS管的源极相连构成所述第二传输门TG2的输出端。
可以理解的是，当CLK输入低电平时，第二传输门TG2导通(允许数据信号输入)，当CLK输入高电平时，第二传输门TG2截止(不允许数据信号输入)。由此，本实施例能够在第一传输门TG1的基础上，利用第二传输门TG2进一步控制数据信号Din的输入。
基于上述实施例的内容，在本实施例中，所述第一双稳态电路可以包括：第一级CMOS反相器和第二级CMOS反相器；
所述第一级CMOS反相器由第三PMOS管(图1中的T8)和第三NMOS管(图1中的T7)构成，所述第三PMOS管和所述第三NMOS管共栅、共漏连接，所述第三PMOS管和所述第三NMOS管相互连接的栅极作为所述第一双稳态电路的输入端，所述第三PMOS管和所述第三NMOS管相互连接的漏极作为所述第一双稳态电路的第一输出端，所述第一双稳态电路的第一输出端分别连接所述第二级CMOS反相器的输入端和所述第二选通管T2的漏极；
所述第二级CMOS反相器由第四PMOS管(图1中的T9)和第四NMOS管(图1中的T10)构成，所述第四PMOS管和所述第四NMOS管共栅、共漏连接，所述第四PMOS管和所述第四NMOS管相互连接的栅极作为所述第二级CMOS反相器的输入端，所述第四PMOS管和所述第四NMOS管相互连接的漏极作为所述第一双稳态电路的第二输出端；
所述第三PMOS管和所述第四PMOS管的源极分别连接电源电压VDD，所述第三NMOS管和所述第四NMOS管共源接地连接。
可以理解的是，本实施例是利用第一双稳态电路来控制数据信号Din的输入和阻变存储器RRAM状态的变化。
基于上述实施例的内容，在本实施例中，所述第二双稳态电路可以包括：第三级CMOS反相器和第四级CMOS反相器；
所述第三级CMOS反相器由第五PMOS管(图1中的T3)和第五NMOS管(图1中的T4)构成，所述第五PMOS管和所述第五NMOS管共栅、共漏连接，所述第五PMOS管和所述第五NMOS管相互连接的栅极作为所述第二双稳态电路的输入端，所述第五PMOS管和所述第五NMOS管相互连接的漏极作为所述第二双稳态电路的第一输出端，所述第二双稳态电路的第一输出端分别连接所述第四级CMOS反相器的输入端、所述阻变存储器RRAM的底电极端和所述第二选通管T2的源极；
所述第四级CMOS反相器由第六PMOS管(图1中的T5)和第六NMOS管(图1中的T6)构成，所述第六PMOS管和所述第六NMOS管共栅、共漏连接，所述第六PMOS管和所述第六NMOS管相互连接的栅极作为所述第四级CMOS反相器的输入端，所述第六PMOS管和所述第六NMOS管相互连接的漏极作为所述第二双稳态电路的第二输出端；
所述第五PMOS管和所述第六PMOS管的源极分别连接电源电压VDD，所述第五NMOS管和所述第六NMOS管共源接地连接。
可以理解的是，本实施例是利用第二双稳态电路来稳定当时钟信号CLK关闭时阻变存储器RRAM的状态。
进一步地，如图2所示，在本实施例中，基于阻变存储器的非挥发性锁存器电路还包括：用于对所述阻变存储器RRAM进行分压保护的电阻R；
所述电阻R的一端连接所述阻变存储器RRAM的底电极端，所述电阻的另一端分别连接所述第二选通管T2的源极和所述第二双稳态电路的第一输出端。
可以理解的是，本实施例利用电阻R，能够实现对阻变存储器RRAM的分压保护，提高阻变存储器RRAM所存储电平信息的安全性。
本实施例提供的基于阻变存储器的非挥发性锁存器电路，利用第一传输门TG1和第二传输门TG2控制数据信号Din的输入，利用第一选通管T1和第二选通管T2控制时钟信号，防止时钟信号状态转变时对RRAM的状态发生改变，利用第二双稳态电路稳定当时钟信号CLK关闭时RRAM的状态，利用第一双稳态电路控制数据信号的输入和RRAM状态的变化，该锁存器电路对上升沿时钟信号敏感，当CLK信号为高电平时，阻变存储器可以根据数据信号Din进行置位和复位，当CLK信号为低电平时锁存器的信息被锁存；并且锁存器电平的变化将导致RRAM的阻态发生变化，而外接偏置电源关闭时，RRAM的阻态并不会因为外接电源关闭而变化，所以电平信息的存储能够满足非挥发性的特点，能够解决当外接偏置电压关闭时锁存器内部电平信号的丢失问题，且安全性高。
基于相同的发明构思，本发明另一实施例提供了一种图1或2所示实施例所述的基于阻变存储器的非挥发性锁存器电路的操作方法，参见图3，本实施例的基于阻变存储器的非挥发性锁存器电路的操作方法，包括：
S1、电路初始状态：基于阻变存储器的非挥发性锁存器电路的初始状态是CLK输入低电平，阻变存储器RRAM处于高阻态；当CLK输入低电平，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1，T1和T2处于关断状态，第二双稳态电路维持阻变存储器RRAM的顶电极电压不变，此时RRAM的顶电极电压为0，RRAM的底电极电压为VDD，加在RRAM顶电极和底电极之间的偏置电压为负电压，如果RRAM是高阻态则不会改变，如果RRAM是低阻态则会发生复位RESET过程处于使RRAM转变到高阻态。
S2、置位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入高电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器输出的电压信号为低电平加到RRAM的底电极上，第一双稳态电路的第二级CMOS反相器输出的信号为高电平加在RRAM的顶点极上，此时RRAM由高阻态进行设置SET过程进入低阻态，电平信息被存储到RRAM上。
S3、保存操作：CLK信号输入低电平，基于阻变存储器的非挥发性锁存器电路处于关闭状态，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1对RRAM进行状态控制，RRAM的顶电极电平信号由第二双稳态电路进行保持，RRAM两端的电压不会发生改变，使得电平信号得到锁存。
S4、复位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入低电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器输出的电压信号为高电平加到RRAM的顶电极上，第一双稳态电路的第二级CMOS反相器输出的信号为低电平加在RRAM的底电极上，相当于对RRAM施加了负电压信号，此时RRAM进入复位RESET过程进入高阻态，电平信息被存储到RRAM上。
可以理解的是，CLK信号控制着整个电路的开启状态和关断状态，CLK信号是通过输入T1的栅极来控制T1的开启和关闭，CLK信号是通过输入T2的栅极来控制T2的开启和关闭，当CLK输入低电平时，T1和T2处于关断状态，当CLK输入高电平时，T1和T2开启；当CLK输入低电平时，第一传输门TG1截止(不允许数据信号输入)，当CLK输入高电平时，第一传输门TG1导通(允许数据信号输入)。
本实施例提供的基于阻变存储器的非挥发性锁存器电路的操作方法，能够实现对图1或2所示实施例所述的基于阻变存储器的非挥发性锁存器电路的置位操作、保存操作和复位操作，进而当CLK信号为高电平时，阻变存储器可以根据数据信号Din进行置位和复位，当CLK信号为低电平时锁存器的信息被锁存；并且锁存器电平的变化将导致RRAM的阻态发生变化，而外接偏置电源关闭时，RRAM的阻态并不会因为外接电源关闭而变化，所以电平信息的存储能够满足非挥发性的特点，能够解决当外接偏置电压关闭时锁存器内部电平信号的丢失问题，且安全性高。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种基于阻变存储器的非挥发性锁存器电路，其特征在于，包括：第一传输门TG1、第二传输门TG2、第一双稳态电路、第二双稳态电路、第一选通管T1、第二选通管T2、阻变存储器RRAM；
所述第一传输门TG1的输入端连接数据信号Din，所述第一传输门TG1的输出端分别连接所述第一双稳态电路的输入端和所述第二传输门TG2的输入端；所述第二传输门TG2的输出端分别连接所述第一选通管T1的源极、所述阻变存储器RRAM的顶电极端、所述第二双稳态电路的输入端和所述第二双稳态电路的第二输出端；所述第二双稳态电路的第一输出端分别连接所述第二选通管T2的源极和所述阻变存储器RRAM的底电极端；所述第一选通管T1的栅极连接时钟信号CLK，所述第一选通管T1的漏极连接所述第一双稳态电路的第二输出端；所述第二选通管T2的栅极连接时钟信号CLK，所述第二选通管T2的漏极连接所述第一双稳态电路的第一输出端。
2.根据权利要求1所述的基于阻变存储器的非挥发性锁存器电路，其特征在于，所述第一传输门TG1，包括：由第一PMOS管和第一NMOS管并联构成；
所述第一PMOS管的栅极连接与时钟信号CLK互补的时间信号
Figure FDA0003338438630000011
所述第一PMOS管的衬底连接电源电压VDD，所述第一NMOS管的栅极连接时钟信号CLK，所述第一NMOS管的衬底接地，所述第一PMOS管的源极和所述第一NMOS管的漏极相连构成所述第一传输门TG1的输入端，所述第一PMOS管的漏极和所述第一NMOS管的源极相连构成所述第一传输门TG1的输出端。
3.根据权利要求1所述的基于阻变存储器的非挥发性锁存器电路，其特征在于，所述第二传输门TG2由第二PMOS管和第二NMOS管并联构成；
所述第二PMOS管的栅极连接时钟信号CLK，所述第二PMOS管的衬底连接电源电压VDD，所述第二NMOS管的栅极连接与时钟信号CLK互补的时间信号
Figure FDA0003338438630000021
所述第二NMOS管的衬底接地，所述第二PMOS管的源极和所述第二NMOS管的漏极相连构成所述第二传输门TG2的输入端，所述第二PMOS管的漏极和所述第二NMOS管的源极相连构成所述第二传输门TG2的输出端。
4.根据权利要求1所述的基于阻变存储器的非挥发性锁存器电路，其特征在于，所述第一双稳态电路，包括：第一级CMOS反相器和第二级CMOS反相器；
所述第一级CMOS反相器由第三PMOS管和第三NMOS管构成，所述第三PMOS管和所述第三NMOS管共栅、共漏连接，所述第三PMOS管和所述第三NMOS管相互连接的栅极作为所述第一双稳态电路的输入端，所述第三PMOS管和所述第三NMOS管相互连接的漏极作为所述第一双稳态电路的第一输出端，所述第一双稳态电路的第一输出端分别连接所述第二级CMOS反相器的输入端和所述第二选通管T2的漏极；
所述第二级CMOS反相器由第四PMOS管和第四NMOS管构成，所述第四PMOS管和所述第四NMOS管共栅、共漏连接，所述第四PMOS管和所述第四NMOS管相互连接的栅极作为所述第二级CMOS反相器的输入端，所述第四PMOS管和所述第四NMOS管相互连接的漏极作为所述第一双稳态电路的第二输出端；
所述第三PMOS管和所述第四PMOS管的源极分别连接电源电压VDD，所述第三NMOS管和所述第四NMOS管共源接地连接。
5.根据权利要求1所述的基于阻变存储器的非挥发性锁存器电路，其特征在于，所述第二双稳态电路，包括：第三级CMOS反相器和第四级CMOS反相器；
所述第三级CMOS反相器由第五PMOS管和第五NMOS管构成，所述第五PMOS管和所述第五NMOS管共栅、共漏连接，所述第五PMOS管和所述第五NMOS管相互连接的栅极作为所述第二双稳态电路的输入端，所述第五PMOS管和所述第五NMOS管相互连接的漏极作为所述第二双稳态电路的第一输出端，所述第二双稳态电路的第一输出端分别连接所述第四级CMOS反相器的输入端、所述阻变存储器RRAM的底电极端和所述第二选通管T2的源极；
所述第四级CMOS反相器由第六PMOS管和第六NMOS管构成，所述第六PMOS管和所述第六NMOS管共栅、共漏连接，所述第六PMOS管和所述第六NMOS管相互连接的栅极作为所述第四级CMOS反相器的输入端，所述第六PMOS管和所述第六NMOS管相互连接的漏极作为所述第二双稳态电路的第二输出端；
所述第五PMOS管和所述第六PMOS管的源极分别连接电源电压VDD，所述第五NMOS管和所述第六NMOS管共源接地连接。
6.根据权利要求1所述的基于阻变存储器的非挥发性锁存器电路，其特征在于，所述基于阻变存储器的非挥发性锁存器电路还包括：用于对所述阻变存储器RRAM进行分压保护的电阻；
所述电阻的一端连接所述阻变存储器RRAM的底电极端，所述电阻的另一端分别连接所述第二选通管T2的源极和所述第二双稳态电路的第一输出端。
7.一种如权利要求4-6中任一项所述的基于阻变存储器的非挥发性锁存器电路的操作方法，其特征在于，包括：
电路初始状态：基于阻变存储器的非挥发性锁存器电路的初始状态是CLK输入低电平，阻变存储器RRAM处于高阻态；当CLK输入低电平，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1，T1和T2处于关断状态，第二双稳态电路维持阻变存储器RRAM的顶电极电压不变，此时RRAM的顶电极电压为0，RRAM的底电极电压为VDD，加在RRAM顶电极和底电极之间的偏置电压为负电压，如果RRAM是高阻态则不会改变，如果RRAM是低阻态则会发生复位RESET过程处于使RRAM转变到高阻态；
置位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入高电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器输出的电压信号为低电平加到RRAM的底电极上，第一双稳态电路的第二级CMOS反相器输出的信号为高电平加在RRAM的顶点极上，此时RRAM由高阻态进行设置SET过程进入低阻态，电平信息被存储到RRAM上；
保存操作：CLK信号输入低电平，基于阻变存储器的非挥发性锁存器电路处于关闭状态，第一传输门TG1截止，第二传输门TG2导通，数据信号Din无法通过第一传输门TG1对RRAM进行状态控制，RRAM的顶电极电平信号由第二双稳态电路进行保持，RRAM两端的电压不会发生改变，使得电平信号得到锁存；
复位操作：CLK信号输入高电平，基于阻变存储器的非挥发性锁存器电路处于开启状态，数据信号Din输入低电平；当CLK输入高电平，第一传输门TG1导通，第二传输门TG2截止，第一选通管T1和第二选通管T2开启，第一双稳态电路的第一级CMOS反相器输出的电压信号为高电平加到RRAM的顶电极上，第一双稳态电路的第二级CMOS反相器输出的信号为低电平加在RRAM的底电极上，相当于对RRAM施加了负电压信号，此时RRAM进入复位RESET过程进入高阻态，电平信息被存储到RRAM上。
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