KR0143042B1

KR0143042B1 - 화상 메모리

Info

Publication number: KR0143042B1
Application number: KR1019940017609A
Authority: KR
Inventors: 하루키 도다
Original assignee: 사토 후미오; 가부시키가이샤 도시바
Priority date: 1993-07-21
Filing date: 1994-07-21
Publication date: 1998-08-17
Also published as: KR950004552A; DE69427435D1; JPH0736778A; EP0635839A2; DE69427435T2; EP0635839A3; EP0635839B1; US5687351A

Abstract

본 발명은 소비전력이 적고, 각종의 전송모드에 대응할 수 있는 고집적도 화상 메모리를 제공한다.

본 발명에 의하여 랜덤 액세스 메모리를 구성하는 메모리셀 어레이의 메모리셀 열에 대하여 설치된 메모리셀 열선이 랜덤 액세스시에 선택된 행에 대응하여 메모리셀의 데이터가 센스되는 복수의 부분열선(COL11∼14,COL21∼24)으로 분할되어 있고, 메모리셀 열선의 인접하는 2열에 대하여 그 양단부에 각 1개의 시리얼 액세스 메모리의 레지스터(SRL,SRR)가 설치되며, 이 레지스터는 랜덤 액세스 메모리와 시리얼 액세스 메모리의 데이터전송을 위한 게이트소자를 매개로 상기 2열의 메모리셀 열선과 접속되어 있다. 게이트류를 선택적으로 제어함으로써, 4분할된 부분열선을 비활성 상태인 경우에는 전송로로 사용하기 때문에, 전력소비를 억제하여 집적화를 높일 수 있고, 또 각종모드에 대응할 수 있다.

Description

화상 메모리

제1도는 본 발명에 관련된 4분할 센스동작이 가능한 DPVRAM의 RAM과 SAM의 인터페이스부분의 구성을 나타낸 모식도

제2도는 제1도에 도시한 본 발명의 구성을 이용하여 얻어진 메모리칩의 레이아웃을 나타낸 평면도

제3도는 종래의 2분할 센스동작을 하는 DPVRAM의 RAM과 SAM의 인터페이스부분의 열과 시리얼레지스터의 구성을 나타낸 모식도

제4도는 종래의 4분할 센스동작을 하는 DPVRAM의 RAM과 SAM의 인터페이스 부분의 열과 시리얼레지스터의 구성을 나타낸 모식도,

제5도는 열피치에대한 축소요구에 부응하기 위해 구성된 제4도의 구성의 변형예를 나타낸 모식도이다

*도면의 주요부분에 대한 부호의 설명

1∼16:RAM의 비트 대응부분 20:메모리칩

COL1L, COL1R, COL2L, COL2R, COL11∼COL14, COL21∼COL24:부분열선

SA1L, SA1R, SA2L, SA2R:센스앰프 SR1, SR2, SRC, SRL, SRR:시리얼레지스터

IOL,IOR:데이터선

TRG1R,TRG1L,TRG1M,TRG2R,TRG2L,TRG2M:전송세이트

G11∼G14,G21∼G24:게이트

[산업상의 이용분야]

본 말명은 랜덤 액세스 메모리(Random Access Memory)(이하, RAM이라칭함)와 시리얼앨세스 메모리(Serial Access Memory)(이하, SAM이라 칭함)를 겸해 갖춘 듀얼포트 비디오 메모리에 관한 것으로, 특히 대용량의 메모리칩을 구성하는 것에 적합한 메모리셀 어레이의 구성에 관한 것이다.

[종래의 기술 및 그 문제점]

화상데이터 처리용의 메모리인 듀얼포트 비디오 RAM(이하, DPVRAM이라 칭함)은 잘 알려져 있는 바와 같이, RAM와 SAM이 동일칩상에 형성된다. 이 DPVRAM에서의 RAM및 SAM은 비동기로 데이터를 입출력할 수 있는 메모리이다. 또한 이 DPVRAM은 1회의 전송사이클에서 RAM에서 SAM으로 혹은 SAM에서 RAM으로, 통상모드의 경우에는 RAM1행분, 스플리트전송모드의 경우에는 1/2행분의 데이터를 전송하는 기능이 있다.

메모리의 용량은 해마다 증대하고 있으며, RAM의 셀 데이터 센스동작을 선택된 열의 모든 메모리셀에 대하여 행하면 전류소비가 증대하여 저전력화의 요구에 반하게 된다. 이 때문에, RAM의 셀 데이터 센스동작을 분할시켜 전력소비를 감소시키믄 것이 제안되고 있다. 이와 같은 분할 센스동작을 하는 DPVRAM의 RAM과 SAM의 인터페이스부분의 구성을 제3도에 나타낸다.

제3도에서는 RAM부의 2분할 동작을 하도록 하기 위해, 메모리셀 열선은 2개로 분할되고, 중앙부에는 시리얼레지스터(S/R)가 배치되어 있다. 예컨대, 메모리셀 열선(COL1)은 2개의 부분열선(COL1L,COL1R)으로 분할되어 있고, 부분열선(COL1L)은 데이터선(10L)에, 부분열선(COLIR)은 데이터선(IOR)에 각각 센스앰프(SAIL, SAIR)를 매개로 접속되어 있으며, COLIL과 시리얼레지스터(SR1)의 사이에는 전송게이트(TRG1L)가, COLIR과 시리얼레지스터(SR1)의 사이에는 전송게이트(TRGIR)가 각각 접속되어 있다. 2열째도 완전히 같은 구성으로 되어 있다.

다음에 이와 같은 구성에서의 동작을 설명한다.

어떤 행이 선택되면 COL1L 또는 COL1R측만이 활성화되고, RAM으로의 데이터의 액세스는 데이터선(10L 또는 10R)을 통하여 행해진다. 전송게이트(TRG1L 또는 TRG1R)를 엷으로써, SAM의 시리얼레지스터는 분할된 RAM의 어느 측과도 데이터의 교환이 가능하다. 한편, SAM으로의 데이터액세스는 데이터선(SIO)을 통하여 행해진다.

이와 같은 열분할을 한 경우, 스플리트전송 동작모드에 의한 전송을 할 수가 있다. 즉, 상위반분의 SAM에 속하는 부분열선을 COL1, 하위 반분의 SAM에 속하는 부분열선을 COL2로 하여, 전송게이트(TRG1L/R,TRG2L/R)를 독립적으로 동작시키면 좋다.

메모리용량이 더욱 커져서 소비전력의 감소가 보다 강하게 요구되게 되면, RAM의 동작을 더욱 분할시켜 동작시킬 필요가 생긴다. 이 경우에 채용되는 구성을 제4도에 나타낸다.

제4도는 4분할 동작을 하는 경우를 나타내고 있고, 제1메모리열선(COL1)은 COL11, COL12, COL13, COL14의 4개의 부분열선을오 분할되어 있다. 부분열선 COL11과 COL12 사이에 센스앰프(SA1L)가 각각 게이트(G11, G12)를 매개로 접속되며, 부분열선 COL13과 COL14 사이에 센스앰프(SA1R)가 각각 게이트(G13, G14)를 매개로 접속되어 있다. 부분열선 COL12와 COL13 사이에는 시리얼레지스터(SR1)가 설치되며, 센스앰프(SA1L)는 전송게이트(TRG1L)를 매개로, 센스앰프(SA1R)는 전송게이트(TRG1R)를 매개로 시리얼레지스터(SR1)에 접속되어 있다. 제2메모리셀 열선도 완전히 같은 구성으로 되어 있다. 그리고, 센스앰프(SA1L, SA2L)에 대하여 데이터선(10L)이 설치되고, 센스앰프(SA1R, SA2R)에 대하여 데이터선(IOR)이 설치되며, 시리얼레지스터(SR1, SR2)에 대하여 데이터선(SIO)이 설치되어 있다.

이와 같은 구성에서는 전송게이트(TRG1L/R,TRG2L/R)를 독립적으로 동작시키며, 또 선택된 센스앰프에 접속된 부분열선을 게이트(G11∼G14, G21∼G24)를 제어함으로써 선택할 수가 있다.

재4도에서 예컨대 부분열선(COL12,COL22)이 활성화되려고 하면, 센스앰프로의 데이터게이트(G12,G22)가 열려 셀의 데이터를 센스한다.

이때, RAM과 외보와의 데이터의 교환은 10L를 통하여 행해진다. SAM의 시리얼레지스터로의 데이터전송은 데이터전송게이트(TRG1L 또는 TRG2L)를 엶으로써 행해진다. 이 때, SAM과 외부와의 데이터의 교환은 SIO를 통하여 행해진다.

스플리트전송을 하는 경우에는, 제3도에서 설명한 경우와 마찬가지로 전송게이트와 게이트의 개폐를 제어함으로써 행할 수 있다.

그런데, 대용량의 메모리에 있어서는 미세가공기술을 구사하여 최대한의 집적이 행해진다. 이 경우, 행방향의 메모리셀 열선피치를 축소함으로써 집적도를 높일 수 있기 때문에, 메모리셀 연설피치의 강한 축소요구가 있다. 이 때문에, 메모리셀 열선 이외의 배선을 메모리셀을 형성하는 층과 같은 층에서 형성할 수 없다. 또한, SAM은 어느 부분열선과도 데이터의 교환이 가능하지 않으면 안되기 때문에, 메모리셀 열선상의 모든 센스앰프와 SAM의 시리얼레지스터는 접속되어 있을 필요가 있다.

이 때문에, 이 접속을 위한 데이터선은 메모리셀 열선이 형성되는 층과도, 이것과 직행하는 워드선이 형성되는 층과도 다른 층에서 형성되지 않으면 안된다. 제4도에서는 이 데이터선을 굵은 실선으로 나타냄으로써 이것을 표시하고 있다.

이와 같은 다층화를 한 경우에는 메모리셀 열선피치의 제약때문에 고집적화된 메모리셀의 어레이에 시리얼레지스터를 각 열마다에` 배치하는 것이 곤란하게 된다.

이와 같은 문제를 회피하면서 칩사이즈의 증가를 극력 역제한 구성으로서, 2열에 대하여 1개의 시리얼레지스터를 배치하는 구성에 제안되어 있다. 이 구성의 일례를 제5도에 나타낸다.

제5도에 의하며, 제4도의 구성에서의 2개의 메모리셀 열선분의 시리얼레지스터를 1개로 통합한 시리엘레지스터(SR)가 설치되어 있고, 센스앰프(SA1L)는 데이터선(10L)에 대하여 부분열선(COL11)측에, 센스앰프(SA2L)는 데이터선(10L)에 대하여 부분열선(COL22)측에 설치되어 있으며, 열마다 데이터선에 대하여 서로 반대측에 배치되어 있다.

제5도에는 상위 또는 하위의 반분의 SAM에 속하는 2개의 메모리셀 열선이 도시되어 있지만, 이와 같은 구성에서는 제4도의 구성의 경우에는 가능한 부분열선(COL1)을 상위 반분의 SAM에,부분열선(COL2)을 하위 반분의 SAM에 각각 대응시킬 수 없으므로, 부분열선(COL1,COL2)의 데이터를 시리얼로 독출할 수 없다. 이것은, 제4도에 나타낸 종래의 메모리셀 열선과 시리얼레지스터가 1대1로 대응하고 있는 경우와는 사양상 호환성이 없어지는 것으로 문제이다.

또한, 제4, 제5도의 어느 경우이어도 RAM 또는 SAM과 외부와의 데이터의 교환을 위해, 데이터선(IOL,IOR,SIO)과 특정의 메모리셀 열선이나 레지스터를 접속하기 위해 디코더로부터 게이트로 부여되는 신호를 전송하는 신호선을 더욱 더 메모리셀 열선에 평행하게 배치할 필요가 있고, 이들의 패턴화를 위해 배선층을 더 증가시키지 않으면 안된다는 문제가 있다.

[발명의 목적]

본 발명은 이와 같은 분제를 해결하기 위해 이루어진 것으로, 메모리셀의 미세화에 따른 메모리셀 열선피치의 축소에 대해서도 종래의 메모리셀 열선과 시리얼레지스터를 1대1로 대응시키는 것이 가능한 DPVRAM을 구성할 수 있고, 또 스플리트전송에 즈음하여 상위 반분의 SAM과 하위반분의 RAM을 교환하여 전송하는 교차전송도 할 수 있으며, 더욱이 액세스의 대응순서를 변경함으로써 용이하게 2개의 메모리셀 열선에 1개의 시리얼레지스터를 설치한 경우와 같은 동작을 실현할 수 있는 화상 메모리를 제공하는 것을 목적으로 한다.

[발명의 구성]

본 발명에 의하면, 행방향 및 열방향으로 셀이 매트릭스형상으로 배치된 메모리셀 어레이로 이루어진 랜덤 액세스 메모리와, 상기 행방향으로 상기 각 열에 대응하여 배열된 레지스터로 이루어진 시리얼 액세스 메모리를 갖춘 화상 메모리에 있어서, 상기 메모리셀 어레이의 메모리셀 열에 대하여 설치된 메모리셀 열선이, 랜덤 액세스시에 선택된 행에 대응하여 메모리셀의 데이터가 센스되는 복수의 부분열선으로 분할되고, 상기 메모리셀 열선의 인접하는 2열의 대해서 그 양단부에 각 1개의 시리얼 액세스 메모리의 레지스터가 배설되며, 이 레지스터는 랜덤 액세스 메모리와 시리얼 액세스 메모리의 데이터전송을 위한 게이트소자를 매개로 상기 2열의 메모리셀 열선과 접속된 것을 특징으로 한다.

선택된 부분열선과 시리얼 액세스 메모리의 레지스터 사이의 데이터전송이 상기 메모리셀 열선중의 비선택 부분열선을 데이터전송경로로 하여 행하는 것이 바람직하다.

상기 메모리셀 열선의 양단부에 설치된 2개의 시리얼 액세스 메모리의 레지스터가, 시리얼 액세스 메모리를 그 시리얼 액세스의 전반과 후반의 2개의 부분으로 나누어 각각의 부분에서 독립적으로 랜덤 액세스 메모리와 데이터전송을 하는 스플리트전송방식에서의 전반과 후반에 대응하는 2개의 부분 시리얼레지스터로서 이용되고, 시리얼 액세스의 전반에서의 데이터전승와 후반에서의 데이터전송에서 상기 인접하는 2열의 대응하는 부분열선으로부터의 데이터전송동작이 행해지면 좋다.

상기 메모리셀 열선의 4분할된 부분열선중 1번째와 2번째의 사이 및 3번째와 4번째의 사이에 각 부분열선과 게이트소자를 매개로 접속된 센스앰프가 배설되는 것이 바람직하고, 더욱이 상기 4분할된 부분열선중 2번째와 3번째의 사이에 데이터전송 게이트가 배설되는 것이 바람직하다.

상기 인접하는 메모리셀 열선에서의 대응하는 센스앰프가 데이트선에 대하여 서로 반대측의 위치에 배설되어 있어도 좋다.

[작용]

분할동작된 RAM을 구성하는 메모리셀 어레이를 이루는 메모리셀 열선의 2열 마다의 양단에 SAM의 시리얼레지스터를 1개씩 배치하고 있기 때문에, 분할동작에 대응하는 부분열선과 레지스터의 데이터전송은 비활성의 부분열선의 비트선을 이용하여 행하고, 이 2개의 메모리셀 열선의 각각을 스플리트전송의 상위 및 하위반분의 SAM의 열에 대응시키며, 양단의 레지스터의 한쪽을 상위 반분의 SAM에, 다른쪽을 하위 반분의 SAM의 레지스터로 하여 이들 레지스터를 어느 쪽의 부분열선에 접속할 것인가를 선택함으로써, 교차전송이 가능하게 된다. 더욱이 이 2열의 메모리셀 열선에는 일단의 레지스터만을 대응시키는 액세스를 행함으로써 2열에 대하여 1개의 시리얼레지스터를 설치한 구성과 동일한 동작사양에도 대응시킬 수가 있다.

[실시예]

제2도는 분 발명의 메모리셀 열선 및 시리얼레지스터의 구성을 적용한 메모리칩(20)의 구성의 일례를 나타낸 평면도이다.

제2도에 의하면, 행방향 및 열방향으로 셀이 매트릭스형상으로 배치된 메모리셀 어레이로 이루어진 16비트 병렬출력 RAM 및 SAM을 갖춘 화상 메모리의 구성의 일부를 나타내고 있으며, 참조번호1∼16은 RAM의 각 비트에 대응하는 부분을 나타내고 있다. 이 각 RAM부분의 양측에 SAM부가 설치되어 있다. 또한, 4비트분의 RAM이 1개의 구성단위를 형성하고 있으며(예컨대, 비트1, 2, 5, 6), 이 구성단위마다 그 중앙부에 열디코더(C/D)및 시리얼디코더(S/D)가 설치되어 있다. 이들 열디코더 및 시리얼디코더는 양측의 셀 어레이에 공통으로 사용하는 것이다. 이들 디코더로부터의 열 및 시리얼레지스터 선택선은 셀 어레이상을 통과하여 각 데이터선(IOL/R,SIOL/R)과 역, 시리얼레지스터와의 접속게이트에 그들의 온/오프제어선으로서 접속되어 있다.

제1도에 본 발명의 RAM과 SAM에 대한 인터페이스부분의 구성을 나타낸다. 센스앰프나 시리얼레지스터가 2개의 메모리셀 부분에 1개의 비율로 배치되어 있는 점은 제5도에 나타낸 종래예와 같다. 그러나, 제1도에 나타낸 구성에서는 2개의 시리얼레지스터(SRL,SRR)가 메모리셀 열선 전체의 양단에 배치되어 있어서 메모리셀 열선수와 시리얼레지스터수가 일치하고 있는 점, 각 시리얼레지스터는 인접하는 열의 어느 쪽으로도 선택적으로 접속가능하도록 데이터전송게이트(TRF1L,TRG1R,TRG2R)가 설치되어 있는 점에서 제5도의 구성과는 다르다.

제1도는 4분할 동작의 RAM의 2개의 메모리셀 열선을 표현하고 있다. 각 메모리셀 열선은 2개의 센스앰프를 가지며, 각각의 센스앰프는 양측의 2개의 열부분을 담당하고 있다.

예컨대, 상측의 메모리셀 열선은 4개의 부분열선(COL11∼COL14)으로 이루어지고, 센스앰프(SA1L)는 부분열선(COL1과 COL2사이에 배치되며, 센스앰프(SA1R)는 부분열선 COL3꽈 COL4 사이에 배치되어 있다. 좌우 어느 쪽의 부분열선을 센스앰프에 접속할 것인가를 선택하기 위해, 데이터게이트(G11)가 부분열선(COL11)과 센스앰프(SA1L)의 사이에, 데이터게이트(G12)가 부분열선(COL12)과 센스앰프(SA1L)의 사이에, 데이터게이트(G13)가 부분열선(COL13)과 센스앰프(AA1L)의 사이에, 데이터게이트(G14)가 부분열선 (COL14)과 센스앰프(AS1R)의 사이에 각각 설치되어 있다. 또한, 부분열선 COL12와 COL13의 사이에 데이터전송게이트(TRG1M)가 설치되어 있다.

이들 데이터게이트의 온/오프에 의해 활성화되는 부분열선과 센스앰프가 접속되어 센스동작이 행해진다. 예컨대, 부분열선(COL12,COL22)이 활성화되는 경우에는 게이트(G12,G22)가 온(on)하여 좌측 센스앰프만이 활성화된다. 이에 따라, 메모리셀 열선의 4분의 1의 부분만이 활성화됨으로써, 소비전력을 현저하게 저감시킬 수 있다.

제1도중의 좌측에 존재하는 센스앰프(AS1L 또는 SA2L)에서 셀의 데이터가 센스되어 래치(latch)된 상태에서는, 그 데이터는 데이터선(IOL)을 매개로 외부로도 전송된다. 또한, 이 래치된 데이터는 전송게이트(TRG1L 또는 TRF2L)를 엶으로써 시리얼레지스터로 전송된다.

제1도중의 상측의 메모리셀 열선을 상위 반분의 SAM에 속하는 메모리셀 열선, 하측의 메모리셀 열선을 하위 반분의 SAM에 속하는 것으로 한다. 또한, 좌측의 시리얼레지스터(SRL)가 상위 반분에 상당하고, 우측의 시리얼레지스터(SRR)가 하위 반분의 SAM의 레지스터에 상당하는 것으로 한다. 이 때, 각 레지스터에 좌측의 센스앰프(SA1L,SA2L)에서 래치된 데이터를 전송하기 위해서는, 상측의 메모리셀 열선에 대해서는 게이트(G11)와 전송게이트(TRG1L)를 온으로 하고, 하측의 메모리셀 열선에 대해서는 게이트(G22,TRG2M,G23,G24,TRG2R)를 온으로 한다. 여기서는, 센스앰프(SA2R)가 활성화되지 않는 한 데이터는 통과할 뿐이다. 이와같이 센스앰프(SA1L,SA2L)에서 래치된 데이터는, 비활성DML 부분열선중 셀이 접속되어 셀의 데이터의 독출노드(node)로 되는 비트선을 매개로 시리얼레지스터로 전송된다. 시리얼레지스터로의 액세스는 데이터선(SIOL 또는 SIOR)을 매개로 행해진다.

다음에, SAM의 상위 반분 및 하위 반분과, RAM의 상위 반분 및 하위 반분의 대응을 적당히 바꾸는, 소위 교차전송의 경우에 관하여 설명한다.

이 교차전송은, 본 발명에 의하면 관계하는 데이터전송게이트의 온/오프를 적당히 제어하여 비트선을 매개로 데이터전송을 행함으로써, 용이하게 실현할 수 있다. 따라서, 어떤 전송사이클에서 좌측의 시리얼레지스터(SRL)에 상측의 메모리셀 열선으로부터 데이터를 전송하고, 다음의 전송 사이클에서는 우측의 시리얼레지스터(SRR)에 마찬가지로 상측의 메모리셀 열선으로부터 데이터를 전송할 수 있다.

또한, 스플리트전송이 아닌 전송사이클에서는 1회의 전송사이클에서 양측의 레지스터에 동시에 센스앰프의 데이터를 전송하게 되지만, 제1도와 같은 구성에서는 RAM의 상위와 하위의 대응여부에 따라 4종류의 태양(態樣)이 실현가능한다. 즉, 제1태양은 위의 열을 좌측의 레지스터에, 아래의 열을 우측의 레지스터에 접속하여 전송하는 경우이다. 제2태양은, 아래의 열을 좌측의 레지스터에, 위의 열을 우측의 레지스터에 접속하여 전송하는 경우이다. 제3태양은 위의 열을 좌우측의 레지스터에 동시에 접속하는 경우이다. 제4태양은, 아래의 열을 좌우측의 레지스터에 동시에 접속하는 경우이다. 이와 같은 각종의 전송의 태양은, 제1도에 나타낸 각종의 게이트의 온/오프를 제어함으로써 용이하게 대응할 수 있다.

더욱이, 제5도에서 설명한 바와 같은, 2개의 메모리셀 열선에 1개의 시리얼레지스터를 갖춘 형식의 제품의 사양에 대응하는 동작도 용이하게 대응할 수 있다. 즉, 좌측 또는 우측의 레지스터가 존재하지 않는 것으로 하여 전송게이트의 온/오프의 제어를 행하면 좋다.

이와 같이, 메모리셀 열의 피치에 대한 요구가 엄격한 대용량의 메모리에 대해서도 종래와 같이 열과 시리철레지스터가 1대1로 대응하는 DPVRAM을 구성할 수 있다.

또한, RAM의 센스앰프와 SAM의 시리얼레지스터 사이의 데이터전송는 활성화되어 있지 않은 부분열선을 이용하도록 하고 있기 때문에, RAM과 SAM을 연결하는 여분의 베선층은 필요없고, 디코더로부터의 선택신호선을 종래 RAM과 SAM을 연결하는 데이선으로서 이용한 배선층으로 만드는 것이 가능하기 때문에, 메모리셀 어레이의 구성이 용이하게 된다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것일 뿐이고, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상과 같이 본 발명에 의하며, 4분할 열선을 도중에 설치한 게이트수단에 의해 비활성시에 전송로로 이용하도록 하고 있기 때문에, 소비전류를 감소시켜, 또 배선층을 감소시키어 집적도를 향상시킬 수 있다.

또한, 교차전송이나 2열에 1개의 시리얼레지스터 구성의 제품에서의 전송사양을 구성을 바꾸지 않고 실현할 수 있다.

Claims

행방향 및 열방향으로 셀이 매트릭스형상으로 배치된 메모리셀 어레이로 이루어진 랜덤 액세스 메모리(1∼16)와, 상기 행방향으로 상기 각 열에 대응하여 배열된 레지스터로 이루어진 시리얼 액세스 메모리(SAM)를 갖춘 화상 메모리에 있어서, 상기 메모리셀 어레이의 메모리셀 열에 대하여 설치된 메모리셀 열선이, 랜덤 액세스시에 선택된 행에 대응하여 메모리셀의 데이터가 센스되는 복수의 부분열선(COL11∼COL14,COL21∼COL24)으로 분할되고, 상기 메모리셀 열선의 인접하는 2열에 대하여 그 양단부에 각 1개의 시리얼 액세스 메모리의 레지스터(SRL,SRR)가 배설되고, 이 레지스터는 랜덤 액세스 메모리와 시리얼 액세스 메모리의 데이터전송을 위한 게이트소자(TRG1L,TRG1R,TRG2L,TRG2R)를 매개로 상기 2열의 메모리셀 열선과 접속된 것을 특징으로 하는 화상 메모리
제1항에 있어서, 선택된 부분열선(COL11∼COL14,COL21∼COL24)과 시리얼 액세스 메모리(SAM)의 레지스터(SRL,SRR)사이의 데이터전송이, 상기 메모리셀 열선중의 비선택의 부분열선을 데이터전송경로로 하여 행해지는 것을 특징으로 하는 화상 메모리
제1항에 있어서, 상기 메모리셀 열선의 양단부에 설치된 2개이 시리얼 액세스 메모리(SAM)의 제리스터(SRL,SRR)가, 시리얼 액세스 메모리를 그 시리얼 액세스의 전반과 후반의 2개의 부분으로 나누어 각각의 부분에서 독립적으로 랜덤 액세스 메모리(1∼16)와 데이터전송을 하는 스플리트 전송방식에서의 전반과 후반에 대응하는 2개의 부분 시리얼레지스터로서 이용되고, 시리얼 액세스의 전반에서의 데이터전송과 후반에서의 데이터전송에서 상기 인접하는 2열의 대응하는 부분열선으로부터의 데이터전송동작이 행해지는 것을 특징으로 하는 화상 메모리
제1항에 있어서, 상기 메모리셀 열선의 4분할된 부분열선(COL11∼COL14,COL21∼COL24)중 1번째내와 2번째의 사이 및 3번째와 4번째의 사이에 각 부분열선과 게이트소자(G11∼G14,G21∼G24)를 매개로 접속된 센스앰프(SA1L,SA1R,SA2L,SA2R)가 배설된 것을 특징으로 하는 화상 메모리
제4항에 있어서, 상기 4분할된 부분열선(COL11∼COL14,COL21∼COL24)중 2번째와 3번째의 사이에 데이터전송게이트(TRG1M.TRG2M)가 배설된 것을 특징으로 하는 화상 메모리
제5항에 있어서, 상기 인접하는 메모리셀 열선에서의 대응하는 센스앰프(SA1L,SA1R,SA2L,SA2R)가, 데이터선(IOL,IOR)에 대하여 서로 반대측의 위치에 배설되어 있는 것을 특징으로 하는 화상 메모리