CN100339799C - 数据存储装置及其控制方法 - Google Patents

Abstract

本发明提供一种数据存储装置及其控制方法，该装置能减少在总线中流动的电流量。该数据存储装置包括：数据存储单元，用来存储数据；多个缓冲器单元，用来通过总线将数据输出到数据存储单元，其中，该总线包括多个信号线，该多个缓冲器单元设在该多个信号线上；判定单元，用来判定该总线是否处于将数据发送到数据存储单元和从数据存储单元接收数据的操作状态；基准电压供应单元，用来对该多个信号线提供预定基准电压；控制单元，用来在判定单元判定该总线的状态从操作状态变为非操作状态的情况下，控制该多个缓冲器单元将输出状态切换为预定输出状态，以通过基准电压供应单元减少在总线中流动的电流量。

Description

数据存储装置及其控制方法

技术领域

本发明涉及一种数据存储装置及其控制方法。

背景技术

已知一种降低用来控制系统的控制器的驱动频率(或者控制周期)的方法(例如，参见日本特开2002-7316)，作为降低系统的电力消耗的方法，其中，该系统包括作为数据存储单元、用于存储数据的存储器(例如，DRAM(Dynamic RandomAccess Memory，动态随机存取存储器))。此外，已知一种通过禁止利用包括多个用于将数据传送到存储器和从存储器接收数据的信号线的总线存取数据，并使存储器执行自刷新操作，来减少功耗的方法(例如，参见日本特开2003-59266)。此外，已知一种通过使存储器执行自刷新操作，并通过从备用辅助电源对该存储器供电，从而在中断对系统的供电时保持数据的方法(参见日本特开平7-334432)，其中，该系统包括作为数据存储单元、用于存储数据的存储器(例如，DRAM)。然而，这些传统的方法具有下面的缺点。

例如，根据日本特开2002-7316描述的方法，降低存储器本身和用于控制该存储器的控制器的驱动频率，从而降低它们的功耗。然而，在对将控制器连接到存储器的总线的多个信号线提供存储器系统电源电压(例如，2.5V)的中间电压(例如，1.25V)的情况下，即使不以预定的驱动频率驱动存储器和控制器，电流仍可以从提供中间电压的电源流到该多个信号线，因而产生对应于该电流的功耗。此外，功耗取决于多个控制信号线中的每个所输出的电压的电平。例如，在将所有信号线的电压设置得比中间电压低的情况下，电流从电源流入所有信号线。顺便提一句，已知一种DDR-SDRAM(Double Data RateSDRAM，双数据速率SDRAM)采用的SSTL2(2.5V StubSeries Terminated Logic，残余连续终结逻辑电路)接口，作为用于向存储器系统提供电源电压(例如，2.5V)的中间电压(例如，1.25V)的接口。

根据日本特开2003-59266描述的方法，通过仅对存储器提供电功率，可以减少功耗。然而，该方法的缺点是：在控制器与存储器之间传送/接收数据花费时间。

根据日本特开平7-334432描述的方法，通过使存储器执行自刷新操作，还通过从备用辅助电源向存储器提供电功率，以及通过使缓冲器处于高阻抗状态，可以减少从位于控制器的输出端的、将数据输出到存储器的缓冲器流入总线的电流。然而，该方法的缺点是：在采用在接地电位(GND)与总线之间插入电阻器的方法的情况下，当通过包括多个信号线的总线执行数据的发送和接收时，数据通信速率降低。

发明内容

本发明是鉴于以上缺点而做出的，涉及一种改进的数据存储装置及其控制方法。

更具体地说，本发明涉及一种在判定总线的状态从操作状态变为非操作状态的情况下，能减少通过电压供应单元流入具有预定基准电压的总线的电流量的数据存储装置及其控制方法。

根据本发明的一个方面，提供一种数据存储装置，包括：数据存储单元，用来存储数据；多个缓冲器单元，用来通过总线将数据输出到数据存储单元，其中，该总线包括多个信号线，该多个缓冲器单元设在该多个信号线上；判定单元，用来判定该总线是否处于将数据发送到数据存储单元和从数据存储单元接收数据的操作状态；基准电压供应单元，用来对该多个信号线提供预定基准电压；以及控制单元，用来在判定单元判定该总线的状态从操作状态变为非操作状态的情况下，控制该多个缓冲器单元将输出状态切换为预定输出状态，以通过基准电压供应单元减少在总线中流动的电流量。

根据本发明的另一方面，提供一种控制数据存储装置的方法，包括以下步骤：判定步骤，其判定具有多个信号线的总线是否处于该总线将数据传送到数据存储单元和从数据存储单元接收数据的操作状态；以及控制步骤，其在判定步骤判定总线的状态从操作状态变为非操作状态的情况下，控制分别设在该多个信号线上的多个缓冲器单元将输出状态切换为预定输出状态，以通过用来向总线提供预定基准电压的基准电压供应单元来减少在总线中流动的电流量。

根据下面参考附图对典型实施例所做的详细说明，本发明的其它特征显而易见。

附图说明

引入说明书并构成说明书的一部分的附图，示出了本发明的实施例，并与说明书一起解释了本发明的原理。

图1是示出根据本发明实施例的图像处理装置的结构的方框图。

图2是示出包括内置在主控制器1中的内部电路的存储器系统的结构的方框图。

图3是示出SSTL2接口缓冲器121与DRAM 2之间的连接结构的示意图。

图4是示出在DRAM总线6处于操作状态的情况下，多个输出缓冲器121e和121g的输出信号电平的示意图。

图5是示出在DRAM总线6处于非操作状态的情况下，多个输出缓冲器121e和121g的输出信号电平的示意图。

图6是示出选择器电路120对输出到SSTL2接口缓冲器121的信号进行选择的操作的流程图。

图7是示出DRAM控制器115从DRAM 2读取数据的操作的时序图。

图8是示出DRAM控制器115将数据写入DRAM 2的操作的时序图。

图9是示出DRAM 2根据通过DRAM 6从DRAM控制器115输入的信号来执行的操作的流程图。

具体实施方式

下面将参考附图来详细说明本发明的实施例。

图1是示出根据本发明实施例的结构的方框图。

在图1中，附图标记100表示根据通过PSTN线(或公用电话线)从外部主计算机808或从与其相连的传真机接收到的图像数据进行图像处理，并在例如纸张上形成图像的图像处理装置。

在图1中，附图标记1表示内置有CPU的主控制器。主控制器1还在其电路中内置有：图像处理模块，用于处理从CCD 8(后面说明)接收的图像数据；CPU 111，适于控制整个主控制器1；外围电路；以及与其它电路连接的各种接口电路。主控制器1具有：16位通用总线7；DRAM总线6，用于将数据传送到DRAM和从DRAM接收数据；扫描器接口800和打印机接口801，作为连接到外部装置的接口。通用总线7连接到例如用于存储主控制器1所使用的系统程序的ROM 3和调制解调器4的装置。

在图1中，附图标记2表示DRAM，其连接到DRAM总线6，且用作主控制器1的CPU 111和图像处理模块的工作区和图像数据保持存储器。尽管各种DRAM可以用作DRAM 2，但是在该实施例中采用DDR-SDRAM(双数据速率SDRAM)，该DDR-SDRAM根据存储器标准，通过使SDRAM的存储器总线时钟频率加倍，可以实现高速存储器传送。DRAM总线6符合SSTL2(2.5V残余连续终结逻辑电路)标准，且将电源电压(例如，2.5V)的中间电压(例如，1.25V)提供给信号线。顺便提一句，根据SSTL2标准，信号电平等于或高于1.6V的DRAM总线6的每个信号线的电压电平被视为高(H)电平，其中，1.6V比1.25V的基准电位电平(VREF)高0.35V。相反，信号电平等于或低于0.9V的DRAM总线6的每个信号线的信号电平被视为低(L)电平，其中，0.9V比基准电位电平低0.35V。

如图1所示，扫描器接口800通过模拟前端(AFE)9连接到CCD 8。CCD 8读取原稿作为图像数据，然后，通过扫描器接口800将读取的图像数据传送到主控制器1。打印机接口801连接到利用电子照相系统在纸张上形成图像的打印机部分10。打印机部分10通过DRAM总线6和主控制器1，接收在DRAM 2内光栅化的图像数据，然后根据接收到的图像数据，在纸张上形成图像。

如图1所示，调制解调器4连接到与PSTN线(或公用电话线)相连的NCU(网络控制单元)5。调制解调器4通过调制图像数据，然后将调制后的图像数据传送到NCU 5，可以通过PSTN线将从主控制器1接收的图像数据传送到外部传真机。NCU 5可以通过PSTN线接收从外部传真机传送的传真数据。

在图1中，附图标记809表示网络接口，该网络接口是通过LAN(Local Area Network，局域网)与主计算机808相连的电路。网络接口809从外部主计算机808接收打印数据，该打印数据包括与要在图像处理装置100处理的图像数据有关的信息。

在图1中，附图标记810表示操作面板，其根据操作员(或者用户)的指令执行各种设置操作，以根据表示图像处理装置100中的CCD 8所读取的原稿的数据，在打印机部分10中形成图像。操作面板810采用例如触摸屏系统，用于输入与选项有关的信息，以选择例如要形成的图像的数量、形成图像的浓度、以及CCD 8读取原稿的读取分辨率(例如，300dpi或者600dpi)。

图1所示的系统电源13将电压提供给主控制器1、ROM 3、调制解调器4、以及NCU 5。终端电源(或者VT电源)14产生符合用于与DRAM(或DDR-SDRAM)2通信的SSTL2标准的中间电压。将VT电源14产生的终端电压施加到主控制器1和DRAM总线6的每个信号线。顺便提一句，主控制器1将ACTIVE信号输出到VT电源14。该ACTIVE信号用于判定主控制器1与DRAM 2之间通过DRAM总线6的通信是否处于活动(active)状态(即，判定装置处于存取DRAM总线6的操作状态，还是处于不存取DRAM总线6的非操作状态)。如果根据从主控制器1发送的该信号判定主控制器与DRAM 2之间的通信是活动的，则VT电源14将终端电压(例如，1.25V)提供给DRAM总线6。否则，VT电源14不对DRAM总线6提供电压。

在图1中，附图标记11表示从系统电源13或二次电池803提供电压的DRAM电源。当系统电源13处于接通状态时，从系统电源13对DRAM电源11提供电压，DRAM电源11对DRAM2提供用于驱动DRAM 2的电压。相反，当系统电源13处于断开状态时，从二次电池803对DRAM电源11提供电压，DRAM电源11对DRAM 2提供用于驱动DRAM 2的电压。顺便提一句，二次电池803对DRAM 2提供的电流的容量小于系统电源13提供的电流的容量。因此，在DRAM 2处于自刷新模式时，二次电池803用作备用电源。

在图1中，附图标记12表示基准电源A，从DRAM电源11向其提供电压，该基准电源A产生等于系统电源13所提供的电源电压的一半、且用于判定SSTL2电平的基准电压。基准电源B 15产生的电压基本上等于基准电源A 12产生的电压。尽管从基准电源A 12向基准电源B 15提供电压，以产生与基准电源A12产生的电压相同的电压，但是系统电源13用作用于使基准电源A 12产生电压的源电源。因此，当系统电源13处于断开状态时，不从系统电源13向基准电源B提供电压，因此，基准电源B不产生等于系统电源13所提供的电源电压的一半的基准电压。电源B以这样的方式构成，以在系统电源13处于断开状态，且整个存储器系统处于非操作状态的情况下，防止从基准电压B对主控制器1施加电压。

在图1中，附图标记16表示复位电路，其用于监控系统电源13输出的电压，并且当该电压等于或低于预定值时，将通过延迟XPRE-RESET信号获得的XPRE-RESET信号和XRESET信号传送到主控制器1，从而提前通知主控制器1整个存储器系统的电源处于断开状态。

接着，参考图2来说明主控制器1的内部电路。

图2是示出包括内置在主控制器1中的内部电路的存储器系统的结构的方框图。

图2所示的CPU 111控制整个主控制器1，该CPU 111连接到用于在主控制器1的多个内部电路中发送和接收数据和控制信号的系统总线123。

在图2中，附图标记112表示DMAC(A)，该DMAC(A)是控制电路，用于接收从扫描器接口800输入、并由图像处理模块(A)804处理的图像数据，并将输入的图像数据DMA(Direct Memory Access，直接存储器存取)传送到DRAM 2。顺便提一句，图像处理模块(A)804是具有执行阴影(shading)校正功能的电路模块(即，对从原稿读取的主扫描方向(即，垂直于原稿输送方向的方向)上的1行图像数据进行亮度(brightness)校正)。

在图2中，附图标记113表示DMAC(B)，该DMAC(B)是控制电路，用于通过系统总线123将存储在DRAM 2内的数据DMA传送到图像处理模块(B)。顺便提一句，图像处理模块(B)是具有例如如下功能的电路模块：对输入的图像数据进行预定的平滑处理，且将处理过的图像数据传送到打印机接口801，从而使打印机部分根据该图像数据形成图像。

在图2中，附图标记114表示DMAC(C)，该DMAC(C)是扩展单元，用于通过系统总线123将存储在DRAM 2内的数据DMA传送到图像处理模块(C)806。顺便提一句，图像处理模块(C)806是具有例如如下功能的电路模块：对输入的图像数据进行图像数据格式变换(例如，将位映像图像数据变换为JPEG图像数据)，且将变换后的图像数据传送到DMAC(C)114，从而将变换后的图像数据DMA传送到DRAM 2。

在图2中，附图标记115表示DRAM控制器，其对CPU 111、DMAC(A)112、DMAC(B)113、以及DMAC(C)114向DRAM 2发出的存取请求进行调解(arbitrate)，且控制对DRAM 2的存取。

在图2中，附图标记122表示存取调解电路，在CPU 111、DMAC(A)112、DMAC(B)113、以及DMAC(C)114同时对DRAM 2发出存取请求的情况下，该电路112执行如下控制操作：判定在各DMAC分别发出的存取请求中哪个存取请求具有最高优先权，并使存取请求具有最高优先权的DMAC将数据DMA传送到DRAM 2。

在图2中，附图标记116表示空闲状态判定电路，该电路116判定是否通过系统总线123连接到DRAM 2的DMAC(A)～DMAC(C)中至少一个对DRAM 2发出存取请求。如果通过系统总线123连接DRAM 2的DMAC(A)～DMAC(C)中至少一个对DRAM 2发出存取请求，则空闲状态判定电路116将表示DRAM总线6处于操作状态的信号输出到选择器电路120(后面说明)。如果通过系统总线123连接到DRAM 2的DMAC(A)～DMAC(C)均未对DRAM 2发出存取请求，则空闲状态判定电路116将表示DRAM总线6处于非操作状态的信号输出到选择器电路120。

在图2中，附图标记118表示存取控制电路，该电路118根据存取调解电路122所选择的DMAC发出的、表示使用DRAM总线6的请求的信号，设置用于存取DRAM 2的地址和各种控制信号的输出电平，且将数据传送到DRAM 2。

在图2中，附图标记117表示缓冲器输出设置电路，在DMAC(A)～DMAC(C)均未对DRAM 2发出存取请求的非操作状态下，该电路117设置SSTL2接口缓冲器121的每个缓冲器电路的输出电平。该缓冲器输出设置电路根据通过系统总线123从CPU 111接收到的控制信号，设置每个缓冲器电路的输出电平。

图2所示的选择器电路120根据从空闲状态判定电路116接收的信号，选择从存取控制电路118输出的信号和从缓冲器输出设置电路117输出的信号之一作为输出到SSTL2接口缓冲器121的信号。如果从空闲状态判定电路116接收到表示DRAM总线6处于操作状态的信号，则选择器电路120使从存取控制电路118输出的数据输出到SSTL2接口缓冲器121。如果从空闲状态判定电路116接收到表示DRAM总线6处于非操作状态的信号，则选择器电路120使从缓冲器输出设置电路117输出的数据输出到SSTL2接口缓冲器121。

图2所示的SSTL2接口缓冲器121用于接收从选择器电路120输出的信号，而且用于将所接收的信号输出到DRAM总线6的多个信号线中的每个信号线。

在图2中，附图标记119表示活动状态控制电路，该电路119将控制信号输出到SSTL2接口缓冲器121，该控制信号用于使SSTL2接口缓冲器121的多个缓冲器电路的状态在将信号输出到DRAM总线6的活动状态、和不将信号输出到DRAM总线6的非活动状态之间转换。在活动状态控制电路119通过系统总线123从CPU 111接收到停止将信号从SSTL2接口缓冲器121输出到DRAM总线6的控制信号的情况下，活动状态控制电路119输出控制信号，使SSTL2接口缓冲器121和DRAM总线6处于使SSTL2接口缓冲器121与DRAM总线6互相电隔离的状态(即，高阻抗状态)。此外，在活动状态控制电路119从复位电路16接收到XRESET信号的情况下，活动状态控制电路119输出控制信号，以使SSTL2接口缓冲器121和DRAM总线6处于高阻抗状态。

顺便提一句，活动状态控制电路119通过系统总线123从CPU 111接收到停止将信号从SSTL2接口缓冲器121输出到DRAM总线6的控制信号的情况，是指主控制器1的CPU 111判定应该将图像处理装置100的状态变为预定省电状态的情况。在下面的情况(1)、(2)和(3)中，CPU 111将用于停止对DRAM总线6输出信号的控制信号传送到活动状态控制电路119。即，(1)CPU 111判定网络接口809在预定时间内未通过LAN 807从外部主计算机808接收到包括表示由图像处理装置100形成的图像的图像数据的打印数据。(2)CPU 111判定NCU 5在预定时间内未通过PSTN线从外部传真机接收到包括表示由图像处理装置100形成的图像的图像数据的打印数据。(3)CPU 111判定操作面板810在预定时间内未接收到操作员输入的指令。

顺便提一句，活动状态控制电路119从复位电路16接收到XRESET信号的情况，是指响应于商用电源对系统电源13提供电源电压的中断，复位电路16对活动状态控制电路119输出XRESET信号的情况，其中该中断是由于使用设置在图像处理装置100内、在操作状态(即，电源接通)与非操作状态(即，电源断开)之间切换图像处理装置100的状态的开关而引起的。

图2示出XRESET信号连接到活动状态控制电路119的情况。然而，该XRESET信号输出到主控制器1的每个电路模块，作为用于使整个主控制器1复位的复位信号。

接着，参考图3来说明通过DRAM总线6连接的SSTL2接口缓冲器121与DRAM 2之间的连接结构。

图3是示出SSTL2接口缓冲器121与DRAM 2之间的连接结构的示意图。

在图3中，附图标记121a表示输出缓冲器，该输出缓冲器是用于使DRAM控制器115向DRAM 2输出时钟信号(CK)的缓冲器电路。附图标记121b、121c、121d和121m也表示用于使DRAM控制器115向DRAM 2输出通过反转时钟信号(CK)而获得的信号(/CK)、地址信号(AD)、控制命令信号(COMMAND)和时钟启动信号(CKE)的输出缓冲器。

在图3中，附图标记121e和121g表示输出缓冲器，分别使DRAM控制器115对DRAM 2输出数据信号(DQ)和数据选通信号(DQS)。附图标记121i和121k也表示输出缓冲器，它们与121e和121g具有相同的结构，分别用于使DRAM控制器115对DRAM 2输出信号。

在图3中，附图标记121f和121h表示输入缓冲器，分别使DRAM 2对DRAM控制器115输入数据信号(DQ)和数据选通信号(DQS)。附图标记121j和121l也表示输入缓冲器，它们与121f和121h具有相同的结构，分别用于使DRAM 2对DRAM控制器115输入信号。

如图3所示，控制信号从活动状态控制电路119输入到输出缓冲器121a、121b、121c、121d、121e、121g、121i、121k和121m。在SSTL2接口缓冲器121的每个输出缓冲器均未从活动状态控制电路119接收到表示将信号输出到DRAM总线6的控制信号(即，启动信号)的状态下，DRAM总线6的输出缓冲器和每个信号线(6a～6h)均处于输出缓冲器和DRAM总线6互相电分离的状态(即，高阻抗状态)。因此，当输出缓冲器处于高阻抗状态下时，输出缓冲器和DRAM总线6处于输出缓冲器与DRAM总线6互相电分离的状态。因此，关于当电流通过VT电源14流入输出缓冲器时消耗的电功率，在高阻抗状态下不消耗电功率。顺便提一句，在SSTL2接口缓冲器121的每个输出缓冲器接收到表示活动状态控制电路119对DRAM总线6输出信号的控制信号(即，启动信号)的状态下，输出缓冲器和DRAM总线6的信号线处于输出缓冲器与信号线互相电连接的状态(即，低阻抗状态)。在该低阻抗状态下，输入到输出缓冲器的信号被按原样输出到DRAM总线6的信号线6a～6h。

在图3中，附图标记301和302是电阻器。电阻器301a和302a串联连接DRAM总线6的信号线6a。电阻器301b和302b串联连接信号线6b。电阻器301c和302c串联连接信号线6c。电阻器301d和302d串联连接信号线6d。电阻器301e和302e串联连接信号线6e。电阻器301f和302f串联连接信号线6f。电阻器301g和302g串联连接信号线6g。电阻器301h和302h串联连接信号线6h。电阻器301i和302i串联连接信号线6i。

在图3中，附图标记303表示用于将提供给DRAM总线6的信号线6a～6i的电压上拉到终端电压的电阻器。在图3中，VT电源提供的电源电压通过电阻器303a提供给信号线6a。该电源电压通过电阻器303b提供给信号线6b。该电源电压通过电阻器303c提供给信号线6c。该电源电压通过电阻器303d提供给信号线6d。该电源电压通过电阻器303e提供给信号线6e。该电源电压通过电阻器303f提供给信号线6f。该电源电压通过电阻器303g提供给信号线6g。该电源电压通过电阻器303h提供给信号线6h。该电源电压通过电阻器303i提供给信号线6i。

顺便提一句，已经对图3所示的SSTL2接口缓冲器121进行了说明，该缓冲器121包括5个输出缓冲器(121a～121d、121m)和4对输入/输出缓冲器(即，输入/输出缓冲器121e和121f、输入/输出缓冲器121g和121h、输入/输出缓冲器121i和121j、以及输入/输出缓冲器121k和121l)。然而，可以根据电路结构选择性地决定输出缓冲器的数量和输入/输出缓冲器的数量。

接着，将参考图4和图5来说明以这样的方式设置SSTL2接口缓冲器121的每个输出缓冲器的输出状态，以在处于没有对DRAM总线6的存取的非操作状态下，降低对应于DRAM总线6的每个信号线的功耗的方法。

图4是示出在DRAM总线6处于操作状态的情况下，多个输出缓冲器121e和121g的输出信号电平的示意图。图5是示出在DRAM总线6处于非操作状态的情况下，多个输出缓冲器121e和121g的输出信号电平的示意图。

顺便提一句，如上所述，可以选择性地设置SSTL2接口缓冲器121的输出缓冲器的数量。然而，为了简化说明，仅对两个信号线6e和6f、以及仅两个连接到这些信号线的输出缓冲器121e和121g给出图4和图5的说明。

首先，在DRAM总线6的存取请求从CPU 111、DMAC(A)112、DMAC(B)113和DMAC(C)中的至少一个输入到存取调解电路122的情况下，空闲状态判定电路116将表示DRAM总线6处于操作状态的信号输出到选择器电路120。在这种情况下，选择器电路120选择信号，以使从存取控制电路118输入到选择器电路120的信号输出到SSTL2接口缓冲器121的两个输出缓冲器121e和121g。顺便提一句，在这种情况下，选择器电路120不将从缓冲器输出设置电路117输入的信号输出到接口缓冲器121的两个输出缓冲器121e和121g。

如图4所示，这样构成输出缓冲器，以便在当特定DMAC对DRAM总线6的存取请求结束时，两个输出缓冲器121e和121g的输出电平均为L电平(即，低电平(例如，0))的情况下，由VT电源14对DRAM总线6施加符合SSTL2标准的、例如约1.25V(即，2.5V系统电源电压的一半)的预定电压。因此，电流从处于高电压电平的VT电源14流入处于低电压电平的每个输出缓冲器121e和121g。然后，电流流入每个电阻器301e、303e、301f和303f，因而消耗电功率。

尽管当特定DMAC对DRAM总线6的存取请求结束时，输出电平无需等于图4所示的值，但是在通过保持图4所示的输出电平而使DRAM总线6处于非操作状态的情况下，至少在DRAM总线6再次处于操作状态之前，电流流入每个电阻器301e、303e、301f和303f。因此，消耗电功率。

因此，在第一实施例中，至少切换两个输出缓冲器121e和121g其中之一，以响应DRAM总线6的状态从操作状态变为非操作状态。因此，尽可能多地减少了通过每个电阻器301e、303e、301f和303f流动的电流量。因此，减少了功耗。

如上所述，图5是示出在DRAM总线6处于非操作状态的情况下，多个输出缓冲器121e和121g的输出信号电平的示意图。

如图4所示，对DRAM总线6的存取请求从CPU 111、DMAC(A)112、DMAC(B)113和DMAC(C)114中的至少一个输入到存取调解电路122。空闲状态判定电路116将表示DRAM总线6处于操作状态的信号输出到选择器电路120。之后，在CPU 111、DMAC(A)112、DMAC(B)113和DMAC(C)114均未向存取调解电路122输入对DRAM总线6的存取请求的情况下，空闲状态判定电路116将表示DRAM总线6处于非操作状态的信号输出到选择器电路120。在这种情况下，选择器电路120选择信号，以使从缓冲器输出设置电路117输入的信号输出到SSTL2接口缓冲器121的两个输出缓冲器121e和121g。顺便提一句，在这种情况下，选择器电路120不将从存取控制电路118输入的信号输出到SSTL2接口缓冲器121的两个输出缓冲器121e和121g。

如图5所示，在输出缓冲器121e的输出电平是L电平(即，低电平)、而输出缓冲器121g的输出电平是H电平(即，高电平(例如，2.5))、例如输出缓冲器121e和121g的输出特性互相相等、以及信号线6e的电阻值(即，电阻器301e和303e的合成电阻值)等于信号线6f的电阻值(即，电阻器301f和303f的合成电阻值)的情况下，电流仅从输出电平为H的输出缓冲器121g流入输出电平为L的输出缓冲器121e。因此，来自VT电源14的电流不流入输出缓冲器。

顺便提一句，即使在输出缓冲器121e和121g的输出特性互相不同的情况下，或者即使在信号线6e的电阻值(即，电阻器301e和303e的合成电阻值)不等于信号线6f的电阻值(即，电阻器301f和303f的合成电阻值)的情况下，与将两个输出缓冲器的输出电平设置为互相相等(即，图4所示的L电平)的情况相比，仍能减少存储器系统的功耗。

接着，将参考图6来说明用于设置SSTL2接口缓冲器121的输出缓冲器的输出状态，从而减少处于非操作状态的DRAM总线的信号线上的功耗的方法，其中，如参考图4和5所述，非操作状态是指没有对DRAM总线6的存取。

图6是示出选择器电路120对输出到SSTL2接口缓冲器121的信号进行选择的操作的流程图。

在图6的步骤S601中，选择器电路120根据从空闲状态判定电路116输入的信号来判定DRAM总线6是否处于操作状态。如果判定DRAM总线6处于操作状态，则该操作进入步骤S602。如果判定DRAM总线6处于非操作状态，则该操作进入步骤S603。

在图6的步骤S602中，因为DRAM总线6处于操作状态，而且有CPU 111、DMAC(A)112、DMAC(B)113和DMAC(C)114中的至少一个对DRAM总线6的存取请求，因此，选择器电路120选择信号，以使从存取控制电路118输入的信号输出到SSTL2的接口缓冲器121。

在图6的步骤S603中，因为DRAM总线6处于非操作状态，而且没有CPU 111、DMAC(A)112、DMAC(B)113和DMAC(C)114对DRAM总线6的存取请求，因此，选择器电路120选择信号，以使从缓冲器输出设置电路117输入的信号输出到SSTL2接口缓冲器121。

从图6的流程图可以看出，当DRAM总线6处于操作状态时，从存取控制电路118输入的信号输出到SSTL2接口缓冲器121。此外，响应于DRAM总线6的状态从操作状态变为非操作状态(即，如果在步骤S601为是，则执行并结束步骤S602的处理过程，此后，如果在步骤S601为否，则DRAM总线6的状态发生变化)，使输出缓冲器的输出状态(或电平)处于由缓冲器输出设置电路117设置的预定输出状态。

如上所述，响应于DRAM总线6的状态从操作状态变为非操作状态，使输出缓冲器的输出状态(或电平)处于由缓冲器输出设置电路117设置的预定输出状态。因此，可以在通过保持DRAM总线6的活动状态(即，输出缓冲器和DRAM总线6互相电连接的状态)来准备响应对DRAM总线6的后续存取请求的同时，减少通过VT电源14流入DRAM总线6的电流量。

顺便提一句，为了简化说明，仅对两个信号线6e和6f、以及仅两个连接到这些信号线的输出缓冲器121e和121g给出图4～图6的说明。然而，本发明可以应用于具有给定数量的输出缓冲器，例如图3所示的9个输出缓冲器的存储器系统。在这种情况下，响应于DRAM总线6的状态从操作状态变为非操作状态，在9个输出缓冲器中设置最佳输出值。然后，该装置在保持DRAM总线6的活动状态的同时，准备响应对DRAM总线6的后续存取请求。因此，根据该存储器系统，可以使通过VT电源14流入DRAM总线6的电流量最小化。

例如，在图3所示的9个输出缓冲器的输出特性互相相等，并且分别对应于9个输出缓冲器的9个信号线6a～6i的电阻值特性(或合成电阻值)互相相等的情况下，在该9个输出缓冲器中，将给定的5个输出缓冲器的输出电平设置为H电平(或高电平)。其它4个输出缓冲器的输出电平设置为L电平(或低电平)。因此，能在不允许电流从VT电源14流入DRAM总线6的情况下降低功耗。可选地，可以将给定的4个输出缓冲器的输出电平设置为H电平(或高电平)。其它5个输出缓冲器的输出电平设置为L电平(或低电平)。因此，能在不允许电流从VT电源14流入DRAM总线6的情况下降低功耗。即使在9个输出缓冲器的输出特性互相不同，而且9个信号线6a～6i的电阻值特性(即，合成电阻值)互相不同的情况下，可预先研究9个输出缓冲器的输出电平的何种组合可以使从VT电源14流入DRAM总线6的电流量最小，然后，将这种情况下的输出缓冲器的输出电平设置为由缓冲器输出设置电路117输出的信号的信号电平。

顺便提一句，代替预先研究9个输出缓冲器的输出电平的何种组合可以使从VT电源14流入DRAM总线6的电流量最小，例如，建议提供用于检测从VT电源14流入DRAM总线6的电流量的电流传感器，在由缓冲器输出设置电路输出的信号的多个组合中，CPU 111根据电流传感器的检测结果来判定使功耗最小的输出缓冲器的输出状态的组合，并且由缓冲器输出设置电路117保持该使功耗最小的输出缓冲器的输出状态的组合。

图3示出输出缓冲器的数量是奇数(即9)的情况。然而，在输出缓冲器的数量是偶数，以及多个输出缓冲器的输出特性互相相等的情况下，通过将一半输出缓冲器的输出电平设置为H(高电平)，且将另一半输出缓冲器的输出电平设置为L电平(低电平)，能在不允许电流从VT电源14流入DRAM总线6的情况下降低功耗。

接着，参考图7和图8的时序图来说明DRAM控制器115从DRAM 2读取数据和将数据写入DRAM 2的操作。

图7是示出DRAM控制器115从DRAM 2读取数据的操作的时序图。图8是示出DRAM控制器115将数据写入DRAM 2的操作的时序图。

在图7中，附图标记T0～T8表示分别对应于时钟信号(CK)的周期的时刻，且表示该图示出每个循环总共8个周期。

普通SDRAM(即，SDR-SDRAM)在每个时钟循环执行一次数据输入/输出操作。然而，DDR-SDRAM在每个半时钟循环(或每半个周期)执行一次数据输入/输出操作。因此，DDR-SDRAM以两倍于普通SDRAM的输入/输出速度执行数据的输入/输出。

在图7所示的时刻T1，DRAM控制器115通过信号线6d将读取命令传送到DRAM 2。然后，DRAM控制器115响应于数据选通信号DQS的信号电平从高电平变化或变为高电平，从时刻T3读取数据信号DQ。当在时刻T5结束从DRAM 2读取数据信号时，空闲状态判定电路116判定DRAM总线6处于非操作状态。在时刻T7，从空闲状态判定电路116输出到选择器电路120的控制信号的信号电平从低电平变为高电平。顺便提一句，在通过一个时钟循环(或一个周期)输入READ命令之前，在T0循环执行使由选择器电路120输出到SSTL2接口缓冲器121的信号从由缓冲器输出设置电路117输出的信号变为由存取控制电路118输出的信号的操作。当重新从CPU 111、DMAC(A)112、DMAC(B)113或者DMAC(C)114访问DRAM总线6时，这可抑制延迟的发生。

在图8中，附图标记T0～T8表示分别对应于时钟信号(CK)的周期的时刻，且表示该图示出每个循环总共8个周期。

在图8所示的时刻T1，DRAM控制器115通过信号线6d将写入命令传送到DRAM 2。然后，DRAM控制器115响应于数据选通信号DQS的信号电平从高电平变化或变为高电平，从时刻T2写入数据信号DQ。当在时刻T4结束向DRAM 2写入数据信号时，空闲状态判定电路116判定DRAM总线6处于非操作状态。在时刻T7，从空闲状态判定电路116输出到选择器电路120的控制信号的信号电平从低电平变为高电平。顺便提一句，在通过一个时钟循环(或一个周期)输入WRITE命令之前，在T0循环执行使由选择器电路120输出到SSTL2接口缓冲器121的信号从由缓冲器输出设置电路117输出的信号变为由存取控制电路118输出的信号的操作。当重新从CPU 111、DMAC(A)112、DMAC(B)113或者DMAC(C)114访问DRAM总线6时，这可抑制延迟的发生。

图4～8示出活动状态控制电路119输出表示DRAM总线6处于执行输入/输出信号的操作的活动状态的信号的情况。然而，在活动状态控制电路119输出表示DRAM总线6处于不执行输入/输出信号的操作的非活动状态的信号的情况下，执行图9所示的如下操作。

图9是示出DRAM 2根据通过DRAM 6从DRAM控制器115输入的信号来执行的操作的流程图。

在图9的步骤S901，DRAM 2判定通过信号线6i输入到DRAM 2的CKE信号是否是活动的(即，在当该信号具有高电平时，该信号是活动的情况下，DRAM 2判定CKE信号的信号电平是否为H电平(高电平))。如果该信号是活动的，则操作进入步骤S902。否则，该操作进入步骤S904。

顺便提一句，在DRAM控制器115将表示CKE信号处于活动状态的信号变为表示CKE信号处于非活动状态的信号的情况下，DRAM控制器115在信号改变之前，将表示由DRAM 2执行的操作变为自刷新操作的命令(即，自刷新命令)传送到DRAM 2。然后，在DRAM 2从DRAM控制器115接收到自刷新命令的情况下，即使命令信号通过信号线6d输入到DRAM 2，DRAM 2也不执行对应于该命令的操作。在DRAM 2接收到自刷新命令之后，在取消自刷新操作的命令之前保持的自刷新状态下，DRAM 2不接受来自DRAM控制器115的命令。因此，DRAM 2可以防止故障的发生。顺便提一句，DRAM控制器115将自刷新命令传送到DRAM 2的情况是下面的情况(1)和(2)。即，(1)在CPU 111将用于表示图像处理装置100的状态变为非活动状态的信号传送到活动状态控制电路119，以使图像处理装置100的状态变为省电模式之前，CPU 111传送自刷新命令。(2)CPU 111响应于CPU 111从复位电路16接收到表示图像处理装置100的电源状态从接通状态变为断开状态的XPRE-RESET信号，将自刷新命令传送到DRAM 2。

返回到图3，附图标记601表示FET，在主控制器1的活动状态控制电路119输出具有高电平、且表示DRAM总线6处于活动状态的信号的情况下，该FET处于断开状态，在该活动状态下，输入/输出信号。当FET 601处于断开状态时，电流不流入电阻器602。输出缓冲器121m处于允许输出状态。因此，将具有高电平、且表示CKE信号是活动的信号输入到DRAM 2。同时，在FET 601处于接通状态的情况下，电流流入电阻器602。输出缓冲器121m处于禁用状态。因此，尽管从VT电源14对其提供电压，仍将信号线6i的信号电平保持在由电阻器303i和电阻器602的电阻值决定的预定保持电压(即，低电平)。因此，当DRAM总线6处于非活动状态时，用于输出CKE信号的信号线6i的电压电平保持在预定保持电压(即，低电平)。因此，尽管DRAM总线6处于非活动状态，仍能防止由于噪声而将具有高电平、且表示CKE信号是活动的信号错误地输入到DRAM 2。

返回到图9，首先说明在步骤S901中DRAM 2判定CKE信号为活动的情况下的步骤S902和S903。

在图9所示的步骤S902中，DRAM 2判定DRAM 2是否通过信号线6d，通过DRAM控制器115接收到命令。如果判定DRAM 2接收到命令，则该操作进入步骤S903。如果判定DRAM2未接收到命令，则该运行过程返回步骤S901。

然后，在图9所示的步骤S903中，DRAM 2执行对应于通过信号线6d从DRAM控制器115接收到的命令的处理。

接着，说明在图9所示的步骤S901中，DRAM 2判定CKE信号是非活动的情况下的步骤S904～S906。

在图9所示的步骤S904中，DRAM 2执行自刷新操作。

下面说明DRAM 2的自刷新操作。通常，DRAM通过将电荷存储到DRAM中的存储元件上来保持DRAM中的信息。在DRAM中，通过在每个存储元件上存在/不存在电荷来表示1位信息。因此，当失去存储元件上的电荷时，信息也会丢失。即，发生数据丢失。然而，DRAM的每个存储元件的特性在于：在放置DRAM的每个存储元件的电荷而不执行电荷保持操作的情况下，电荷从DRAM泄漏形成电流，在经历预定时间后，每个存储元件上的电荷消失。因此，需要周期性地对存储元件执行再充电操作，以防止数据丢失。该操作被称为“刷新操作”。顺便提一句，基本上，由用来控制DRAM的存储器控制器(对应于DRAM控制器)周期性地对DRAM(对应于DRAM 2)的存储元件执行刷新操作。同时，在DRAM总线6处于非活动状态的情况下，DRAM控制器115不能使DRAM 2执行刷新操作。因此，DRAM 2本身通过使用辅助电源(对应于二次电池803)来执行刷新操作。该操作被称为“自刷新操作”(或“自刷新模式”)。

顺便提一句，在DRAM控制器115在步骤S901将表示CKE信号是非活动的信号输出到DRAM 2之前，将用于使DRAM 2执行自刷新操作的命令传送到DRAM 2。在传送了该命令之后，DRAM控制器115进行控制，以禁止存取DRAM 2。

在图9所示的步骤S905中，DRAM 2判定CKE信号是否是活动的。如果是活动的，则该操作进入步骤S906。否则(即，如果是非活动的)，则该操作进入步骤S904。

在图9所示的步骤S906中，DRAM 2判定DRAM 2是否通过信号线6d从DRAM控制器115接收到表示自刷新操作被取消的命令信号。顺便提一句，DRAM控制器115将CKE信号设置为表示活动状态的信号。之后，在经历足以使VT电源14输出预定输出电压的预定时间之后，DRAM控制器115将表示自刷新操作被取消的命令信号传送到DRAM 2。顺便提一句，如果在步骤S906中DRAM 2判定DRAM 2未接收到表示自刷新操作被取消的命令信号，则该操作返回到DRAM 2执行自刷新操作的步骤S904。

如上所述，在DRAM总线6的状态从活动状态变更为非活动状态之前，响应于来自DRAM控制器115的自刷新命令，DRAM 2的状态变为执行自刷新操作的模式。在DRAM总线6的状态从非活动状态变为活动状态之后，响应于来自DRAM控制器115的自刷新操作取消命令，DRAM 2取消自刷新操作。因此，通过适当执行刷新操作和自刷新操作，本发明可提供能可靠保持存储在存储器系统中的数据的存储器系统，而不引起故障。

尽管参考典型实施例对本发明进行了说明，但应当理解，本发明并不局限于所说明的典型实施例。以下权利要求的范围应做最宽的解释，以覆盖全部修改、等效结构和功能。

Claims (18)

1、一种数据存储装置，包括：

数据存储单元，用来存储数据；

多个缓冲器单元，用来通过总线将数据输出到数据存储单元，其中，该总线包括多个信号线，该多个缓冲器单元设在该多个信号线上；

判定单元，用来判定该总线是否处于将数据发送到数据存储单元和从数据存储单元接收数据的操作状态；

基准电压供应单元，用来对该多个信号线提供预定基准电压；以及

控制单元，用来在判定单元判定该总线的状态从操作状态变为非操作状态的情况下，控制该多个缓冲器单元将输出状态切换为预定输出状态，以通过基准电压供应单元减少在总线中流动的电流量。

2、根据权利要求1所述的数据存储装置，其特征在于，还包括：

电源电压供应单元，用来对数据存储装置提供预定电源电压，

其中，由基准电压供应单元提供的预定基准电压约为由该电源电压供应单元提供的电源电压的一半。

3、根据权利要求1所述的数据存储装置，其特征在于，还包括：

输出状态存储单元，用来存储与预定输出状态有关的信息，

其中，控制单元根据存储在该输出状态存储单元中的、与预定输出状态有关的信息，来控制多个缓冲器单元将输出状态切换为预定输出状态。

4、根据权利要求1所述的数据存储装置，其特征在于，还包括：

第二判定单元，用来判定总线是否处于允许总线将数据传送到数据存储单元和从数据存储单元接收数据的活动状态，以及

控制单元在第二判定单元判定总线未处于活动状态的情况下，使多个缓冲器单元的输出状态为高阻抗状态。

5、根据权利要求1所述的数据存储装置，其特征在于：

数据存储单元是用来执行预定刷新操作以保持数据的动态随机存取存储器DRAM，以及

该数据存储装置还包括传送单元，用来通过总线将使DRAM执行刷新操作的信号传送到DRAM。

6、根据权利要求5所述的数据存储装置，其特征在于：

DRAM在根据通过总线输入的、使DRAM执行刷新操作的信号来执行刷新操作的第一刷新模式和不使用使DRAM执行刷新操作的信号来执行刷新操作的第二刷新模式中的一个模式下，执行刷新操作。

7、根据权利要求6所述的数据存储装置，其特征在于：

在DRAM在第一刷新模式下执行刷新操作的情况下，传送单元响应于总线的状态从活动状态到非活动状态的变化，传送将第一刷新模式切换为第二刷新模式的信号到DRAM。

8、根据权利要求1所述的数据存储装置，其特征在于：

响应于总线的状态从执行输入/输出信号的操作的活动状态到不执行输入/输出信号的操作的非活动状态的变化，基准电压供应单元的状态从基准电压供应单元向总线提供基准电压的供应状态变为基准电压供应单元不向总线提供基准电压的非供应状态。

9、根据权利要求6所述的数据存储装置，其特征在于：

在DRAM在第二刷新模式下执行刷新操作的情况下，DRAM不响应通过传送单元输入的信号而执行刷新操作。

10、一种控制数据存储装置的方法，包括以下步骤：

判定步骤，其判定具有多个信号线的总线是否处于该总线将数据传送到数据存储单元和从数据存储单元接收数据的操作状态；以及

控制步骤，其在判定步骤判定总线的状态从操作状态变为非操作状态的情况下，控制分别设在该多个信号线上的多个缓冲器单元将输出状态切换为预定输出状态，以通过用来向总线提供预定基准电压的基准电压供应单元来减少在总线中流动的电流量。

11、根据权利要求10所述的控制数据存储装置的方法，其特征在于：

向数据存储装置提供预定电源电压，

其中，预定基准电压约为电源电压的一半。

12、根据权利要求10所述的控制数据存储装置的方法，其特征在于，还包括以下步骤：

存储步骤，其在存储单元中存储与预定输出状态有关的信息，

其中，根据在存储单元中存储的与预定输出状态有关的信息，执行控制步骤。

13、根据权利要求10所述的控制数据存储装置的方法，其特征在于，还包括以下步骤：

第二判定步骤，其判定总线是否处于允许总线将数据传送到数据存储单元和从数据存储单元接收数据的活动状态，

其中，控制步骤包括以下步骤：

在第二判定步骤判定总线未处于活动状态的情况下，使多个缓冲器单元的输出状态为高阻抗状态。

14、根据权利要求10所述的控制数据存储装置的方法，其特征在于：

数据存储单元是用来执行预定刷新操作以保持数据的DRAM，以及

其中，该方法还包括传送步骤，其通过总线传送使该DRAM执行预定刷新操作的信号。

15、根据权利要求14所述的控制数据存储装置的方法，其特征在于，还包括以下步骤：

在根据在传送步骤中传送的、通过总线输入的、使DRAM执行刷新操作的信号来执行刷新操作的第一刷新模式和不使用使DRAM执行刷新操作的信号来执行刷新操作的第二刷新模式中的一个模式下，刷新DRAM。

16、根据权利要求15所述的控制数据存储装置的方法，其特征在于：

在DRAM在第一刷新模式下执行刷新操作的情况下，传送步骤包括响应于总线的状态从活动状态到非活动状态的变化，传送将第一刷新模式切换为第二刷新模式的信号到DRAM。

17、根据权利要求13所述的控制数据存储装置的方法，其特征在于，还包括以下步骤：

响应于在第二判定步骤中做出的、表示总线的状态从活动状态变为非活动状态的判定，来控制基准电压供应单元将状态从基准电压供应单元向总线提供基准电压的供应状态变为基准电压供电单元不向总线提供基准电压的非供应状态。

18、根据权利要求15所述的控制数据存储装置的方法，其特征在于：

刷新步骤包括在第二刷新模式下刷新DRAM的情况下，不响应在传送步骤中输入的信号而执行刷新操作的步骤。

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