JP5422687B2 - 通信処理装置および画像形成装置 - Google Patents
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Description
2 印刷装置
11 RAM(第1メモリーの一例)
11a,41,42,43 バッファー
12 電源制御回路(制御部の一例の一部)
21 メモリーコントローラー
22 内部バス
23 内部メモリー(第2メモリーの一例)
23a,51,52,53 ディスクリプター
23b,61,62,63 代替バッファー
24 転送先切替回路
25 ネットワークインターフェイス(通信データ処理回路の一例)
26 CPU(制御部の一例の一部)
Claims (7)
- 第1メモリーにおける複数のバッファーのうち、ディスクリプターにより指定されているバッファーに対するアクセス要求を発行し、バッファー切替のために、前記複数のバッファーのいずれかに対するデータアクセスが完了したタイミングで切替許可信号を出力する通信データ処理回路と、
前記複数のバッファーに対応する複数の代替バッファーを有する第2メモリーと、
前記通信データ処理回路から発行された前記アクセス要求の転送先を、前記切替許可信号に従って、前記第1メモリーにおける前記複数のバッファーのいずれかから前記第2メモリーにおける前記複数の代替バッファーのいずれかへ切り替え、前記転送先を切り替えた前記アクセス要求を出力する転送先切替回路と、
を備えることを特徴とする通信処理装置。 - 前記第1メモリーの電源を制御する制御部をさらに備え、
前記制御部は、前記通信データ処理回路が前記切替許可信号を前記転送先切替回路に入力した後に、前記第1メモリーの電源を遮断すること、
を特徴とする請求項1記載の通信処理装置。 - 前記転送先切替回路は、前記切替許可信号が入力された後に所定の切替禁止信号を入力されると、前記アクセス要求の転送先を、前記第2メモリーにおける前記複数の代替バッファーのいずれかから前記第1メモリーにおける前記複数のバッファーのいずれかへ戻し、
前記通信データ処理回路は、前記制御部が前記第1メモリーの電源を復帰させた後に、前記切替禁止信号を前記転送先切替回路に入力すること、
を特徴とする請求項2記載の通信処理装置。 - 前記転送先切替回路は、前記ディスクリプターにより指定されている前記バッファーまたはそのバッファーに対応する前記代替バッファーに対するデータライトが完了したときに、前記データライトを前記バッファーおよび前記代替バッファーのいずれに対して行ったかを示す識別データを、前記データライトの完了情報とともに前記ディスクリプターに書き込むことを特徴とする請求項1記載の通信処理装置。
- 前記第1メモリーを接続されるメモリーコントローラーと、
前記メモリーコントローラーおよび前記第2メモリーが接続された内部バスとをさらに備え、
前記第1メモリーは、外部メモリーであって、
前記第2メモリーは、内部メモリーであって、
前記転送先切替回路は、前記通信データ処理回路と前記内部バスとの間に設けられていること、
を特徴とする請求項1から請求項4のうちのいずれか1項記載の通信処理装置。 - 前記転送先切替回路は、前記第1メモリーにおける前記複数のバッファーのオフセットアドレスおよび前記第2メモリーにおける前記複数の代替バッファーのオフセットアドレスに基づいて、前記アクセス要求において指定されている前記バッファー内のアドレスから、前記代替バッファー内のアドレスを特定することを特徴とする請求項1から請求項5のうちのいずれか1項記載の通信処理装置。
- 請求項1から請求項6のうちのいずれか1項記載の通信処理装置と、
前記通信処理装置により受信されたデータに基づいて印刷を行う印刷装置と、
を備えることを特徴とする画像形成装置。
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