JP3500623B2 - アナログ信号入出力装置 - Google Patents
アナログ信号入出力装置Info
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- JP3500623B2 JP3500623B2 JP33993197A JP33993197A JP3500623B2 JP 3500623 B2 JP3500623 B2 JP 3500623B2 JP 33993197 A JP33993197 A JP 33993197A JP 33993197 A JP33993197 A JP 33993197A JP 3500623 B2 JP3500623 B2 JP 3500623B2
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- JP
- Japan
- Prior art keywords
- circuit
- pulse width
- unit
- arithmetic
- signal input
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Description
【０００１】
【発明の属する技術分野】本発明は、プロセス産業等の
計装用信号を取り扱うアナログ信号入出力装置に掛り、
特にシリアル数値演算装置を用いて部品点数を削減する
改良に関する。
計装用信号を取り扱うアナログ信号入出力装置に掛り、
特にシリアル数値演算装置を用いて部品点数を削減する
改良に関する。
【０００２】
【従来の技術】アナログ信号入出力装置は、４−２０ｍ
Ａ等のアナログ信号を入出力するもので、入力されたア
ナログ信号を０−１００％への変換等の演算を行って上
位バスに接続されるデータ収集装置に伝送したり、操作
監視装置からの設定値等の指令をアナログ信号に変換し
て出力するものである。ここで、アナログ信号はバルブ
等の操作端やセンサ等の検出端の信号であり、同軸ケー
ブル等を介して送られる。
Ａ等のアナログ信号を入出力するもので、入力されたア
ナログ信号を０−１００％への変換等の演算を行って上
位バスに接続されるデータ収集装置に伝送したり、操作
監視装置からの設定値等の指令をアナログ信号に変換し
て出力するものである。ここで、アナログ信号はバルブ
等の操作端やセンサ等の検出端の信号であり、同軸ケー
ブル等を介して送られる。
【０００３】図５は従来のアナログ信号入出力装置の構
成ブロック図である。基準電圧源Ｖrefは、伝送器電源
１２やＡ／Ｄ変換器１４の基準電圧になっている。伝送
器電源１２は、同軸ケーブルに接続された機器に信号伝
送用電力や機器自体の動作電力を供給する。フィールド
Ｉ／Ｆ（インターフェイス）１３は、同軸ケーブルから
信号を取り込むもので、電流信号を電圧信号に変換して
いる。Ａ／Ｄ変換器１４は、フィールドＩ／Ｆから送ら
れたアナログ信号を所定ビット数のディジタル信号に変
換する。
成ブロック図である。基準電圧源Ｖrefは、伝送器電源
１２やＡ／Ｄ変換器１４の基準電圧になっている。伝送
器電源１２は、同軸ケーブルに接続された機器に信号伝
送用電力や機器自体の動作電力を供給する。フィールド
Ｉ／Ｆ（インターフェイス）１３は、同軸ケーブルから
信号を取り込むもので、電流信号を電圧信号に変換して
いる。Ａ／Ｄ変換器１４は、フィールドＩ／Ｆから送ら
れたアナログ信号を所定ビット数のディジタル信号に変
換する。
【０００４】マイクロプロセッサ１５は、ＥＥＰＲＯＭ
に格納されたファームウェアに従って、Ａ／Ｄ変換され
たディジタル信号に必要な数値演算を行う。ゲートアレ
イ１６は、電源用制御回路や上位バスとの通信制御回路
が搭載されたもので、絶縁回路１７を介してマイクロプ
ロセッサ１５やＡ／Ｄ変換器１４に給電したり、絶縁回
路１８を介してマイクロプロセッサ１５と信号の授受を
する。補助出力１９は、ゲートアレイ１６が通信を行う
上位バスとは別に、ステータス信号等の補助的な信号を
生成する。
に格納されたファームウェアに従って、Ａ／Ｄ変換され
たディジタル信号に必要な数値演算を行う。ゲートアレ
イ１６は、電源用制御回路や上位バスとの通信制御回路
が搭載されたもので、絶縁回路１７を介してマイクロプ
ロセッサ１５やＡ／Ｄ変換器１４に給電したり、絶縁回
路１８を介してマイクロプロセッサ１５と信号の授受を
する。補助出力１９は、ゲートアレイ１６が通信を行う
上位バスとは別に、ステータス信号等の補助的な信号を
生成する。
【０００５】
【発明が解決しようとする課題】しかし、従来装置では
Ａ／Ｄ変換器１４、マイクロプロセッサ１５、ゲートア
レイ１６等の高価な電子部品を多用しており、製造コス
トが増大するという課題があった。本発明は、上述の課
題を解決したもので、部品点数を削減しながら必要な数
値演算の行えるアナログ信号入出力装置を提供すること
を目的とする。
Ａ／Ｄ変換器１４、マイクロプロセッサ１５、ゲートア
レイ１６等の高価な電子部品を多用しており、製造コス
トが増大するという課題があった。本発明は、上述の課
題を解決したもので、部品点数を削減しながら必要な数
値演算の行えるアナログ信号入出力装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、発明の請求項１記載のアナログ信号入出力装置
は、フィールド機器に給電をする伝送器電源と、このフ
ィールド機器とアナログ信号の授受をするフィールドイ
ンターフェイスと、このフィールドインターフェイスか
ら送られた電圧信号をパルス幅信号に変換する電圧／パ
ルス幅変換回路と、絶縁回路を介して電圧／パルス幅変
換回路とパルス幅信号を授受するゲートアレイ回路と、
を有し、前記ゲートアレイ回路は、前記伝送器電源の電
圧制御信号を送る直流電圧制御部と、前記変換したパル
ス幅信号を後述する数値演算部で取り扱われるディジタ
ル信号に変換するパルス幅信号入出力部と、上位バスと
の通信を管理する通信制御部と、前記パルス幅信号入出
力部で変換したディジタル信号に対してシリアル数値演
算を施す数値演算部とを単一のゲートアレイに集積化し
たことを特徴としている。
めに、発明の請求項１記載のアナログ信号入出力装置
は、フィールド機器に給電をする伝送器電源と、このフ
ィールド機器とアナログ信号の授受をするフィールドイ
ンターフェイスと、このフィールドインターフェイスか
ら送られた電圧信号をパルス幅信号に変換する電圧／パ
ルス幅変換回路と、絶縁回路を介して電圧／パルス幅変
換回路とパルス幅信号を授受するゲートアレイ回路と、
を有し、前記ゲートアレイ回路は、前記伝送器電源の電
圧制御信号を送る直流電圧制御部と、前記変換したパル
ス幅信号を後述する数値演算部で取り扱われるディジタ
ル信号に変換するパルス幅信号入出力部と、上位バスと
の通信を管理する通信制御部と、前記パルス幅信号入出
力部で変換したディジタル信号に対してシリアル数値演
算を施す数値演算部とを単一のゲートアレイに集積化し
たことを特徴としている。
【０００７】 このような構成によれば、単一のゲート
アレイに直流電圧制御部、パルス幅信号入出力部、通信
制御部、及び数値演算部を集積化しているので、アナロ
グ信号入出力装置の部品点数が削減される。
アレイに直流電圧制御部、パルス幅信号入出力部、通信
制御部、及び数値演算部を集積化しているので、アナロ
グ信号入出力装置の部品点数が削減される。
【０００８】（２）ここで、前記数値演算部は、数値演
算命令をフェッチするコマンドバッファと、プログラム
カウンタとコマンドバッファの命令に従って、演算レジ
スタ回路の制御を実行する演算制御部と、複数のシフト
レジスタを有するシリアル演算レジスタ回路を有する構
成とすると、シリアル演算なのでビットパラレルに演算
器を構成する場合に比較して回路規模が小さくなり、ゲ
ートアレイの集積化が容易になる。
算命令をフェッチするコマンドバッファと、プログラム
カウンタとコマンドバッファの命令に従って、演算レジ
スタ回路の制御を実行する演算制御部と、複数のシフト
レジスタを有するシリアル演算レジスタ回路を有する構
成とすると、シリアル演算なのでビットパラレルに演算
器を構成する場合に比較して回路規模が小さくなり、ゲ
ートアレイの集積化が容易になる。
【０００９】（３）ここで、前記演算制御部は、シフト
演算や加減乗除演算に従って、演算レジスタ回路の制御
を実行する構成とすると、シリアル演算レジスタ回路に
よる各種演算が効率よく行える。
演算や加減乗除演算に従って、演算レジスタ回路の制御
を実行する構成とすると、シリアル演算レジスタ回路に
よる各種演算が効率よく行える。
【００１０】（４）また、前記演算レジスタ回路は、演
算精度で必要とされるビット幅を有すると共に、右シフ
トと左シフトが可能である構成とすると、シフト演算を
用いた乗除演算が円滑に行える。
算精度で必要とされるビット幅を有すると共に、右シフ
トと左シフトが可能である構成とすると、シフト演算を
用いた乗除演算が円滑に行える。
【００１１】（５）また、前記演算レジスタ回路は、前
記複数のシフトレジスタのうち２個を選択する入力セレ
クタと、この入力セレクタで選択されたシフトレジスタ
の所定の１ビットについて演算を行う２入力１出力の１
ビット演算ユニットと、この１ビット演算ユニットの演
算結果を前記入力セレクタを介して結果を格納するシフ
トレジスタに送る出力セレクタとを有する構成とする
と、演算ユニットが１ビットで済むので、ビットパラレ
ルの演算ユニットを持つ演算器を構成する場合に比較し
て回路規模が小さくなり、ゲートアレイの集積化が容易
になる。
記複数のシフトレジスタのうち２個を選択する入力セレ
クタと、この入力セレクタで選択されたシフトレジスタ
の所定の１ビットについて演算を行う２入力１出力の１
ビット演算ユニットと、この１ビット演算ユニットの演
算結果を前記入力セレクタを介して結果を格納するシフ
トレジスタに送る出力セレクタとを有する構成とする
と、演算ユニットが１ビットで済むので、ビットパラレ
ルの演算ユニットを持つ演算器を構成する場合に比較し
て回路規模が小さくなり、ゲートアレイの集積化が容易
になる。
【００１２】
【発明の実施の形態】以下図面を用いて、本発明を説明
する。図１は本発明の一実施例を示す構成ブロック図で
ある。基準電圧源Ｖrefは、伝送器電源２２や電圧／パ
ルス幅変換回路２４の基準電圧になっている。伝送器電
源２２は、同軸ケーブルに接続された機器に信号伝送用
電力や機器自体の動作電力を供給する。フィールドＩ／
Ｆ（インターフェイス）２３は、同軸ケーブルから信号
を取り込むもので、電流信号を電圧信号に変換してい
る。電圧／パルス幅変換回路２４は、フィールドＩ／Ｆ
から送られた電圧信号をパルス幅信号に変換するもの
で、電圧値がパルスのオン時間に比例している。
する。図１は本発明の一実施例を示す構成ブロック図で
ある。基準電圧源Ｖrefは、伝送器電源２２や電圧／パ
ルス幅変換回路２４の基準電圧になっている。伝送器電
源２２は、同軸ケーブルに接続された機器に信号伝送用
電力や機器自体の動作電力を供給する。フィールドＩ／
Ｆ（インターフェイス）２３は、同軸ケーブルから信号
を取り込むもので、電流信号を電圧信号に変換してい
る。電圧／パルス幅変換回路２４は、フィールドＩ／Ｆ
から送られた電圧信号をパルス幅信号に変換するもの
で、電圧値がパルスのオン時間に比例している。
【００１３】 ゲートアレイ２５は、電源用制御回路や
上位バスとの通信制御回路が搭載されると共に、パルス
幅信号をディジタル信号に変換し、さらに必要な数値演
算を行う。ゲートアレイ２５は、絶縁回路２６を介して
伝送器電源２２や電圧／パルス幅変換回路２４に給電し
たり、絶縁回路２７を介して電圧／パルス幅変換回路２
４からパルス幅信号の授受をしたり、絶縁回路２８を介
してフィールドＩ／Ｆに対して電流信号用か電圧信号用
かの切換信号を送ると共に、フィールド機器から送られ
るアドレス信号を読み込んでいる。ＥＥＰＲＯＭは、ゲ
ートアレイ２５に実行させる一連のコマンドが格納され
ている。
上位バスとの通信制御回路が搭載されると共に、パルス
幅信号をディジタル信号に変換し、さらに必要な数値演
算を行う。ゲートアレイ２５は、絶縁回路２６を介して
伝送器電源２２や電圧／パルス幅変換回路２４に給電し
たり、絶縁回路２７を介して電圧／パルス幅変換回路２
４からパルス幅信号の授受をしたり、絶縁回路２８を介
してフィールドＩ／Ｆに対して電流信号用か電圧信号用
かの切換信号を送ると共に、フィールド機器から送られ
るアドレス信号を読み込んでいる。ＥＥＰＲＯＭは、ゲ
ートアレイ２５に実行させる一連のコマンドが格納され
ている。
【００１４】図２はゲートアレイの詳細を説明する機能
ブロック図である。クロック生成回路(CLKGEN)３１は、
水晶発振器等から送られる基準周波数信号を基に、ゲー
トアレイの動作タイミングの基礎となるクロックを生成
する。直流電圧制御部(DC/DCCTL)３２は、アナログ信号
入出力装置の内部に設けられた直流電源に電圧制御信号
を送る。タイマ回路３３は、ウォッチドッグタイマＷＤ
Ｔを用いてリセット信号を生成する。二重化制御回路(D
PXCTL)３４は、アナログ信号入出力装置が二重化制御を
行う場合に、待機側と稼働側の調整を行う。パルス幅信
号入出力部(PWMI/O)３５は、電圧／パルス幅変換回路で
変換されるパルス幅信号の入出力回路で、数値演算部３
９で取り扱われるディジタル信号との変換も適宜行う。
ブロック図である。クロック生成回路(CLKGEN)３１は、
水晶発振器等から送られる基準周波数信号を基に、ゲー
トアレイの動作タイミングの基礎となるクロックを生成
する。直流電圧制御部(DC/DCCTL)３２は、アナログ信号
入出力装置の内部に設けられた直流電源に電圧制御信号
を送る。タイマ回路３３は、ウォッチドッグタイマＷＤ
Ｔを用いてリセット信号を生成する。二重化制御回路(D
PXCTL)３４は、アナログ信号入出力装置が二重化制御を
行う場合に、待機側と稼働側の調整を行う。パルス幅信
号入出力部(PWMI/O)３５は、電圧／パルス幅変換回路で
変換されるパルス幅信号の入出力回路で、数値演算部３
９で取り扱われるディジタル信号との変換も適宜行う。
【００１５】通信制御部(FEMBIF)３６は、二重化された
上位バスFemBus1,2との通信を管理する。レジスタアレ
イ３７は、通信制御部３６と数値演算部３９とのデータ
授受に介在するバッファ回路である。ＥＥＰＲＯＭＩ／
Ｆ（インターフェイス）３８は、ＥＥＰＲＯＭに格納さ
れたデータを取り込むもので、通信制御部３６や数値演
算部３９に取り込んだデータを送る。数値演算部(SNPC)
３９は、パルス幅信号入出力部３５で取り込んだデータ
に対して数値演算を施す。
上位バスFemBus1,2との通信を管理する。レジスタアレ
イ３７は、通信制御部３６と数値演算部３９とのデータ
授受に介在するバッファ回路である。ＥＥＰＲＯＭＩ／
Ｆ（インターフェイス）３８は、ＥＥＰＲＯＭに格納さ
れたデータを取り込むもので、通信制御部３６や数値演
算部３９に取り込んだデータを送る。数値演算部(SNPC)
３９は、パルス幅信号入出力部３５で取り込んだデータ
に対して数値演算を施す。
【００１６】図３は数値演算部の詳細を説明する機能ブ
ロック図である。コマンドバッファ(cmdbuf)４１は、Ｒ
ＯＭ等から送られる数値演算命令をフェッチする。演算
制御部４２は、プログラムカウンタＰＣとコマンドバッ
ファ４１の命令に従って、演算レジスタ回路４３の制御
を実行する。この命令の種類には、右シフト命令、左シ
フト命令、固定小数点による加減乗除演算、浮動小数点
による加減乗除演算、バイナリをフロートに変換する命
令、フロートをバイナリに変換する命令等がある。
ロック図である。コマンドバッファ(cmdbuf)４１は、Ｒ
ＯＭ等から送られる数値演算命令をフェッチする。演算
制御部４２は、プログラムカウンタＰＣとコマンドバッ
ファ４１の命令に従って、演算レジスタ回路４３の制御
を実行する。この命令の種類には、右シフト命令、左シ
フト命令、固定小数点による加減乗除演算、浮動小数点
による加減乗除演算、バイナリをフロートに変換する命
令、フロートをバイナリに変換する命令等がある。
【００１７】シリアル演算レジスタ回路４３は、複数の
シフトレジスタｒ１〜ｒ３を有している。入力セレクタ
ＳＥＬ１は、複数のシフトレジスタｒ１〜ｒ３のうち２
個を選択する。１ビット演算ユニットＡＬＵは、セレク
タＳＥＬで選択されたシフトレジスタの所定の１ビット
について演算を行う２入力１出力型になっている。出力
セレクタＳＥＬ２は、１ビット演算ユニットＡＬＵで演
算された結果を外部のシリアルデバイスに送ったり、入
力セレクタＳＥＬ１を介して結果を格納するシフトレジ
スタｒｎに送る。
シフトレジスタｒ１〜ｒ３を有している。入力セレクタ
ＳＥＬ１は、複数のシフトレジスタｒ１〜ｒ３のうち２
個を選択する。１ビット演算ユニットＡＬＵは、セレク
タＳＥＬで選択されたシフトレジスタの所定の１ビット
について演算を行う２入力１出力型になっている。出力
セレクタＳＥＬ２は、１ビット演算ユニットＡＬＵで演
算された結果を外部のシリアルデバイスに送ったり、入
力セレクタＳＥＬ１を介して結果を格納するシフトレジ
スタｒｎに送る。
【００１８】このように構成された装置の動作を説明す
る。図４はレジスタ回路と演算ユニットの説明図で、
（Ａ）はシリアル型、（Ｂ）はパラレル型を表してい
る。シリアル型では、ｎビットのシリアルレジスタから
１ビット演算ユニットＡＬＵに信号が１ビット毎に送ら
れて、必要な演算が行われる。パラレル型では、ｎビッ
トのパラレルレジスタからｎビット演算ユニットＡＬＵ
に信号が一括して送られて、必要な演算が行われる。
る。図４はレジスタ回路と演算ユニットの説明図で、
（Ａ）はシリアル型、（Ｂ）はパラレル型を表してい
る。シリアル型では、ｎビットのシリアルレジスタから
１ビット演算ユニットＡＬＵに信号が１ビット毎に送ら
れて、必要な演算が行われる。パラレル型では、ｎビッ
トのパラレルレジスタからｎビット演算ユニットＡＬＵ
に信号が一括して送られて、必要な演算が行われる。
【００１９】シリアル型のパラレル型に対する優位点
は、１ビット毎に演算するのでバスラインが簡素化され
る点である。プロセス制御においては、制御周期毎に演
算すれば良いので、シリアル型の１ビット演算ユニット
ＡＬＵを用いても演算は充分に間に合うのである。
は、１ビット毎に演算するのでバスラインが簡素化され
る点である。プロセス制御においては、制御周期毎に演
算すれば良いので、シリアル型の１ビット演算ユニット
ＡＬＵを用いても演算は充分に間に合うのである。
【００２０】 尚、上記実施例においては、数値演算部
として固定小数点演算の場合を例を示したが、本発明は
これに限定されるものではなく、浮動小数点演算でも差
し支えない。また、アナログ信号入出力装置の取り扱う
信号として計装用信号を例示したが、工作機械やトラン
スファーライン等の加工・組立産業用のアナログ信号を
入出力する用途でも差し支えない。
として固定小数点演算の場合を例を示したが、本発明は
これに限定されるものではなく、浮動小数点演算でも差
し支えない。また、アナログ信号入出力装置の取り扱う
信号として計装用信号を例示したが、工作機械やトラン
スファーライン等の加工・組立産業用のアナログ信号を
入出力する用途でも差し支えない。
【００２１】
【発明の効果】以上説明したように、請求項１記載の本
発明によれば、フィールド機器に給電をする伝送器電源
と、このフィールド機器とアナログ信号の授受をするフ
ィールドインターフェイスと、このフィールドインター
フェイスから送られた電圧信号をパルス幅信号に変換す
る電圧／パルス幅変換回路と、絶縁回路を介して電圧／
パルス幅変換回路とパルス幅信号を授受するゲートアレ
イ回路と、を有し、前記ゲートアレイ回路は、前記伝送
器電源の電圧制御信号を送る直流電圧制御部と、前記変
換したパルス幅信号を後述する数値演算部で取り扱われ
るディジタル信号に変換するパルス幅信号入出力部と、
上位バスとの通信を管理する通信制御部と、前記パルス
幅信号入出力部で変換したディジタル信号に対してシリ
アル数値演算を施す数値演算部とを単一のゲートアレイ
に集積化している。このような構成によれば、単一のゲ
ートアレイに直流電圧制御部、パルス幅信号入出力部、
通信制御部、及び数値演算部を集積化しているので、ア
ナログ信号入出力装置の部品点数が削減される。
発明によれば、フィールド機器に給電をする伝送器電源
と、このフィールド機器とアナログ信号の授受をするフ
ィールドインターフェイスと、このフィールドインター
フェイスから送られた電圧信号をパルス幅信号に変換す
る電圧／パルス幅変換回路と、絶縁回路を介して電圧／
パルス幅変換回路とパルス幅信号を授受するゲートアレ
イ回路と、を有し、前記ゲートアレイ回路は、前記伝送
器電源の電圧制御信号を送る直流電圧制御部と、前記変
換したパルス幅信号を後述する数値演算部で取り扱われ
るディジタル信号に変換するパルス幅信号入出力部と、
上位バスとの通信を管理する通信制御部と、前記パルス
幅信号入出力部で変換したディジタル信号に対してシリ
アル数値演算を施す数値演算部とを単一のゲートアレイ
に集積化している。このような構成によれば、単一のゲ
ートアレイに直流電圧制御部、パルス幅信号入出力部、
通信制御部、及び数値演算部を集積化しているので、ア
ナログ信号入出力装置の部品点数が削減される。
【００２２】（２）ここで、前記数値演算部は、数値演
算命令をフェッチするコマンドバッファと、プログラム
カウンタとコマンドバッファの命令に従って、演算レジ
スタ回路の制御を実行する演算制御部と、複数のシフト
レジスタを有するシリアル演算レジスタ回路を有する構
成とすると、シリアル演算なのでビットパラレルに演算
器を構成する場合に比較して回路規模が小さくなり、ゲ
ートアレイの集積化が容易になる。
算命令をフェッチするコマンドバッファと、プログラム
カウンタとコマンドバッファの命令に従って、演算レジ
スタ回路の制御を実行する演算制御部と、複数のシフト
レジスタを有するシリアル演算レジスタ回路を有する構
成とすると、シリアル演算なのでビットパラレルに演算
器を構成する場合に比較して回路規模が小さくなり、ゲ
ートアレイの集積化が容易になる。
【００２３】（３）ここで、前記演算制御部は、シフト
演算や加減乗除演算に従って、演算レジスタ回路の制御
を実行する構成とすると、シリアル演算レジスタ回路に
よる各種演算が効率よく行える。
演算や加減乗除演算に従って、演算レジスタ回路の制御
を実行する構成とすると、シリアル演算レジスタ回路に
よる各種演算が効率よく行える。
【００２４】（４）また、前記演算レジスタ回路は、演
算精度で必要とされるビット幅を有すると共に、右シフ
トと左シフトが可能である構成とすると、シフト演算を
用いた乗除演算が円滑に行える。
算精度で必要とされるビット幅を有すると共に、右シフ
トと左シフトが可能である構成とすると、シフト演算を
用いた乗除演算が円滑に行える。
【００２５】（５）また、前記演算レジスタ回路は、前
記複数のシフトレジスタのうち２個を選択する入力セレ
クタと、この入力セレクタで選択されたシフトレジスタ
の所定の１ビットについて演算を行う２入力１出力の１
ビット演算ユニットと、この１ビット演算ユニットの演
算結果を前記入力セレクタを介して結果を格納するシフ
トレジスタに送る出力セレクタとを有する構成とする
と、演算ユニットが１ビットで済むので、ビットパラレ
ルの演算ユニットを持つ演算器を構成する場合に比較し
て回路規模が小さくなり、ゲートアレイの集積化が容易
になる。
記複数のシフトレジスタのうち２個を選択する入力セレ
クタと、この入力セレクタで選択されたシフトレジスタ
の所定の１ビットについて演算を行う２入力１出力の１
ビット演算ユニットと、この１ビット演算ユニットの演
算結果を前記入力セレクタを介して結果を格納するシフ
トレジスタに送る出力セレクタとを有する構成とする
と、演算ユニットが１ビットで済むので、ビットパラレ
ルの演算ユニットを持つ演算器を構成する場合に比較し
て回路規模が小さくなり、ゲートアレイの集積化が容易
になる。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】ゲートアレイの詳細を説明する機能ブロック図
である。
である。
【図３】数値演算部の詳細を説明する機能ブロック図で
ある。
ある。
【図４】レジスタ回路と演算ユニットの説明図である。
【図５】従来のアナログ信号入出力装置の構成ブロック
図である。
図である。
２２ 伝送器電源
２３ フィールドインターフェイス部
２４ 電圧／パルス幅変換回路
２５ ゲートアレイ
３２ 直流電圧制御部
３５ データ取り込み部（パルス幅信号入出力部）
３６ 通信制御部
３９ 数値演算部
フロントページの続き
(56)参考文献 特開 平６−311033（ＪＰ，Ａ)
特開 平６−149697（ＪＰ，Ａ)
特開 平９−178547（ＪＰ，Ａ)
特開 平７−143013（ＪＰ，Ａ)
特開 昭53−87158（ＪＰ，Ａ)
特開 平８−205257（ＪＰ，Ａ)
長嶋洋一，マイコン・システム構築技
術セミナー 上級レベル：ＡＳＩＣシス
テム，インターフェース，日本，ＣＱ出
版株式会社，1989年11月 １日，第15巻
第11号，第234頁〜第236頁
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 3/05 311
Claims (5)
- 【請求項１】フィールド機器に給電をする伝送器電源
と、 このフィールド機器とアナログ信号の授受をするフィー
ルドインターフェイスと、 このフィールドインターフェイスから送られた電圧信号
をパルス幅信号に変換する電圧／パルス幅変換回路と、絶縁回路を介して電圧／パルス幅変換回路とパルス幅信
号を授受するゲートアレイ回路と、 を有し、前記ゲートアレイ回路は、 前記 伝送器電源の電圧制御信号を送る直流電圧制御部
と、前記変換したパルス幅信号を後述する数値演算部で
取り扱われるディジタル信号に変換するパルス幅信号入
出力部と、上位バスとの通信を管理する通信制御部と、
前記パルス幅信号入出力部で変換したディジタル信号に
対してシリアル数値演算を施す数値演算部とを単一のゲ
ートアレイに集積化したことを特徴とするアナログ信号
入出力装置。 - 【請求項２】前記数値演算部は、数値演算命令をフェッ
チするコマンドバッファと、プログラムカウンタとコマ
ンドバッファの命令に従って、演算レジスタ回路の制御
を実行する演算制御部と、複数のシフトレジスタを有す
るシリアル演算レジスタ回路を有することを特徴とする
請求項１記載のアナログ信号入出力装置。 - 【請求項３】前記演算制御部は、シフト演算や加減乗除
演算に従って、演算レジスタ回路の制御を実行すること
を特徴とする請求項２記載のシリアル数値演算装置及び
これを用いたアナログ信号入出力装置。 - 【請求項４】前記演算レジスタ回路は、演算精度で必要
とされるビット幅を有すると共に、右シフトと左シフト
が可能であることを特徴とする請求項２記載のアナログ
信号入出力装置。 - 【請求項５】前記演算レジスタ回路は、前記複数のシフ
トレジスタのうち２個を選択する入力セレクタと、この
入力セレクタで選択されたシフトレジスタの所定の１ビ
ットについて演算を行う２入力１出力の１ビット演算ユ
ニットと、この１ビット演算ユニットの演算結果を前記
入力セレクタを介して結果を格納するシフトレジスタに
送る出力セレクタとを有することを特徴とする請求項２
記載のアナログ信号入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33993197A JP3500623B2 (ja) | 1997-12-10 | 1997-12-10 | アナログ信号入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33993197A JP3500623B2 (ja) | 1997-12-10 | 1997-12-10 | アナログ信号入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11175259A JPH11175259A (ja) | 1999-07-02 |
| JP3500623B2 true JP3500623B2 (ja) | 2004-02-23 |
Family
ID=18332120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33993197A Expired - Fee Related JP3500623B2 (ja) | 1997-12-10 | 1997-12-10 | アナログ信号入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3500623B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4298610B2 (ja) * | 2004-08-31 | 2009-07-22 | キヤノン株式会社 | データ記憶装置 |
-
1997
- 1997-12-10 JP JP33993197A patent/JP3500623B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 長嶋洋一，マイコン・システム構築技術セミナー 上級レベル：ＡＳＩＣシステム，インターフェース，日本，ＣＱ出版株式会社，１９８９年１１月 １日，第１５巻 第１１号，第２３４頁〜第２３６頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11175259A (ja) | 1999-07-02 |
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