JP2008263678A - サーボモータ制御装置 - Google Patents

Abstract

【課題】上位通信と下位通信との情報引渡しの無駄時間を低減する。
【解決手段】上位コントローラとのシリアル通信で得た上位情報をパラレルデータに変換する上位通信ＩＦ回路４と、装置を統括するＣＰＵ２と、ＣＰＵの処理情報を格納するメモリ３と、ＣＰＵの生成する下位情報のパラレルデータを複数ポートのシリアルデータに双方向変換する下位通信ＩＦマスタ回路５と、を搭載したＣＰＵ基板１と、下位情報のシリアルデータをパラレルデータに双方向変換する下位通信ＩＦスレーブ回路１１と、下位通信ＩＦスレーブ回路のパラレルデータに基づいてモータ駆動信号を生成するサーボ制御回路１２と、モータ駆動信号を電力変換するパワー回路１３と、を搭載したサーボ基板１０と、を備えたサーボモータ制御装置において、上位通信ＩＦ回路と下位通信ＩＦマスタ回路との間を専用通信線１０３にてシリアル通信接続した。
【選択図】図１

Description

本発明は、民生機器や産業機器にて利用されるシリアル通信を利用したサーボモータ制御装置に関する。

一般的なネットワークを利用したサーボモータ制御装置は、上位コントローラから通信により指令を受け、その指令値とモータに設置された位置検出センサのフィードバック値に基づきＣＰＵ（中央演算処理装置）にてサーボ制御演算を行い、モータへの指令値を電力変換してモータを動作させている。
最近では、１つのＣＰＵにて多軸サーボを制御する際に、ＣＰＵのパラレルバスを複数のサーボ制御回路に接続するのではなく、シリアルバスに変換してサーボ制御回路に接続している。これは、基板パターンの省配線化やインターフェイスの標準化を狙ったものである。

図７は１つのＣＰＵから構成されるサーボモータ制御装置を示す図である。この図において、１は装置を統括するＣＰＵ基板である。２は前記ＣＰＵ基板に搭載され、装置の制御処理を行う統括ＣＰＵである。３は前記ＣＰＵ基板に搭載され、統括ＣＰＵのプログラムやデータを格納するためのメモリである。４は前記ＣＰＵ基板に搭載され、上位コントローラと通信するための上位通信ＩＦ回路である。５は前記ＣＰＵ基板に搭載され、ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバス１００をシリアルバス１０２に変換するための下位通信ＩＦマスタ回路である。１０はサーボ制御を行うためのサーボ基板である。１１は前記サーボ基板に搭載され、ＣＰＵ基板とシリアルバスが接続され、ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバス１０１に変換する下位通信ＩＦスレーブ回路である。１２は前記サーボ基板に搭載され、サーボ制御を行うためのサーボ制御回路である。１３は前記サーボ基板に搭載され、サーボ制御回路から出力されるモータへの指令値を電力変換するモータパワー回路である。１４はモータであり、１５はモータに設置された位置検出センサである。
図７では、下位通信ＩＦマスタ回路５に、複数のシリアルバスのインターフェイスが設置されており、複数のサーボ基板１０を接続しており、多軸サーボモータの制御を行うことができるようになっている。

また、前記ハードウェア構成とは異なり、ＣＰＵ基板とサーボ基板などをシリアル通信にて接続する構成もある（例えば、特許文献１、特許文献２、特許文献３参照）。
図９は１つのＣＰＵから構成され、シリアル通信を使用したサーボ制御装置を示す図である。この図において、１は装置を統括するＣＰＵ基板である。２は前記ＣＰＵ基板に搭載され、装置の制御処理を行う統括ＣＰＵである。３は前記ＣＰＵ基板に搭載され、統括ＣＰＵのプログラムやデータを格納するためのメモリである。４０は統括ＣＰＵのパラレルバスデータをシリアル通信１０７に変換するシリアルＩ／Ｆ回路である。４１はシリアルＩ／Ｆを介してＣＰＵの指令を受けるサーボ制御回路であり、１０はサーボ制御回路を搭載したサーボ基板である。ＣＰＵ基板と複数のサーボ基板間はシリアル通信線を介してマルチドロップ配線され、統括ＣＰＵはサーボ制御装置の制御処理を行っている。
特許第３３６３０６３号公報（第１０頁、図１） 特許第２５７８７７３号公報（第５頁、図１） 特開平１０−３２６１０７号（第１８頁、図１）

ところが、上位コントローラからの情報をＣＰＵにて送受信処理してサーボ基板と情報のやり取りを行う場合、ＣＰＵは上位通信ＩＦ回路から通信情報をメモリにコピー処理し、サーボ基板にて必要な情報を選択してメモリから下位通信ＩＦ回路へ引き渡すことになる。これは、上位コントローラからの情報をＣＰＵにて何も加工せずにサーボ基板に引き渡す場合、あるいはサーボ基板の情報をＣＰＵにて何も加工せずに上位コントローラに引き渡す場合は、ＣＰＵはただのデータコピー処理を行うことにより、システムとして通信の無駄時間が生じることになり、システムとして性能低下につながり問題となる。
また、特許文献１に示すようなシリアル通信を利用したシステムの場合、ＣＰＵ基板とサーボ基板間はマルチドロップ配線されているため、複数のサーボ情報をシリアル通信線にて伝送することになる。これにより、シリアル通信時間が多くかかり、システムとして性能低下の原因となるため問題となる。
本発明はこのような問題点に鑑みてなされたものであり、上位通信と下位通信との情報引渡しの無駄時間を低減し、システムとしての性能低下を抑制したサーボモータ制御装置を提供することを目的とする。

上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、上位コントローラとのシリアル通信て得た上位情報をパラレルデータに変換する上位通信ＩＦ回路と、前記上位情報をもとに装置を統括するＣＰＵと、前記ＣＰＵの処理情報を格納するメモリと、前記ＣＰＵの生成する下位情報のパラレルデータを複数ポートのシリアルデータに双方向変換する下位通信ＩＦマスタ回路と、を搭載したＣＰＵ基板と、前記下位情報のシリアルデータをパラレルデータに双方向変換する下位通信ＩＦスレーブ回路と、前記下位通信ＩＦスレーブ回路のパラレルデータに基づいてモータ駆動信号を生成するサーボ制御回路と、前記モータ駆動信号を電力変換するパワー回路と、を搭載したサーボ基板と、を備えたサーボモータ制御装置において、前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路との間が専用通信線にてシリアル通信接続されたことを特徴とするものである。
請求項２に記載の発明は、請求項１記載のサーボモータ制御装置において、前記上位通信ＩＦ回路は、前記上位情報を送受信するための送信回路および受信回路と、送受信情報を格納するための送信メモリおよび受信メモリと、送受信メモリの一部情報を前記専用通信線にて下位通信ＩＦマスタ回路へ送信するための専用通信送信バッファと、前記下位通信ＩＦマスタ回路から送られてきた情報を受信するための専用通信受信バッファと、前記専用通信送信バッファと前記専用通信受信バッファのデータを前記送信メモリおよび前記受信メモリのどの領域に格納するかを示す専用通信データ選択アドレス設定レジスタとを備え、前記下位通信ＩＦマスタ回路は、前記下位通信ＩＦスレーブ回路からの情報を送受信するためのシリアルデータ送信回路およびシリアルデータ受信回路と、各送受信データを格納するための送信メモリおよび受信メモリと、送受信メモリの一部データを専用通信にて上位通信ＩＦ回路へ送信するための専用通信送信バッファと、前記上位通信ＩＦ回路から送られてきた情報を受信するための専用通信受信バッファと、前記専用通信送信バッファと前記専用通信受信バッファの情報を前記送信メモリおよび前記受信メモリのどの領域に格納するかを示す専用通信データ選択アドレス設定レジスタと、を備えたことを特徴とするものである。
請求項３に記載の発明は、請求項２記載のサーボモータ制御装置において、前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路の間を前記専用通信線にて送受信する情報のバイト数を設定するためのバイト数設定レジスタと、そのバイト数分カウントアップするカウンタとを備え、前記カウンタの示すカウンタ値を専用通信データ選択アドレス設定レジスタのアドレス値と加算して前記送信メモリと前記受信メモリに指定することを特徴とするものである。
請求項４に記載の発明は、請求項３記載のサーボモータ制御装置において、上位通信ＩＦ回路と下位通信ＩＦマスタ回路に内蔵されるバイト数設定レジスタとカウンタとカウンタ値を専用通信データ選択アドレス設定レジスタのアドレス値と加算して送受信メモリに指定する回路を複数備えたことを特徴とするものである。
請求項５に記載の発明は、請求項1記載のサーボモータ制御装置において、前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路間の専用通信線のインターフェイスを複数ポート備えたことを特徴とするものである。

請求項１に記載の発明によると、上位コントローラから送られてきた情報を上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線を利用して、ＣＰＵの介在なく転送することができる。また、サーボ基板から送られてきた情報を下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線を利用して、ＣＰＵの介在なく転送することができる。これにより、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を軽減することができるため、システムの性能向上につながることになる。
請求項２に記載の発明によると、上位コントローラから送られてきた上位通信ＩＦ回路の受信メモリに格納された情報のうち、サーボ基板へ転送したい情報のみを指定できる。また、サーボ基板から送られてきた下位通信ＩＦマスタ回路の受信メモリに格納された情報のうち、上位コントローラへ転送したい情報のみを指定できる。これにより、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を軽減することができるため、システムの性能向上につながることになる。
請求項３に記載の発明によると、上位コントローラから送られてきた上位通信ＩＦ回路の受信メモリに格納された情報のうち、数バイト連続した情報をサーボ基板へ転送することができる。また、サーボ基板から送られてきた下位通信ＩＦマスタ回路の受信メモリに格納された情報のうち、数バイト連続した情報を上位コントローラへ転送することができる。これにより、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を軽減することができるため、システムの性能向上につながることになる。
請求項４に記載の発明によると、上位コントローラから送られてきた上位通信ＩＦ回路の受信メモリに格納された情報のうち、数バイト連続した情報が数箇所に分かれていてもサーボ基板へ転送することができる。また、サーボ基板から送られてきた下位通信ＩＦマスタ回路の受信メモリに格納された情報のうち、数バイト連続した情報が数箇所に分かれていても上位コントローラへ転送することができる。これにより、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を軽減することができるため、システムの性能向上につながることになる。
請求項５に記載の発明によると、下位通信ＩＦマスタ回路が複数設置されたシステムの場合でも１つの上位通信ＩＦ回路と専用通信線にて接続できる。これにより、１つのＣＰＵにて大きなシステムを構成することが可能となり、システムのカスタマイズ性が向上する。また、大きなシステムの場合、ＣＰＵの処理負荷を軽減することができるため、システムの性能向上につながることになる。

以下、本発明の実施の形態について図を参照して説明する。

図１は、本発明のサーボモータ制御装置のブロック図である。図１において、１は装置を統括するＣＰＵ基板である。２は前記ＣＰＵ基板に搭載され、装置の制御処理を行う統括ＣＰＵである。３は前記ＣＰＵ基板に搭載され、統括ＣＰＵのプログラムやデータを格納するためのメモリである。４は前記ＣＰＵ基板に搭載され、上位コントローラと上位情報を通信するための上位通信ＩＦ回路である。５は前記ＣＰＵ基板に搭載され、ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバス１００をシリアルバス１０２に変換し下位情報を生成するための下位通信ＩＦマスタ回路である。１０３は上位通信ＩＦ回路と下位通信ＩＦマスタ回路とを接続する専用通信線である。１０はサーボ制御を行うためのサーボ基板である。１１は前記サーボ基板に搭載され、ＣＰＵ基板とシリアルバスが接続され、ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバス１０１に変換する下位通信ＩＦスレーブ回路である。１２は前記サーボ基板に搭載され、サーボ制御を行うためのサーボ制御回路である。１３は前記サーボ基板に搭載され、サーボ制御回路から出力されるモータへの指令値を電力変換するモータパワー回路である。１４はモータであり、１５はモータに設置された位置検出センサである。

図２(ａ)は、本発明の第１実施例の上位通信ＩＦ回路の内部ブロック図である。図２(ａ)において、２０は上位コントローラから伝送されてきた情報を受信するための受信回路である。２１は上位コントローラへ情報を送信するための送信回路である。２２は受信メモリ、２３は送信メモリである。２４は受信メモリの情報をサーボ基板へ転送するための専用通信送信バッファである。２５はサーボ基板からの情報を受信して送信メモリへ転送するための専用通信受信バッファである。２６は送受信メモリのアドレスを指定するための専用通信データ選択アドレス設定レジスタである。１００はＣＰＵローカルパラレルバス、１０３は専用通信線、１０４は上位コントローラと上位情報を通信する上位通信線である。２００は専用通信送信データ選択アドレス、２０１は専用通信送信データ、２０２は専用通信受信データ選択アドレス、２０３は専用通信受信データである。

図２(ｂ)は、本発明の第１実施例の下位通信ＩＦマスタ回路の内部ブロック図である。図２(ｂ)において、３０はサーボ基板から伝送されてきた情報を受信するための受信回路である。３１はサーボ基板へ情報を送信するための送信回路である。３２は受信メモリ、３３は送信メモリである。２４は受信メモリの情報をＣＰＵ基板へ転送するための専用通信送信バッファである。２５はＣＰＵ基板からの情報を受信して送信メモリへ転送するための専用通信受信バッファである。２６は送受信メモリのアドレスを指定するための専用通信データ選択アドレス設定レジスタである。１００はＣＰＵローカルパラレルバス、１０２はサーボ基板と下位情報を通信するためのシリアルバス、１０３は専用通信線である。２００は専用通信送信データ選択アドレス、２０１は専用通信送信データ、２０２は専用通信受信データ選択アドレス、２０３は専用通信受信データである。

図６は、本発明の上位通信ＩＦ回路と下位通信ＩＦマスタ回路との間のデータの流れについて示した図である。また、図８は従来の上位通信ＩＦ回路と下位通信ＩＦマスタ回路との間のデータの流れについて示した図である。
まず、図８について説明する。従来は、上位コントローラから上位通信ＩＦ回路にてデータを受信した場合、ＣＰＵは上位通信ＩＦ回路からその受信データを読み出す。読み出したデータは、ＣＰＵにて一旦メモリに書き込みされる。その後、下位通信ＩＦマスタ回路へ書き込み処理を行う段階で、ＣＰＵはメモリから受信データを読み出し、下位通信ＩＦマスタ回路へ書き込んだ後、サーボ基板へ送信される。また、サーボ基板から下位通信ＩＦマスタ回路にてデータを受信した場合、ＣＰＵは下位通信ＩＦマスタ回路からその受信データを読み出す。読み出したデータは、ＣＰＵにて一旦メモリに書き込みされる。その後、上位通信ＩＦ回路へ書き込み処理を行う段階で、ＣＰＵはメモリから受信データを読み出し、上位通信ＩＦ回路へ書き込んだ後、上位コントローラへ送信される。

一方、本発明の場合について、図６にて説明する。まず、システムの初期化処理として、上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線を介して転送するデータを選択するため、専用通信データ選択アドレスを設定する。同様に、下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線を介して転送するデータを選択するため、専用通信データ選択アドレスを設定する。システムの通常動作が開始された後は、上位コントローラから上位通信ＩＦ回路にてデータを受信した場合、ＣＰＵを介さずに上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線にてデータを転送し、サーボ基板へ送信される。また、サーボ基板から下位通信ＩＦマスタ回路にてデータを受信した場合、ＣＰＵを介さずに下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線にてデータを転送し、上位コントローラへ送信される。

上記サーボモータ制御装置によれば、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を大幅に軽減することができるため、システムの性能向上につながることがわかる。

図３は、本発明の第２実施例の上位通信ＩＦ回路の内部ブロック図である。下位通信ＩＦマスタ回路にも同様の回路が構成されるが図を省略する。図３において、図２(ａ)から追加された機能は、２７のカウンタと２８のバイト数設定レジスタである。

図３では、まず、システム初期化の際に、上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線を介して転送するデータブロックを選択するため、専用通信データ選択アドレスとそのアドレスから連続するバイト数を各レジスタに設定する。同様に、下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線を介して転送するデータブロックを選択するため、専用通信データ選択アドレスとそのアドレスから連続するバイト数を各レジスタに設定する。
システムの通常動作が開始された後は、上位コントローラから上位通信ＩＦ回路にてデータを受信した場合、ＣＰＵを介さずに上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線にて設定バイト数のデータを転送し、サーボ基板へ送信される。また、サーボ基板から下位通信ＩＦマスタ回路にてデータを受信した場合、ＣＰＵを介さずに下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線にて設定バイト数のデータを転送し、上位コントローラへ送信される。この際、カウンタでは、バイト数設定レジスタにて設定された値のカウントアップ動作を行い、そのカウンタ出力値と専用通信データ選択アドレス設定レジスタの設定値が加算され、送受信メモリのアドレス情報とされる。
これにより、上位コントローラから送られてきた上位通信ＩＦ回路の受信メモリに格納された情報のうち、数バイト連続した情報をサーボ基板へ転送することができる。また、サーボ基板から送られてきた下位通信ＩＦマスタ回路の受信メモリに格納された情報のうち、数バイト連続した情報を上位コントローラへ転送することができる。

上記サーボモータ制御装置によれば、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を大幅に軽減することができるため、システムの性能向上につながることがわかる。

図４は、本発明の第３実施例の上位通信ＩＦ回路の内部ブロック図である。下位通信ＩＦマスタ回路にも同様の回路が構成されるが図を省略する。図４において、図３から追加された機能は、２６の専用通信データ選択アドレス設定レジスタと２７のカウンタと２８のバイト数設定レジスタが夫々複数設置されている点である。

図４では、まず、システム初期化の際に、上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線を介して転送する複数のデータブロックを選択するため、専用通信データ選択アドレスとそのアドレスから連続するバイト数を各レジスタに複数ブロック設定する。同様に、下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線を介して転送する複数のデータブロックを選択するため、専用通信データ選択アドレスとそのアドレスから連続するバイト数を各レジスタに複数ブロック設定する。
システムの通常動作が開始された後は、上位コントローラから上位通信ＩＦ回路にてデータを受信した場合、ＣＰＵを介さずに上位通信ＩＦ回路から下位通信ＩＦマスタ回路へ専用通信線にて設定バイト数の複数データブロックを転送し、サーボ基板へ送信される。また、サーボ基板から下位通信ＩＦマスタ回路にてデータを受信した場合、ＣＰＵを介さずに下位通信ＩＦマスタ回路から上位通信ＩＦ回路へ専用通信線にて設定バイト数の複数データブロックを転送し、上位コントローラへ送信される。この際、カウンタでは、バイト数設定レジスタにて設定された値のカウントアップ動作を行い、そのカウンタ出力値と専用通信データ選択アドレス設定レジスタの設定値が加算され、送受信メモリのアドレス情報とされる。
これにより、上位コントローラから送られてきた上位通信ＩＦ回路の受信メモリに格納された情報のうち、数バイト連続した複数データブロックの情報をサーボ基板へ転送することができる。また、サーボ基板から送られてきた下位通信ＩＦマスタ回路の受信メモリに格納された情報のうち、数バイト連続した複数データブロックの情報を上位コントローラへ転送することができる。

上記サーボモータ制御装置によれば、１つのＣＰＵにて多軸サーボを制御する場合、ＣＰＵの処理負荷を大幅に軽減することができるため、システムの性能向上につながることがわかる。

図５は、本発明の第４実施例のサーボモータ制御装置のブロック図である。
図５において、図１から追加された機能は、５の下位通信ＩＦマスタ回路が複数個設置されている点である。

図５によると、上位通信ＩＦ回路には複数の専用通信線が設置されているため、下位通信ＩＦマスタ回路が複数設置されたシステムの場合でも１つの上位通信ＩＦ回路と専用通信線にて接続できる。

本発明のサーボモータ制御装置によれば、１つのＣＰＵにて大きなシステムを構成することが可能となり、システムのカスタマイズ性が向上できる。また、大きなシステムの場合、ＣＰＵの処理負荷を軽減する効果が大きいため、大幅なシステムの性能向上につながることになる。

本発明により、１つのＣＰＵにて複数のサーボ基板を制御し、高性能なロボットシステムを実現することができる。

本発明の第１実施例を示すサーボモータ制御装置のブロック図 本発明の第１実施例の上位通信ＩＦ回路と下位通信ＩＦマスタ回路の内部ブロック図 本発明の第２実施例を示す上位通信ＩＦ回路の内部ブロック図 本発明の第３実施例を示す上位通信ＩＦ回路の内部ブロック図 本発明の第４実施例を示すサーボモータ制御装置のブロック図 本発明の上位通信ＩＦ回路と下位通信ＩＦマスタ回路との間のデータの流れについて示した図 従来の第１実施例を示すサーボモータ制御装置のブロック図 従来の上位通信ＩＦ回路と下位通信ＩＦマスタ回路との間のデータの流れについて示した図 従来の第２実施例を示すサーボモータ制御装置のブロック図

符号の説明

１ ＣＰＵ基板
２ ＣＰＵ
３ メモリ
４ 上位通信ＩＦ回路
５ 下位通信ＩＦマスタ回路
１０ サーボ基板
１１ 下位通信ＩＦスレーブ回路
１２ サーボ制御回路
１３ モータパワー回路
１４ モータ
１５ 位置検出センサ
２０ 受信回路
２１ 送信回路
２２ 受信メモリ
２３ 送信メモリ
２４ 専用通信送信バッファ
２５ 専用通信受信バッファ
２６ 専用通信データ選択アドレス設定レジスタ
２７ カウンタ
２８ バイト数設定レジスタ
３０ シリアルバス受信回路
３１ シリアルバス送信回路
３２ 受信メモリ
３３ 送信メモリ
４０ シリアルＩＦ回路
４１ サーボ制御回路
１００ ＣＰＵローカルパラレルバス
１０１ パラレルバス
１０２ シリアルバス
１０３ 専用通信線
１０４ 上位通信線
１０５ 専用通信線１
１０６ 専用通信線２
１０７ シリアル通信
２００ 専用通信送信データ選択アドレス
２０１ 専用通信送信データ
２０２ 専用通信受信データ選択アドレス
２０３ 専用通信受信データ

Claims (5)

1. 上位コントローラとのシリアル通信で得た上位情報をパラレルデータに変換する上位通信ＩＦ回路と、前記上位情報をもとに装置を統括するＣＰＵと、前記ＣＰＵの処理情報を格納するメモリと、前記ＣＰＵの生成する下位情報のパラレルデータを複数ポートのシリアルデータに双方向変換する下位通信ＩＦマスタ回路と、を搭載したＣＰＵ基板と、
   前記下位情報のシリアルデータをパラレルデータに双方向変換する下位通信ＩＦスレーブ回路と、前記下位通信ＩＦスレーブ回路のパラレルデータに基づいてモータ駆動信号を生成するサーボ制御回路と、前記モータ駆動信号を電力変換するパワー回路と、を搭載したサーボ基板と、
   を備えたサーボモータ制御装置において、
   前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路との間を専用通信線にてシリアル通信接続されたことを特徴とするサーボモータ制御装置。
2. 前記上位通信ＩＦ回路は、上位情報を送受信するための送信回路および受信回路と、送受信情報を格納するための送信メモリおよび受信メモリと、送受信メモリの一部情報を前記専用通信線にて下位通信ＩＦマスタ回路へ送信するための専用通信送信バッファと、前記下位通信ＩＦマスタ回路から送られてきた情報を受信するための専用通信受信バッファと、前記専用通信送信バッファと前記専用通信受信バッファのデータを前記送信メモリおよび前記受信メモリのどの領域に格納するかを示す専用通信データ選択アドレス設定レジスタとを備え、
   前記下位通信ＩＦマスタ回路は、前記下位通信ＩＦスレーブ回路からの情報を送受信するためのシリアルデータ送信回路およびシリアルデータ受信回路と、各送受信データを格納するための送信メモリおよび受信メモリと、送受信メモリの一部データを専用通信にて上位通信ＩＦ回路へ送信するための専用通信送信バッファと、前記上位通信ＩＦ回路から送られてきた情報を受信するための専用通信受信バッファと、前記専用通信送信バッファと前記専用通信受信バッファの情報を前記送信メモリおよび前記受信メモリのどの領域に格納するかを示す専用通信データ選択アドレス設定レジスタと、を備えたことを特徴とする請求項１記載のサーボモータ制御装置。
3. 前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路の間を前記専用通信線にて送受信する情報のバイト数を設定するためのバイト数設定レジスタと、そのバイト数分カウントアップするカウンタとを備え、
   前記カウンタの示すカウンタ値を専用通信データ選択アドレス設定レジスタのアドレス値と加算して前記送信メモリと前記受信メモリに指定することを特徴とする請求項２記載のサーボモータ制御装置。
4. 前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路に内蔵されるバイト数設定レジスタとカウンタとカウンタ値を専用通信データ選択アドレス設定レジスタのアドレス値と加算して送受信メモリに指定する回路を複数備えたことを特徴とする請求項３記載のサーボモータ制御装置。
5. 前記上位通信ＩＦ回路と前記下位通信ＩＦマスタ回路間の専用通信線のインターフェイスを複数ポート備えたことを特徴とする請求項1記載のサーボモータ制御装置。

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