JP2008059674A - 半導体記憶装置 - Google Patents
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Abstract
【課題】 スタティック型メモリセルに生じた欠陥を高精度、短時間に検査すること。
【解決手段】 行列状に配置された複数のスタティック型メモリセル1と、行方向に並ぶ複数のスタティック型メモリセルに共通に接続された複数のワード線2と、列方向に並ぶ複数のスタティック型メモリセルに共通に接続され相補対を成す複数のビット線3と、相補対を成すビット線を電源電位に設定する、各ビット線対毎に設けられた複数の第1のプリチャージ回路4と、相補対を成すビット線を接地電位に設定する、各ビット線対毎に設けられた複数の第2のプリチャージ回路5とを備え、メモリセルの動作不良の検査時、電源電位に設定した前記相補対を成すビット線にメモリセルのデータを読み出す読み出し動作と、接地電位に設定した前記相補対を成すビット線にメモリセルのデータを読み出す読み出し動作とを、上記第1及び第2のプリチャージ回路を切り替えて行うようにした。
【選択図】図1
【解決手段】 行列状に配置された複数のスタティック型メモリセル1と、行方向に並ぶ複数のスタティック型メモリセルに共通に接続された複数のワード線2と、列方向に並ぶ複数のスタティック型メモリセルに共通に接続され相補対を成す複数のビット線3と、相補対を成すビット線を電源電位に設定する、各ビット線対毎に設けられた複数の第1のプリチャージ回路4と、相補対を成すビット線を接地電位に設定する、各ビット線対毎に設けられた複数の第2のプリチャージ回路5とを備え、メモリセルの動作不良の検査時、電源電位に設定した前記相補対を成すビット線にメモリセルのデータを読み出す読み出し動作と、接地電位に設定した前記相補対を成すビット線にメモリセルのデータを読み出す読み出し動作とを、上記第1及び第2のプリチャージ回路を切り替えて行うようにした。
【選択図】図1
Description
本発明は、半導体記憶装置、特に、スタティック型半導体記憶装置の検査を高精度かつ、高効率化することができる半導体記憶装置に関するものである。
近年、さまざまな半導体記憶装置が考案され、半導体プロセスの微細化と相まって、1デバイス当たりの集積度は増加の一途をたどっている。一方、プロセスの微細化や仕様システムの低消費電力化のため、動作電源電圧は小さくなる一方であり、半導体記憶装置に記憶される電位レベル・電荷量も減少している。
さらに、微細化に伴い、従来までは問題とならなかった極微小な欠陥(オープン、リーク、抵抗変動、トランジスタ特性変動など)が半導体記憶装置の歩留、性能、信頼性に大きな影響を与えるようになってきた。このため、欠陥の検出に要する検査時間は、集積度の向上と相まって増加しており、半導体記憶装置のコスト増の大きな要因となっている。
図13は、従来の半導体記憶装置の代表的なものとしてスタティック型半導体記憶装置(SRAM)の構成を説明する図であり(例えば、特許文献1参照)、上記の従来のSRAMの一部を示している。
図13に示すように、SRAMは、マトリックス状に配置されたスタティック型メモリセル1と、それらに接続される複数のワード線2と、上記マトリックス状に配置されたスタティック型メモリセル1に接続される複数の相補対を成すビット線3と、上記各相補対をなすビット線3に接続された複数のビット線プリチャージ回路4と、上記各相補対をなすビット線3に接続された複数のセンスアンプ/コラムセレクタ回路6とから構成されるものである。なお、図中、WL0,WL1,WL2は、メモリセル1a,1b,1cに接続されたワード線2a,2b,2cであり、BL,XBLは、上記メモリセル1a,1b,1cに接続された相補対をなすビット線3a,3bである。
図13に示す従来のSRAMにおける動作を以下に説明する。
まず、初期状態において、複数のワード線2は、いずれも選択されておらず、全てのスタティック型メモリセル1は非選択状態にある。この時、ビット線プリチャージ制御信号XBPpが“L”レベルにあり、ビット線プリチャージ回路4を構成するp−MOSトランジスタ4a,4b,4cは全てon状態にある。このため、相補対を成すビット線3a、3bは、いずれも電源電位にプリチャージされている。
まず、初期状態において、複数のワード線2は、いずれも選択されておらず、全てのスタティック型メモリセル1は非選択状態にある。この時、ビット線プリチャージ制御信号XBPpが“L”レベルにあり、ビット線プリチャージ回路4を構成するp−MOSトランジスタ4a,4b,4cは全てon状態にある。このため、相補対を成すビット線3a、3bは、いずれも電源電位にプリチャージされている。
つぎに、ビット線プリチャージ制御信号XBPpが“H”レベルになると、ビット線プリチャージ回路4を構成するp−MOSトランジスタ4a,4b,4cは全てoff状態となり、ビット線プリチャージは終了し、ビット線3a,3bは、“H”に充電されたまま、ハイインピーダンス状態となる。
図14は、上記複数のスタティック型メモリセル1の中のあるスタティック型メモリセル1aの構成を示したもの、図15は、上記あるスタティック型メモリセル1aの読み出し動作のタイミング図である。
スタティック型メモリセル1aは、p−MOSトランジスタTp1とn−MOSトランジスタTn1から成るインバータと、p−MOSトランジスタTp2とn−MOSトランジスタTn2から成るインバータを、一方の出力が他方の入力に、他方の出力が一方の入力につながるよう互いにリング状に接続し、ワード線WL0にゲートを接続したn−MOSトランジスタTa1とTa2によって、上記2つのインバータの出力とビット線BL,XBLとが接続されるようにしたものである。これらスタティック型メモリセルのデータの保持原理は周知のことであり、ここでの詳細の説明は省略する。
次に、上記ビット線3a,3bに関し、ハイインピーダンス状態の後の読み出し動作について説明する。
図15における時間t1にてビット線プリチャージ信号XBPpが“H”となり、ビット線プリチャージが終了し、ビット線3a,3bが、ハイインピーダンス状態となる。その後、時間t2にて、ワード線WL0が外部より駆動されて“H”に遷移される。すると、n−MOSトランジスタTa1,Ta2が導通状態となり、スタティック型メモリセルを構成するインバータの出力は、ビット線BL,XBLに接続される。このとき、スタティック型メモリセルを構成するインバータの出力N1,N2は、いずれかが“H”であり、もう一方は、“L”となっている。このため、“L”となっている側のインバータの出力は、それが接続されるビット線に充電された“H”の電荷を引き抜き、ビット線の電位を引き下げる。図15では、インバータ出力N1が“H”、インバータ出力N2が“L”の場合を示している。
図15における時間t1にてビット線プリチャージ信号XBPpが“H”となり、ビット線プリチャージが終了し、ビット線3a,3bが、ハイインピーダンス状態となる。その後、時間t2にて、ワード線WL0が外部より駆動されて“H”に遷移される。すると、n−MOSトランジスタTa1,Ta2が導通状態となり、スタティック型メモリセルを構成するインバータの出力は、ビット線BL,XBLに接続される。このとき、スタティック型メモリセルを構成するインバータの出力N1,N2は、いずれかが“H”であり、もう一方は、“L”となっている。このため、“L”となっている側のインバータの出力は、それが接続されるビット線に充電された“H”の電荷を引き抜き、ビット線の電位を引き下げる。図15では、インバータ出力N1が“H”、インバータ出力N2が“L”の場合を示している。
上記したように、ビット線プリチャージ信号XBPpが“L”の間(t0〜t1、t5〜t6)に、あらかじめビット線3a,3bは、“H”にプリチャージされている。ビット線プリチャージ終了(t1)の後、時間t2でワード線WL0が“H”となり、n−MOSトランジスタTa1,Ta2が導通状態となるが、この時、ビット線BLとインバータ出力N1は共に“H”であるため、BLとN1の電位は変化しない。一方、ビット線XBLは“H”、インバータ出力N2は“L”であるため、ビット線XBLに充電された電荷は、トランジスタTa2及びTn2を介して徐々に引き抜かれる。この時、インバータ出力N2は、ワード線WL0が“H”に遷移した後の暫くの間、“L”レベルより若干高くなるが、n−MOSトランジスタTa2のオン抵抗Rta2とTn2のオン抵抗Rtn2は、Rta2 》 Rtn2となるように設計されるため、インバータ出力N2が、Tp1とTn1で構成されるインバータのスイッチングレベルを上回ることはなく、インバータ出力N1に影響することは無い。
その後、時間t3にてセンスアンプ活性信号SAEが“H”となり、センスアンプ6がビット線BL,XBLの変化を増幅し、ビット線BLは“H”のままで、ビット線XBLは、“L”に遷移する。さらに、時間t4にてワード線WL0が“L”になると、n−MOSトランジスタTa1,Ta2がoffとなり、ビット線BLとインバータ出力N1、ビット線XBLとインバータ出力N2は遮断される。その後、時間t5にてビット線プリチャージ信号XBPpが“L”になり、ビット線BL,XBLがプリチャージ状態となり、一連の読み出し動作は完了する。
特開平9−017183号公報
スタティック型メモリセルを構成する素子が正常に形成されている場合は、上記の従来例の構成における機能でメモリ動作を十分果す。
しかし、スタティック型メモリセルを構成する素子の内、特にp−MOSトランジスタTp1,Tp2、及び、それにつながる各端子に異常が生じ、いずれか、もしくは双方のp−MOSトランジスタが導通しない異常、または、p−MOSトランジスタのソース、またはドレインがオープンとなる異常が生じた場合、従来例での構成では、異常検出のための検査を高精度かつ、高効率に実施することは非常に困難であり、信頼性の低下を引き起こすと共に、上記の異常を検出しようとすると以下に示す理由から半導体記憶装置のコスト増大につながる。
以下に、その理由について詳細に説明する。
図16は、図14のスタティック型メモリセルにおいて、p−MOSトランジスタTp1のドレインがオープンとなる欠陥が生じた場合の回路であり、図17は、図16のスタティック型メモリセル1aに論理“1”(N1に“H”、N2に“L”)を書き込んだ場合の読み出し動作を示すタイミング図である。
図16は、図14のスタティック型メモリセルにおいて、p−MOSトランジスタTp1のドレインがオープンとなる欠陥が生じた場合の回路であり、図17は、図16のスタティック型メモリセル1aに論理“1”(N1に“H”、N2に“L”)を書き込んだ場合の読み出し動作を示すタイミング図である。
図17において、時間t−3〜t0が書込み動作の一部を示している(これは周知の動作であり、書込み動作全体にかかる詳細な説明は省略する)。
まず、時間t−3までに、外部より所望のデータ(図17では、N1に“H”、N2に“L”)を書込み、時間t−2にワード線WL0を“L”にしn−MOSトランジスタTa1,Ta2を閉じ、ビット線BLとインバータ出力N1、及び、ビット線XBLとインバータ出力N2の間を遮断する。その後、ビット線プリチャージ信号XBPpが“L”となり、書込み動作は完了する。
この時、時間t−2以降、ノードN1には、図16に示すようにp−MOSトランジスタTp1のドレインがオープンであるために電荷が供給されず、ノードN1に書き込まれた“H”は、ノードN1が有する寄生容量Cparによって、保持されることになる。
しかし、ノードN1には、例えばn−MOSトランジスタTn1やTa1のドレイン接合リークとTn1のオフリークRn1、n−MOSトランジスタTa1のオフリークRa1、p−MOSトランジスタTp1のオフリークと接合リークRp1など、様々なリーク成分が存在する。
図18に、上記ノードN1が有する寄生容量Cparおよび各リーク成分(リーク抵抗)Rn1、Ra1、Rp1を含んだ、図16に示す欠陥を有するスタティック型メモリセル1aの等価回路を示す。図18において、Rn1 《 Ra1+Rp1の時、図17の時間t−2以降に示すような誤動作が生じる。
すなわち、時間t−2においてn−MOSトランジスタTa1、Ta2がオフするため、時間t−2〜t2の間はノードN1はハイインピーダンス状態となる。従って、ノードN1の電位は、“H”レベルからリーク成分Rn1によって徐々に下がり、図17の時間t1〜t2の間にノードN1が“H”→“L”に、ノードN2が“L”→“H”に変化してしまい、この状態を時間t2以降に読み出すため、誤動作が生じる。
上記は、Rn1がRa1+Rp1に対し明らかに小さい場合の動作であるが、もし、リーク抵抗Rn1、Ra1、Rp1を介するリークがほとんどない場合には、スタティック型メモリセル1aの動作タイミングは図19に示すようなものとなる。
まず、図19の時間t−2においてn−MOSトランジスタTa1、Ta2がオフするため、時間t−2〜t2の間、ノードN1はハイインピーダンス状態となる。従って、ノードN1の電位は、“H”レベルからほとんど変化せず、時間t2においてn−MOSトランジスタTa1、Ta2がオンするため、トランジスタTa2,Tn2を介してビット線3bの電荷が引き抜かれるだけで、時間t2以降の読み出し動作では、正常な動作と同等の動作がなされる。
しかし、温度変化や経時変化によりリーク量の増加が生じる場合や、動作サイクルが伸びた場合(t−2〜t2が長い場合)は、図19の破線で示すように、時間t1〜t2の間にノードN1が“H”から“L”に、ノードN2が“L”から“H”に変化してしまい、時間t2以降の読み出し動作において誤動作が生じる。
以上のように、スタティック型メモリセル内の欠陥を検出するには、温度変化を伴った検査や、長時間サイクルでの検査が必要である。しかし、欠陥に伴うリークは、その欠陥メカニズムにより様々な温度依存性を示すため、全ての欠陥を検出するには様々な温度環境で検査を実施する必要があり、現実的に全ての欠陥を検出することは困難である。
本発明は、上記課題を解決するためになされたもので、スタティック型メモリセルに生じた欠陥を高精度かつ短時間で検査することができる半導体記憶装置を提供することを目的とする。
上記課題を解決するために、本発明の第1の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、前記相補対を成すビット線の両方を第1のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第1のプリチャージ回路と、前記相補対を成すビット線の両方を前記第1のプリチャージ電位とは異なる第2のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第2のプリチャージ回路とを備え、前記複数のスタティック型メモリセルの動作不良を検査する時、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第2のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第1のプリチャージ回路と前記第2のプリチャージ回路とを切り替えて行う、ものである。
このような構成の第1の半導体記憶装置では、スタティック型メモリセルを構成するトランジスタが導通しないなどの異常がある場合、スタティック型メモリセルの動作不良の検査時には、第1あるいは第2のいずれかのプリチャージ電位の下での読み出し動作で、書き込まれたデータとは異なるデータが読み出されることとなる。これにより、スタティック型メモリセルに生じた欠陥を、温度変化を伴った検査や長時間サイクルでの検査によらずに高精度、短時間に検査することが可能となる。
また、本発明の第1の半導体記憶装置において、前記第1のプリチャージ回路は複数のp型MOSトランジスタで構成され、前記第2のプリチャージ回路は複数のn型MOSトランジスタで構成されることが好ましい。
また、本発明の第2の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、第1のプリチャージ電位または前記第1のプリチャージ電位と異なる第2のプリチャージ電位を発生する、前記各ビット線対毎に設けられた複数のプリチャージ電位発生回路と、前記相補対を成すビット線の両方を、該プリチャージ電位発生回路から供給された第1あるいは第2のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数のプリチャージ電位設定回路とを備え、前記複数のスタティック型メモリセルの動作不良を検査する時、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第2のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記プリチャージ電位発生回路で発生する動作を切り替えて行う、ものである。
このような構成の第2の半導体記憶装置では、スタティック型メモリセルを構成するトランジスタが導通しないなどの異常がある場合、スタティック型メモリセルの動作不良の検査時には、第1あるいは第2のいずれかのプリチャージ電位の下での読み出し動作で、書き込まれたデータとは異なるデータが読み出されることとなる。これにより、スタティック型メモリセルに生じた欠陥を、温度変化を伴った検査や長時間サイクルでの検査によらずに高精度、短時間に検査することが可能となる。また、この第2の半導体記憶装置では、プリチャージ電位発生回路とプリチャージ電位設定回路のうちプリチャージ電位設定回路のみをビット線対に接続しているので、ビット線の容量負荷を、各ビット線毎に1つのプリチャージ回路を設けた場合と同じ程度に抑えることができ、これにより、通常の読み出し動作時の動作速度や消費電力を従来のものと同程度に維持することができる。
また、本発明の第2の半導体記憶装置において、前記プリチャージ電位設定回路は、複数のCMOSトランスファーゲートで構成されることが好ましい。
また、本発明の第1および第2の半導体記憶装置において、前記第1のプリチャージ電位は電源電位であり、前記第2のプリチャージ電位は接地電位であることが好ましい
また、本発明の第3の半導体記憶装置は、行列状に配置された複数のスタティック型メモリセルと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、前記相補対を成すビット線の両方を第1のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第1のプリチャージ回路と、前記相補対を成すビット線のうちの一方のビット線を第2のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第2のプリチャージ回路と、前記相補対を成すビット線のうちの他方のビット線を第3のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第3のプリチャージ回路とを備え、前記複数のスタティック型メモリセルの動作不良を検査する時、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に、その一方のビット線への前記第2のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に、その他方のビット線への前記第3のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第2のプリチャージ回路と前記第3のプリチャージ回路とを切り替えて行う、ものである。
このような構成の第3の半導体記憶装置では、スタティック型メモリセルを構成するトランジスタが導通しないなどの異常がある場合、スタティック型メモリセルの動作不良の検査時には、第1及び第2のプリチャージ電位の下での読み出し動作、あるいは第1及び第3のプリチャージ電位の下での読み出し動作のいずれかで、書き込まれたデータとは異なるデータが読み出されることとなる。これにより、スタティック型メモリセルに生じた欠陥を、温度変化を伴った検査や長時間サイクルでの検査によらずに高精度、短時間に検査することが可能となる。また、この第3の半導体記憶装置では、第2及び第3のプリチャージ回路はそれぞれ、ビット線対のいずれか一方のビット線をプリチャージするものであるので、それぞれ1つのトランジスタで構成することが可能であり、基板上での占有面積の小さいものとすることができる。
また、本発明の第3の半導体記憶装置において、前記第1のプリチャージ回路は、複数のp型MOSトランジスタで構成され、前記第2のプリチャージ回路および前記第3のプリチャージ回路は、それぞれn型MOSトランジスタで構成されることが好ましい。
また、本発明の第3の半導体記憶装置において、前記第1のプリチャージ電位は電源電位であり、前記第2のプリチャージ電位および前記第3のプリチャージ電位は、それぞれ接地電位であることが好ましい。
以上のように、本発明の半導体記憶装置によれば、相補対を成すビット線に対し、複数レベルのプリチャージ電位を供給する回路を備え、スタティック型メモリセルからのデータ読み出しを前記プリチャージ電位のレベルを切り替えて行うようにすることで、スタティック型メモリセルに生じた欠陥を高精度、短時間に検査することが可能となる。
(実施の形態1)
本発明の実施の形態1について図1、図2、図3、図4を用いて説明する。
図1は本発明の実施の形態1における半導体記憶装置の回路構成を示す図であり、1つのビット線対に対応する回路構成を示している。
本発明の実施の形態1について図1、図2、図3、図4を用いて説明する。
図1は本発明の実施の形態1における半導体記憶装置の回路構成を示す図であり、1つのビット線対に対応する回路構成を示している。
図1において、マトリックス状に配置されたスタティック型メモリセル1(1a,1b,1c)の構成は、図14の従来例におけるスタティック型メモリセル1(1a,1b,1c)の構成と同様である。
ここで、スタティック型メモリセル1(1a,1b,1c)は、各行ごとにワード線2(2a,2b,2c)に、また各列ごとに相補対を成すビット線3(ビット線3a,3b)に接続される。ビット線対には、第1のプリチャージ電位をビット線3a,3bに充電する第1のビット線プリチャージ回路4が接続され、第1のプリチャージ電位は電源電位である。さらに、ビット線対には、第2のプリチャージ電位をビット線3a,3bに充電する第2のビット線プリチャージ回路5が接続され、第2のプリチャージ電位は接地電位である。
また、ビット線対には、読み出し動作時におけるビット線対の電位差を増幅するセンスアンプ及び複数列のビット線対から任意の1ビット線対を選択するコラムセレクタ(センスアンプ/コラムセレクタ回路6)が接続される。
なお、図1では、第1及び第2のプリチャージ回路はそれぞれ1つのみ示しているが、この実施の形態の半導体記憶装置では、前記第1及び第2のプリチャージ回路はそれぞれ、複数のビット線対の各々に対して設けられている。また、センスアンプ/コラムセレクタ回路6も、複数のビット線対の各々に対して設けられている。
第1のビット線プリチャージ回路4は、p−MOSトランジスタ4a,4b,4cで構成される。第1のp−MOSトランジスタ4aは、ソースが電源電位に接続され、ドレインがビット線3aに接続され、ゲートが第1のビット線プリチャージ制御信号XBPpに接続されている。第2のp−MOSトランジスタ4bは、ソースが電源電位に接続され、ドレインがビット線3bに接続され、ゲートが上記制御信号XBPpに接続されている。第3のp−MOSトランジスタ4cは、ソースがビット線3aに接続され、ドレインがビット線3bに接続され、ゲートが上記制御信号XBPpに接続されている。ここで、第3のp−MOSトランジスタ4cは、ビット線3aと3bの電位を高速にイコライズさせるものであり、高速性能を必要としない場合は省略される場合がある。
第2のビット線プリチャージ回路5は、n−MOSトランジスタ5a,5b,5cで構成される。第1のn−MOSトランジスタ5aは、ソースが接地電位に接続され、ドレインがビット線3aに接続され、ゲートが第2のビット線プリチャージ制御信号BPnに接続されている。第2のn−MOSトランジスタ5bは、ソースが接地電位に接続され、ドレインがビット線3bに接続され、ゲートが上記制御信号BPnに接続されている。第3のn−MOSトランジスタ5cは、ソースがビット線3aに接続され、ドレインがビット線3bに接続され、ゲートが上記制御信号BPnに接続されている。ここで、第3のn−MOSトランジスタ5cは、ビット線3aと3bの電位を高速にイコライズさせるものであり、高速性能を必要としない場合は省略される場合がある。
次に、図2、図3で、図1に示す半導体記憶装置の正常な動作を説明する。
図2は、図1中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、第1のビット線プリチャージ回路4によりビット線3a,3bを電源電位にプリチャージする場合の読み出し動作を示すタイミング図である。
図2は、図1中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、第1のビット線プリチャージ回路4によりビット線3a,3bを電源電位にプリチャージする場合の読み出し動作を示すタイミング図である。
図2において、時間t0〜t1の間は、全ワード線2a,2b,2cは“L”、第1のビット線プリチャージ制御信号XBPpが“L”、第2のビット線プリチャージ制御信号BPnが“L”であり、第1のビット線プリチャージ回路4により、ビット線3a,3bが電源電位にプリチャージされる。
次に、時間t1で第1のビット線プリチャージ制御信号XBPpが“H”となるため、ビット線3a,3bへの電源電位プリチャージは終わり、ビット線3a,3bは高インピーダンス状態となる。
次に、時間t2において、ワード線WL0は“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1,Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN1とビット線3aは共に“H”であるため、ビット線3aに電位変動はあらわれない。一方、ノードN2は、“L”、ビット線3bは“H”であるため、ビット線3bは、スタティック型メモリセル1a内のトランジスタTa2及びTn2を介して電荷が引き抜かれ、徐々に電位が下がっていく。次に、時間t3にてセンスアンプ駆動信号SAEが活性状態(“H”)となるため、ビット線3bの電位は一気に“L”レベルに引き抜かれる。この時、ビット線3aの電位に変動はない。このようにして、スタティック型メモリセル1aに予め書き込まれたデータが、正しく読み出される。
図3は、図1中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、第2のビット線プリチャージ回路5によりビット線3a,3bを接地電位にプリチャージする場合の読み出し動作を示すタイミング図である。
図3において、時間t0〜t1の間は、全ワード線2a,2b,2cは“L”、第1のビット線プリチャージ制御信号XBPpが“H”、第2のビット線プリチャージ制御信号BPnが“H”であり、第2のビット線プリチャージ回路5により、ビット線3a,3bが接地電位にプリチャージされる。
次に、時間t1で第2のビット線プリチャージ制御信号BPnが“L”となるため、ビット線3a,3bへの接地電位プリチャージは終わり、ビット線3a,3bは高インピーダンス状態となる。
次に、時間t2において、ワード線WL0は“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1,Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN2とビット線3bは共に“L”であるため、ビット線3bに電位変動はあらわれない。一方、ノードN1は、“H”、ビット線3aは“L”であるため、ビット線3aは、スタティック型メモリセル1a内のトランジスタTp1及びTa1を介して電荷が供給され、徐々に電位が上がっていく。次に、時間t3にてセンスアンプ駆動信号SAEが活性状態(“H”)となるため、ビット線3aの電位は一気に“H”レベルに押し上げられる。この時、ビット線3bの電位に変動はない。このようにして、スタティック型メモリセル1aに予め書き込まれたデータが、正しく読み出される。
次に、図4で、図1に示す半導体記憶装置内のスタティック型メモリセル1aのp−MOSトランジスタTp1のドレインとノードN1の間がオープンとなった場合(図16参照)で、従来例にて課題となる、メモリセルにおける各トランジスタのリークが非常に少ない場合の動作を説明する。
ここで、第1のビット線プリチャージ回路を用いた動作は、図2に示すタイミング図と同様の動作であり、説明を省略する。
次に、第2のビット線プリチャージ回路を用いた動作について、図4に示すタイミング図を用いて説明する。
まず、図4の時間t−2においてWL0が“L”となりn−MOSトランジスタTa1、Ta2がオフする。このため、時間t−2〜t2の間、ノードN1はハイインピーダンス状態となる。ノードN1には、リークがほとんど無いため、その電位は、“H”レベルからほとんど変化しない。
まず、図4の時間t−2においてWL0が“L”となりn−MOSトランジスタTa1、Ta2がオフする。このため、時間t−2〜t2の間、ノードN1はハイインピーダンス状態となる。ノードN1には、リークがほとんど無いため、その電位は、“H”レベルからほとんど変化しない。
次に、時間t−1にて、第2のビット線プリチャージ制御信号BPnが“H”になるため、ビット線3a,3b共に、接地電位にプリチャージされる。次に、時間t1で接地電位プリチャージが終わる。次に、時間t2でワード線WL0が“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1、Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN1の持つ寄生容量と、ビット線3aの有する寄生容量とでは、ビット線3aの持つ寄生容量の方が圧倒的に大きく、このためにノードN1の電位は、急激に接地電位に近づく。このノードN1の変化のため、ノードN2は、“H”に変わる。このスタティック型メモリセル内部のノードN1,N2の状態変化に伴い、ビット線3bが徐々に“H”レベルに近づく。
次に、時間t3にてセンスアンプ6が活性化され、ビット線3bの電位は、一気に“H”となり、ビット線3aは“L”を維持する。つまり、書き込んだデータと異なる読み出しデータが得られ、異常が検出されたことになる。
このように、ビット線プリチャージ回路4を用いた読み出し動作とビット線プリチャージ回路5を用いた読み出し動作の双方を用いることによって、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥が、温度変化を伴った検査や、長時間サイクルでの検査を行うための特殊な検査環境を用いずに、高精度に検出可能となる。
なお、通常の読み出し動作時は、ビット線プリチャージ回路4を用いた読み出し動作、またはビット線プリチャージ回路5を用いた読み出し動作のいずれかを実施すれば良く、双方のビット線プリチャージ回路による動作は、欠陥検出のための検査時に限って実施すればよい。
以上のように本発明の実施の形態1では、行列状に配置された複数のスタティック型メモリセル1a,1b,1cと、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線2a,2b,2cと、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線3a,3bと、前記相補対を成すビット線の両方を電源電位に設定する、各ビット線対毎に設けられた複数の第1のプリチャージ回路4と、前記相補対を成すビット線の両方を接地電位に設定する、各ビット線対毎に設けられた複数の第2のプリチャージ回路5とを備え、前記スタティック型メモリセルの動作不良の検査時、電源電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作と、接地電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作とを、前記第1のプリチャージ回路4と前記第2のプリチャージ回路5とを切り替えて行うようにしたので、スタティック型メモリセル1aのp−MOSトランジスタTp1のドレインとノードN1の間がオープンとなっている場合、上記接地電位にプリチャージしたビット線対にデータを読み出す動作では、メモリセルに書き込まれた論理“1”のデータが、ノードN1にビット線が接続された直後に反転し、書き込まれたデータとは異なるデータが読み出されることとなる。このため、上記のようなスタティック型メモリセル内部の欠陥を、高精度かつ短時間で検出することができる。
なお、上記実施の形態1では、第1のビット線プリチャージ回路4に接続される第1のプリチャージ電位は電源電位、第2のビット線プリチャージ回路5に接続される第2のプリチャージ電位は接地電位とした場合について説明したが、これに限定されるものではなく、例えば、第1のプリチャージ電位が電源電位の1/2より電源電位に近い電位であり、第2のプリチャージ電位が電源電位の1/2より接地電位に近い電位であってもよく、この場合においても上記実施の形態1と同様に、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥を、特殊な検査環境を用いずに高精度に検出することができる。
(実施の形態2)
本発明の実施の形態2について図5、図6、図7、図8を用いて説明する。
図5は本発明の実施の形態2における半導体記憶装置の回路構成を示す図であり、1つのビット線対に対応する回路構成を示している。
本発明の実施の形態2について図5、図6、図7、図8を用いて説明する。
図5は本発明の実施の形態2における半導体記憶装置の回路構成を示す図であり、1つのビット線対に対応する回路構成を示している。
図5において、マトリックス状に配置されたスタティック型メモリセル1(1a,1b,1c)の構成は、図14の従来例におけるスタティック型メモリセル1(1a,1b,1c)の構成と同様である。
ここで、スタティック型メモリセル1(1a,1b,1c)は、各行ごとにワード線2(2a,2b,2c)に、また各列ごとに相補対を成す一対のビット線3(ビット線3a,3b)に接続される。ビット線対には、第1もしくは第2のプリチャージ電位をビット線3a,3bに充電するビット線プリチャージ回路40が接続され、第1のプリチャージ電位は電源電位、第2のプリチャージ電位は接地電位である。
また、ビット線対には、読み出し動作時におけるビット線対の電位差を増幅するセンスアンプ及び複数列のビット線対から任意の1ビット線対を選択するコラムセレクタ(センスアンプ/コラムセレクタ回路6)が接続される。
なお、図5では、1つのビット線対に対応する1つのビット線プリチャージ回路40のみ示しているが、この実施の形態の半導体記憶装置では、前記ビット線プリチャージ回路40は、複数のビット線対の各々に対して設けられている。また、センスアンプ/コラムセレクタ回路6も、複数のビット線対の各々に対して設けられている。
ビット線プリチャージ回路40は、CMOS型トランスファーゲート4d,4e,4f、インバータ4gによって構成され、ビット線を所定のプリチャージ電位に設定するプリチャージ電位設定回路41と、p−MOSトランジスタ4h、n−MOSトランジスタ4iによって構成され、前記プリチャージ電位設定回路41に電源電位および接地電位を供給するプリチャージ電位発生回路42とからなる。
プリチャージ電位設定回路41中の第1のCMOS型トランスファーゲート4dは、ソースがプリチャージ・ノードNpに接続され、ドレインがビット線3aに接続され、n型ゲートがビット線プリチャージ制御信号BPnに接続され、p型ゲートがビット線プリチャージ制御信号XBPnに接続されている。第2のCMOS型トランスファーゲート4eは、ソースがプリチャージ・ノードNpに接続され、ドレインがビット線3bに接続され、n型ゲートがビット線プリチャージ制御信号BPnに接続され、p型ゲートがビット線プリチャージ制御信号XBPnに接続されている。第3のCMOS型トランスファーゲート4fは、ソースがビット線3aに接続され、ドレインがビット線3bに接続され、n型ゲートがビット線プリチャージ制御信号BPnに接続され、p型ゲートがビット線プリチャージ制御信号XBPnに接続されている。ここで、第3のCMOS型トランスファーゲート4fは、ビット線3aと3bの電位を高速にイコライズさせるもので、高速性能を必要としない場合は省略される場合がある。なお、ビット線プリチャージ制御信号XBPnはビット線プリチャージ制御信号BPnの反転信号である。
プリチャージ電位発生回路42中のp−MOSトランジスタ4hは、ソースが電源電位に接続され、ドレインがプリチャージ・ノードNpに接続され、ゲートがプリチャージ電位発生制御信号XPRpに接続されている。n−MOSトランジスタ4iは、ソースが接地電位に接続され、ドレインがプリチャージ・ノードNpに接続され、ゲートがプリチャージ電位発生制御信号PRnに接続されている。
上記プリチャージ電位発生回路42をプリチャージ・ノードNpを介してプリチャージ電位設定回路41に接続することで、ビット線プリチャージ回路40が構成される。
次に、図6、図7で、図1に示す半導体記憶装置の正常な動作を説明する。
図6は、図5中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、ビット線プリチャージ回路4によりビット線3a,3bを電源電位にプリチャージする場合の読み出し動作を示すタイミング図である。
図6は、図5中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、ビット線プリチャージ回路4によりビット線3a,3bを電源電位にプリチャージする場合の読み出し動作を示すタイミング図である。
図6において、時間t0〜t1の間は、全ワード線2a,2b,2cは“L”、ビット線プリチャージ制御信号BPnが“H”、プリチャージ電位発生制御信号XPRp,PRnがともに“L”であるため、プリチャージ電位は電源電位となり、ビット線3a,3bは電源電位にプリチャージされる。
次に、時間t1でビット線プリチャージ制御信号BPnが“L”となるため、ビット線3a,3bへの電源電位プリチャージは終わり、ビット線3a,3bは高インピーダンス状態となる。
次に、時間t2において、ワード線WL0は“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1,Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN1とビット線3aは共に“H”であるため、ビット線3aに電位変動はあらわれない。一方、ノードN2は、“L”、ビット線3bは“H”であるため、ビット線3bは、スタティック型メモリセル1a内のトランジスタTa2及びTn2を介して電荷が引き抜かれ、徐々に電位が下がっていく。次に、時間t3にてセンスアンプ駆動信号SAEが活性状態(“H”)となるため、ビット線3bの電位は一気に“L”レベルに引き抜かれる。この時、ビット線3aの電位に変動はない。このようにして、スタティック型メモリセル1aに予め書き込まれたデータが、正しく読み出される。
図7は、図5中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、ビット線プリチャージ回路40によりビット線3a,3bを接地電位にプリチャージする場合の読み出し動作を示すタイミング図である。
図7において、時間t0〜t1の間は、全ワード線2a,2b,2cは“L”、ビット線プリチャージ制御信号BPnが“H”、プリチャージ電位発生制御信号XPRpが“H”、PRnが“H”であるため、プリチャージ電位は接地電位となり、ビット線3a,3bは接地電位にプリチャージされる。
次に、時間t1でビット線プリチャージ制御信号BPnが“L”となるため、ビット線3a,3bへの接地電位プリチャージは終わり、ビット線3a,3bは高インピーダンス状態となる。
次に、時間t2において、ワード線WL0は“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1,Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN2とビット線3bは共に“L”であるため、ビット線3bに電位変動はあらわれない。一方、ノードN1は、“H”、ビット線3aは“L”であるため、ビット線3aは、スタティック型メモリセル1a内のトランジスタTp1及びTa1を介して電荷が供給され、徐々に電位が上がっていく。次に、時間t3にてセンスアンプ駆動信号SAEが活性状態(“H”)となるため、ビット線3aの電位は一気に“H”レベルに押し上げられる。この時、ビット線3bの電位に変動はない。このようにして、スタティック型メモリセル1aに予め書き込まれたデータが、正しく読み出される。
次に、図8で、図5に示す半導体記憶装置内のスタティック型メモリセル1aのp−MOSトランジスタTp1のドレインとノードN1の間がオープンとなった場合(図16参照)で、従来例にて課題となる、メモリセルにおける各トランジスタのリークが非常に少ない場合の動作を説明する。
ここで、ビット線プリチャージ回路40において、プリチャージ電位発生制御信号XPRp,PRnがともに“L”で、ビット線3a,3bに電源電位をプリチャージする場合の動作は、図6に示すタイミング図と同様の動作であり、説明を省略する。
次に、ビット線プリチャージ回路40において、プリチャージ電位発生制御信号XPRp,PRnがともに“H”でビット線3a,3bに接地電位をプリチャージする場合の動作タイミング図を図8に示す。
まず、図8の時間t−2においてワード線WL0が“L”となりn−MOSトランジスタTa1、Ta2がオフする。このため、時間t−2〜t2の間、ノードN1はハイインピーダンス状態となる。ノードN1には、リークがほとんど無いため、その電位は、“H”レベルからほとんど変化しない。
次に、時間t−1にて、ビット線プリチャージ制御信号BPnが“H”になるため、ビット線3a,3b共に、接地電位にプリチャージされる。次に、時間t1でビット線プリチャージ制御信号BPnが“L”になるため、接地電位プリチャージが終わる。次に、時間t2でワード線WL0が“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1、Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN1の持つ寄生容量と、ビット線3aの有する寄生容量とでは、ビット線3aの持つ寄生容量の方が圧倒的に大きく、このためにノードN1の電位は、急激に接地電位に近づく。このノードN1の変化のため、ノードN2は、“H”に変わる。このスタティック型メモリセル内部のノードN1,N2の状態変化に伴い、ビット線3bが徐々に“H”レベルに近づく。
次に、時間t3にてセンスアンプ6が活性化され、ビット線3bの電位は、一気に“H”となり、ビット線3aは“L”を維持する。つまり、書き込んだデータと異なる読み出しデータが得られ、異常が検出されたことになる。
このように、ビット線プリチャージ回路40において、プリチャージ電位Npを電源電位に設定した動作と接地電位に設定した動作の双方を用いることによって、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥が、温度変化を伴った検査や、長時間サイクルでの検査を行うための特殊な検査環境を用いずに、高精度に検出可能となる。
なお、通常の読み出し動作時は、ビット線プリチャージ回路40のプリチャージ電位は電源電位、もしくは接地電位のいずれかの動作を実施すれば良く、双方のビット線プリチャージ電位による動作は、欠陥検出のための検査時に限って実施すればよい。
以上のように本発明の実施の形態2では、行列状に配置された複数のスタティック型メモリセル1と、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線2と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線3と、前記相補対を成すビット線の両方を電源電位あるいは接地電位に設定する、各ビット線対毎に設けられた複数のプリチャージ電位設定回路41と、前記プリチャージ電位設定回路41に電源電位あるいは接地電位を供給する、各ビット線対毎に設けられた複数のプリチャージ電位発生回路42とを備え、前記スタティック型メモリセルの動作不良を検査するとき、電源電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作と、接地電位にプリチャージしたビット線対に、前記スタティック型メモリセルに書き込まれたデータを読み出す動作とを、前記プリチャージ電位発生回路42で発生する動作を切り替えて行うようにしたので、スタティック型メモリセル1aのp−MOSトランジスタTp1のドレインとノードN1の間がオープンとなっている場合、接地電位にプリチャージしたビット線対にデータを読み出す動作では、メモリセルに書き込まれた論理“1”のデータが、ノードN1にビット線3aが接続された直後に反転し、書き込まれたデータとは異なるデータが読み出されることとなる。このため、上記のようなスタティック型メモリセル内部の欠陥を、高精度かつ短時間で検出することができる。
また、この実施の形態2では、プリチャージ電位発生回路42とプリチャージ電位設定回路41のうちプリチャージ電位設定回路41のみをビット線対に接続しているので、ビット線の容量負荷を、各ビット線毎に1つのプリチャージ回路を設けている従来の半導体記憶装置におけるものと同じ程度に抑えることができ、これにより、通常の読み出し動作時の動作速度や消費電力を従来のものと同程度に維持することができる。
なお、上記実施の形態2では、プリチャージ電位発生回路42中のp−MOSトランジスタ4hのソース電位が電源電位、n−MOSトランジスタ4iのソース電位が接地電位に接続された場合について説明したが、これに限定されるものではなく、例えば、p−MOSトランジスタ4hのソース電位が電源電位の1/2より電源電位に近い電位であり、n−MOSトランジスタ4iのソース電位が電源電位の1/2より接地電位に近い電位であってもよく、この場合においても上記実施の形態2と同様に、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥を、特殊な検査環境を用いずに高精度に検出することができる。
(実施の形態3)
本発明の実施の形態3について図9、図10、図11、図12を用いて説明する。
図9は本発明の実施の形態3における半導体記憶装置の回路構成を示す図であり、1つのビット線対に対応する回路構成を示している。
本発明の実施の形態3について図9、図10、図11、図12を用いて説明する。
図9は本発明の実施の形態3における半導体記憶装置の回路構成を示す図であり、1つのビット線対に対応する回路構成を示している。
図9において、マトリックス状に配置されたスタティック型メモリセル1(1a,1b,1c)の構成、接続されるビット線3(3a,3b)の構成、ワード線2(2a,2b,2c)の構成、ビット線プリチャージ回路4の構成、センスアンプ/コラムセレクタ6の構成は、いずれも実施の形態1のものと同様である。
本実施の形態においては、上記の構成に加え、ビット線3a,3bにプルダウン回路7が接続されている。プルダウン回路7は、ソースが接地電位に接続され、ドレインがビット線3aに接続され、ゲートがプルダウン制御信号BDaに接続されたn−MOSトランジスタ7aと、ソースが接地電位に接続され、ドレインがビット線3bに接続され、ゲートがプルダウン制御信号BDbに接続されたn−MOSトランジスタ7bによって構成される。
ここで、n−MOSトランジスタ(プルダウントランジスタ)7aはそのオン抵抗が、スタティック型メモリセル1a,1b,1cにおけるn−MOSトランジスタTa1とp−MOSトランジスタTp1のオン抵抗の和よりも大きく、また、n−MOSトランジスタ(プルダウントランジスタ)7bはそのオン抵抗が、n−MOSトランジスタTa2とp−MOSトランジスタTp2のオン抵抗の和よりも大きい。
なお、図8では、1つのビット線対に対応する1つのプルダウン回路のみ示しているが、この実施の形態の半導体記憶装置では、前記プルダウン回路は複数のビット線対の各々に対して設けられている。
この構成において、プルダウン制御信号BDa、及びBDbを共に“L”に固定することで、通常の読み出し動作が可能である。
次に、図10、図11で、図9に示す半導体記憶装置の正常な動作を説明する。
図10は、図9中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、プルダウン制御信号BDaが“H”となる動作を示すタイミング図である。
図10は、図9中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、プルダウン制御信号BDaが“H”となる動作を示すタイミング図である。
図10において、時間t0〜t1の間は、全ワード線2a,2b,2cは“L”、ビット線プリチャージ制御信号XBPpが“L”であるため、ビット線3a,3bは電源電位にプリチャージされる。
次に、時間t1でビット線プリチャージ制御信号XBPpが“H”となるため、ビット線3a,3bへの電源電位プリチャージは終わり、ビット線3a,3bは高インピーダンス状態となる。
次に、時間t2において、ワード線WL0は“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1,Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態になる。この時、ノードN1とビット線3aは共に“H”であるため、ビット線3aに電位変動はあらわれない。一方、ノードN2は、“L”、ビット線3bは“H”であるため、ビット線3bは、スタティック型メモリセル1a内のトランジスタTa2及びTn2を介して電荷が引き抜かれ、徐々に電位が下がっていく。
次に、時間t20にて、プルダウン制御信号BDaが“H”になり、ビット線3aの電位がやや低下する。ここで、プルダウントランジスタ7aのオン抵抗は、スタティック型メモリセル1aのn−MOSトランジスタTa1とp−MOSトランジスタTp1より大きいため、ビット線3aの電位に大きな低下は無く、ビット線3bより低下することは無い。
次に、時間t3にてセンスアンプ駆動信号SAEが活性状態(“H”)となるため、ビット線3bの電位は一気に“L”レベルに引き抜かれる。この時、ビット線3aの電位は、完全な“H”レベルに戻る。このようにして、スタティック型メモリセル1aに予め書き込まれたデータが、正しく読み出される。
図11は、図9中のスタティック型メモリセル1aに論理“1”(スタティック型メモリセル内のノードN1が“H”、ノードN2が“L”)に書き込まれた状態において、プルダウン制御信号BDbが“H”となる動作を示すタイミング図である。
図11において、時間t0〜t1の間は、全ワード線2a,2b,2cは“L”、ビット線プリチャージ制御信号XBPpが“L”であるため、ビット線3a,3bは電源電位にプリチャージされる。
次に、時間t1でビット線プリチャージ制御信号XBPpが“H”となるため、ビット線3a,3bへの電源電位プリチャージは終わり、ビット線3a,3bは高インピーダンス状態となる。
次に、時間t2において、ワード線WL0は“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1,Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN1とビット線3aは共に“H”であるため、ビット線3aに電位変動はあらわれない。一方、ノードN2は、“L”、ビット線3bは“H”であるため、ビット線3bは、スタティック型メモリセル1a内のトランジスタTa2及びTn2を介して電荷が引き抜かれ、徐々に電位が下がっていく。
次に、時間t20にて、プルダウン制御信号BDbが“H”になり、ビット線3bの電位の低下が加速する。なお、図11では、ビット線3bの電位の低下が加速する場合の波形を実線で示し、この場合の比較例として、制御信号BDbによる加速が無い場合の波形を破線にて示す。ここで、ビット線3aの電位は“H”レベルから変動しない。
次に、時間t3にてセンスアンプ駆動信号SAEが活性状態(“H”)となるため、ビット線3bの電位は一気に“L”レベルに引き抜かれる。このようにして、スタティック型メモリセル1aに予め書き込まれたデータが、正しく読み出される。
次に、図12で、図9に示す半導体記憶装置内のスタティック型メモリセル1aのp−MOSトランジスタTp1のドレインとノードN1の間がオープンとなった場合(図16参照)で、従来例にて課題となる、メモリセルにおける各トランジスタのリークが非常に少ない場合の動作を説明する。
ここで、プルダウン回路7において、プルダウン制御信号BDbを活性化する動作は、図11に示すタイミング図と同様の動作であり、説明を省略する。
次に、プルダウン回路7において、プルダウン制御信号BDaを活性化する動作について、図12に示すタイミング図を用いて説明する。
まず、図12の時間t−2においてワード線WL0が“L”となり、n−MOSトランジスタTa1、Ta2がオフする。このため、時間t−2〜t2の間、ノードN1はハイインピーダンス状態となる。ノードN1には、リークがほとんど無いため、その電位は、“H”レベルからほとんど変化しない。
次に、時間t−1にて、ビット線プリチャージ制御信号XBPpが“L”になるため、ビット線3a,3b共に、電源電位にプリチャージされる。次に、時間t1で電源電位プリチャージが終わる。次に、時間t2でワード線WL0が“H”となり、スタティック型メモリセル1a内のn−MOSトランジスタTa1、Ta2がオン状態となり、ノードN1とビット線3a、ノードN2とビット線3bが導通状態となる。この時、ノードN1とビット線3aは同電位であり、お互いの電位に変動は無い。
次に、時間t20において、プルダウン回路中のプルダウン制御信号BDaが“H”となると、ビット線3a及びノードN1は高インピーダンス状態であるため、プルダウントランジスタ7aを介し一気に電位が下がり、“L”となる。その影響を受け、ノードN2は“L”から“H”へと変化する。
次に、時間t3でセンスアンプ6が活性化することで、ビット線3bの電位は“H”となり、書き込んだデータと異なる読み出しデータが得られ、異常が検出されたことになる。
このように、プルダウン回路7を用いた読み出し動作を行うことで、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥が、温度変化を伴った検査や、長時間サイクルでの検査を行うための特殊な検査環境を用いずに、高精度に検出可能となる。
なお、通常の読み出し動作時は、プルダウン回路7を活性化しない読み出し動作のみを実施すれば良く、プルダウン回路7による動作は、欠陥検出のための検査時に限って実施すればよい。
以上のように本発明の実施の形態3では、行列状に配置された複数のスタティック型メモリセル1と、行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線2と、列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線3と、前記相補対を成すビット線の両方を電源電位に設定する、各ビット線対毎に設けられた複数のプリチャージ回路4と、プルダウン制御信号により前記相補対を成すビット線の一方あるいは他方から電荷を引き抜く、各ビット線対毎に設けられた複数のプルダウン回路7とを備え、前記スタティック型メモリセルの動作不良の検査時、電源電位にプリチャージした前記相補対を成すビット線に、その一方のビット線3aから電荷を引き抜きながらメモリセルのデータを読み出す動作と、電源電位にプリチャージした前記相補対を成すビットに、その他方のビット線3bから電荷を引き抜きながらメモリセルのデータを読み出す動作とを、前記プルダウン回路7の動作を切り替えて行うので、スタティック型メモリセル1aのp−MOSトランジスタTp1のドレインとノードN1の間がオープンとなっている場合、電源電位にプリチャージした前記相補対を成すビットに、上記ビット線3aから電荷を引き抜きながらメモリセルのデータを読み出す動作では、メモリセルに書き込まれた論理“1”のデータが、ビット線3aからの電荷の引き抜きにより反転することとなる。このため、上記のようなスタティック型メモリセル内部の欠陥を、高精度かつ短時間で検出することができる。
また、この実施の形態3では、読み出し動作を切り替えるプルダウン回路7は、ビット線対の一方あるいは他方のビット線のプルダウンを切り替えて行うものであるので、図9に示すように、ビット線対の一方をプルダウンするトランジスタと、その他方をプルダウンするトランジスタとから構成することにより、回路構成素子の数を最少にでき、基板上での占有面積の小さいものとすることができる。
なお、上記実施の形態3では、プルダウン回路7のソース電位が接地電位に接続された場合について説明したが、上記プルダウン回路7のソース電位はこれに限定されるものではなく、例えば、電源電位の1/2より接地電位に近い電位であってもよく、この場合においても上記実施の形態3と同様に、従来例で非常に検出が困難であったスタティック型メモリセル内部の欠陥を、特殊な検査環境を用いずに高精度に検出することができる。
以上のように、本発明の半導体記憶装置は、スタティック型メモリセルの欠陥を高効率、かつ高精度に検出できるものであり、特に、検査のコスト低減や高精度化することが必要なスタティック型半導体記憶装置等に有用である。
1 マトリックス配置されたスタティック型メモリセルアレー
1a,1b,1c スタティック型メモリセル
2 ワード線群
2,2a,2b ワード線
3 相補対を成すビット線対
3a,3b ビット線
4 ビット線プリチャージ回路
4a,4b,4c,4h p−MOSトランジスタ
4d,4e,4f CMOSトランスファーゲート
4g インバーター
4h p−MOSトランジスタ
4i n−MOSトランジスタ
41 ビット線プリチャージ電位設定回路
42 ビット線プリチャージ電位発生回路
5 ビット線プリチャージ回路
5a,5b,5c n−MOSトランジスタ
6 センスアンプ/コラムセレクタ回路
7 ビット線プルダウン回路
7a,7b n−MOSトランジスタ
Tp1,Tp2 スタティック型メモリセルを構成するp−MOSトランジスタ
Ta1,Ta2,Tn1,Tn2 スタティック型メモリセルを構成するn−MOSトランジスタ
Rp1,Ra1,Rn1 スタティック型メモリセル内におけるリーク抵抗
Cpar スタティック型メモリセル内における寄生容量
1a,1b,1c スタティック型メモリセル
2 ワード線群
2,2a,2b ワード線
3 相補対を成すビット線対
3a,3b ビット線
4 ビット線プリチャージ回路
4a,4b,4c,4h p−MOSトランジスタ
4d,4e,4f CMOSトランスファーゲート
4g インバーター
4h p−MOSトランジスタ
4i n−MOSトランジスタ
41 ビット線プリチャージ電位設定回路
42 ビット線プリチャージ電位発生回路
5 ビット線プリチャージ回路
5a,5b,5c n−MOSトランジスタ
6 センスアンプ/コラムセレクタ回路
7 ビット線プルダウン回路
7a,7b n−MOSトランジスタ
Tp1,Tp2 スタティック型メモリセルを構成するp−MOSトランジスタ
Ta1,Ta2,Tn1,Tn2 スタティック型メモリセルを構成するn−MOSトランジスタ
Rp1,Ra1,Rn1 スタティック型メモリセル内におけるリーク抵抗
Cpar スタティック型メモリセル内における寄生容量
Claims (8)
- 行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、
前記相補対を成すビット線の両方を第1のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第1のプリチャージ回路と、
前記相補対を成すビット線の両方を前記第1のプリチャージ電位とは異なる第2のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第2のプリチャージ回路とを備え、
前記複数のスタティック型メモリセルの動作不良を検査する時、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第2のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第1のプリチャージ回路と前記第2のプリチャージ回路とを切り替えて行う、
ことを特徴とする半導体記憶装置。 - 前記第1のプリチャージ回路は、複数のp型MOSトランジスタで構成され、
前記第2のプリチャージ回路は、複数のn型MOSトランジスタで構成される、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、
第1のプリチャージ電位または前記第1のプリチャージ電位と異なる第2のプリチャージ電位を発生する、前記各ビット線対毎に設けられた複数のプリチャージ電位発生回路と、
前記相補対を成すビット線の両方を、該プリチャージ電位発生回路から供給された第1あるいは第2のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数のプリチャージ電位設定回路とを備え、
前記複数のスタティック型メモリセルの動作不良を検査する時、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第2のプリチャージ電位に設定した前記相補対を成すビット線に前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記プリチャージ電位発生回路で発生する動作を切り替えて行う、
ことを特徴とする半導体記憶装置。 - 前記プリチャージ電位設定回路は、複数のCMOSトランスファーゲートで構成される、
ことを特徴とする請求項3に記載の半導体記憶装置。 - 前記第1のプリチャージ電位は電源電位であり、
前記第2のプリチャージ電位は接地電位である、
ことを特徴とする請求項1から4のうちのいずれかに記載の半導体記憶装置。 - 行列状に配置された複数のスタティック型メモリセルと、
行方向に並ぶ複数の前記スタティック型メモリセルに共通に接続された複数のワード線と、
列方向に並ぶ複数の前記スタティック型メモリセルに共通に接続され、相補対を成す複数のビット線と、
前記相補対を成すビット線の両方を第1のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第1のプリチャージ回路と、
前記相補対を成すビット線のうちの一方のビット線を第2のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第2のプリチャージ回路と、
前記相補対を成すビット線のうちの他方のビット線を第3のプリチャージ電位に設定する、前記各ビット線対毎に設けられた複数の第3のプリチャージ回路とを備え、
前記複数のスタティック型メモリセルの動作不良を検査する時、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に、その一方のビット線への前記第2のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作と、前記第1のプリチャージ電位に設定した前記相補対を成すビット線に、その他方のビット線への前記第3のプリチャージ電位の印加のもとで前記スタティック型メモリセルのデータを読み出す読み出し動作とを、前記第2のプリチャージ回路と前記第3のプリチャージ回路とを切り替えて行う、
ことを特徴とする半導体記憶装置。 - 前記第1のプリチャージ回路は、複数のp型MOSトランジスタで構成され、
前記第2のプリチャージ回路および前記第3のプリチャージ回路は、それぞれn型MOSトランジスタで構成される、
ことを特徴とする請求項6に記載の半導体記憶装置。 - 前記第1のプリチャージ電位は電源電位であり、
前記第2のプリチャージ電位および前記第3のプリチャージ電位は、それぞれ接地電位である、
ことを特徴とする請求項6または7に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006234523A JP2008059674A (ja) | 2006-08-30 | 2006-08-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006234523A JP2008059674A (ja) | 2006-08-30 | 2006-08-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
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JP2008059674A true JP2008059674A (ja) | 2008-03-13 |
Family
ID=39242222
Family Applications (1)
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JP2006234523A Pending JP2008059674A (ja) | 2006-08-30 | 2006-08-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2008059674A (ja) |
-
2006
- 2006-08-30 JP JP2006234523A patent/JP2008059674A/ja active Pending
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