KR940004519B1 - 데이타 읽어내기/써넣기가 캐패시터를 통하여 실행되는 반도체 기억장치 - Google Patents

데이타 읽어내기/써넣기가 캐패시터를 통하여 실행되는 반도체 기억장치 Download PDF

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Abstract

내용 없음.

Description

데이타 읽어내기/써넣기가 캐패시터를 통하여 실행되는 반도체 기억장치
제1도는 종래 SRAM의 요부를 도시한 회로도.
제2도는 본 발명에 따른 반도체 기억장치의 첫번째 실시예의 요부를 도시한 회로도.
제3도는 본 발명에 따른 반도체 기억장치의 두번째 실시예의 요부를 도시한 회로도.
제4도는 본 발명에 따른 반도체 기억장치의 세번째 실시예의 요부를 도시한 회로도.
제5도는 제4도에 도시한 세번째 실시예의 메모리 셀을 도시한 회로도.
제6도는 제4도에 도시한 세번째 실시예의 비트선 전위 조정 회로의 요부를 도시한 회로도.
제7a도와 제7b도는 메모리 셀 근방에서 세번째 실시예의 요부를 도시한 평면도와 절단측면도.
제8a도 내지 제8f도는 읽어내기 동작을 설명하기 위한 타이밍챠트도.
제9a도 내지 제9f도는 써넣기 동작을 설명하기 위한 타이밍챠트도.
제10도는 워드선 구동회로의 실시예의 요부를 도시한 회로도.
제11도는 센스증폭기의 실시예의 요부를 도시한 회로도.
제12도는 제11도에 도시한 센스증폭기의 동작을 설명하기 위한 회로도.
제13도는 시뮬레이션에 대해 사용되는 회로 구성을 설명하기 위한 회로도.
제14도와 제15도는 읽어내기 동작과 써넣기 동작의 시뮬레이션 동안에 제13도에 도시한 회로의 변환부에서의 전위를 설명하기 위한 타이밍챠트도.
제16도는 제13도에 도시한 회로의 동작을 설명하기 위한 타이밍챠트도.
제17도는 본 발명에 따른 반도체 기억장치의 네번째 실시예의 요부를 도시한 회로도.
제18도는 네번째 실시예를 도시한 평면도.
제19도는 네번째 실시예를 도시한 절단측면도.
제20도는 본 발명에 따른 반도체 기억장치의 다섯번째 실시예의 요부를 도시한 회로도.
제21a도 내지 제21b도는 다섯번째 실시예의 읽어내기 동작을 설명하기 위한 타이밍챠트도.
제22a도 내지 제22c도는 다섯번째 실시예의 써넣기 동작을 설명하기 위한 타이밍챠트도.
본 발명은 반도체 기억장치에 관한 것이고, 특히 메모리 셀이 메모리 셀의 평면에서 작은 면적을 점유하는 SRAM에 관한 것이다.
최근에, 반도체 기억장치의 집적밀도를 일층 향상시키기 위하여 더 요구되고 있다. 그러나, SRAM의 경우에, SRAM에서 사용되는 다수의 트랜지스터로 인한 요구등을 만족시키는 것이 어렵다. 따라서, 기억장소에서 SRAM의 배열소자와 다수의 트랜지스터를 감소시키는 것이 필요하므로 집적밀도의 개선이 가능하다.
제1도는 종래의 SRAM의 요부를 도시한 것이다. 제1도에 도시된 SRAM의 메모리 셀부는 데이타 보유용 트랜지스터 Q1과 Q2, 부하용 저항 R1과 R2, 트랜스퍼 게이트로서 사용된 트랜지스터 Q3과 Q4, 센스증폭기 SA, 비트선 BL과 BL, 워드선 WL을 포함한다. VDD는 정측 전원전압을 나타내고, Vss는 부측 전원 전압을 나타낸다. 따라서, 이 SRAM은 4개의 트랜지스터와 2개의 저항을 사용한다.
한편, 제1도에서 부하용 저항 R1과 R2 대신 트랜지스터를 사용하는 SRAM이 공지되어 있다. 그러므로, 이 공지의 SRAM은 6개의 트랜지스터를 사용한다.
더욱이, 전력소비와 잡음을 감소시키기 위하여 설계된 다른 공지의 SRAM이 있다. 이 다른 공지된 SRMA은 n채널 트랜지스터와 p채널 트랜지스터, 2개의 트랜지스터를 각각 갖는 2개의 상보형의 금속산화 반도체(CMOS) 인버터를 사용한다.
위에서 언급한 형태의 SRMA은 비트선 쌍 BL과를 사용한다. 따라서, 하나의 비트선 쌍 BL과를 생략하여 트랜지스터 게이트로서 작용하는 하나의 트랜지스터를 생략하는 것이 가능하다.
그러나, 다이나믹 랜덤 액세스 메모리(DRAM)에 비하면 위에서 설명한 SRAM들은 메모리 셀당 다수의 트랜지스터를 사용한다. 이런 이유로 평면에서 SRAM으로 점유된 면적을 감소시키는 것은 어렵다.
만약 약간의 문제를 무시하면 3개의 트랜지스터와 2개의 저항으로 구성된 하나의 메모리 셀, 2개의 CMOS 인버터와 1개의 트랜지스터로 구성된 하나의 메모리 셀을 실현시키는 것이 가능하다. 그러나, 현재까지는 2개의 트랜지스터로 구성되거나 2개의 CMOS 인버터로 구성된 실용적인 메모리 셀이 제안되지 않았다.
따라서, 본 발명의 목적은 위에서 설명한 문제들이 제거되는 신규하고 유용한 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 첫번째와 두번째 노드를 갖는 적어도 하나의 메모리 셀, 메모리 셀에 결합된 한상의 비트선, 첫번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 첫번째 전력선과 두번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 두번째 전력선으로 구성되어, 메모리 셀이 첫번째 전원선과 첫번째 노드사이에서 접속된 첫번째 트랜지스터, 첫번째 노드와 두번째 전력선 사이에서 접속된 첫번째 저항, 첫번째 전력선과 두번째 노드 사이에서 접속된 첫번째 저항, 첫번째 전력선과 두번째 노드 사이에서 접속된 두번째 저항, 두번째 노드와 두번째 전력선 사이에서 접속된 두번째 트랜지스터, 하나의 비트선과 첫번째 노드 사이에서 접속된 첫번째 캐패시터, 및 다른 하나의 비트선과 두번째 노드 사이에서 접속된 두번째 캐패시터를 포함하고, 첫번째 트랜지스터가 두번째 노드에 접속된 게이트를 갖고, 두번째 트랜지스터가 첫번째 노드에 접속된 게이트를 갖고, 첫번째와 두번째 전력선중 하나가 워드선으로서 공통으로 사용되는 반도체 기억장치를 제공하는 것이다. 본 발명의 반도체 기억장치에 따라서, 종래의 반도체 기억장치에 사용된 트랜스퍼 게이트를 제공하는 것은 불필요하다. 더욱이, 사용된 트랜지스터의 수가 감소되고, 반도체 기억장치의 집적밀도를 향상시키는 것이 가능하다.
본 발명의 또 다른 목적은 첫번째와 두번째를 노드를 갖는 적어도 하나의 메모리 셀, 메모리 셀에 결합된 한쌍의 비트선, 첫번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 첫번째 전력선, 및 두번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 두번째 전력선으로 구성되어, 메모리 셀이 첫번째 전력선과 첫번째 노드사이에서 접속된 첫번째 트랜지스터, 첫번째 노드와 두번째 전력선 사이에서 결합된 두번째 트랜지스터, 첫번째 전력선과 두번째 노드 사이에서 접속된 세번째 트랜지스터, 두번째 노드와 두번째 전력선 사이에서 결합된 네번째 트랜지스터, 하나의 비트선과 첫번째 노드 사이에서 접속된 첫번째 캐패시터, 및 다른 하나의 비트선과 두번째 노드 사이에서 접속된 두번째 캐패시터를 포함하고, 두번째 트랜지스터가 두번째 노드에 접속된 게이트를 갖고, 네번째 트랜지스터가 첫번째 노드에 접속된 게이트를 갖고 첫번째와 두번째 전력선중 하나가 워드선으로서 공통으로 사용되는 반도체 기억장치를 제공하는 것이다.
본 발명의 더욱 다른 목적은 각각 첫번째와 두번째 노드를 가지며 다수의 그룹으로 나누어진 다수의 메모리 셀로 구성되어, 각각의 그룹이 소정수의 메모리 셀, 메모리 셀에 결합된 한쌍의 메인 비트선, 첫번째 전원전압을 공급하기 위하여 메모리 셀에 각각 결합된 다수의 첫번째 전력선, 두번째 전원전압을 공급하기 위하여 메모리 셀에 각각 결합된 다수의 두번째 전력선, 및 메모리 셀에 각각 접속된 다수의 서브 비트선 쌍을 포함하고, 각각의 서브비트선상은 대응하는 그룹, 그룹과 대응하여 제공된 다수의 서브워드선 및 서브워드선의 신호에 응하는 메인비트선에 서브비트선쌍중 하나를 접속하기 위하여 서브워드선에 결합된 트랜스퍼 게이트에 접속되며, 각 메모리 셀은 하나의 첫번째 전력선과 첫번째 노드 사이에서 접속된 첫번째 저항, 첫번째 노드와 하나의 두번째 전력선 사이에서 접속된 첫번째 트랜지스터, 하나의 첫번째 전력전과 두번째 노드 사이에서 접속된 두번째 저항, 두번째 노드와 하나의 두번째 전력선 사이에서 접속된 두번째 트랜지스터, 하나의 비트선과 첫번째 노드 사이에서 접속된 첫번째 캐패시터, 및 다른 하나의 비트선과 두번째 노드사이에서 접속된 두번째 캐패시터를 포함하고, 첫번째 트랜지스터가 두번째 노드에 접속된 게이트를 갖고, 두번째 트랜지스터가 첫번째 노드에 접속된 게이트를 갖고, 첫번째 전력선과 두번째 전력선중 하나가 메인워드선으로서 공통으로 사용되는 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 각각 첫번째와 두번째 노드를 가지며 다수의 그룹으로 나누어진 메모리 셀로 구성되어, 각각의 그룹이 소정수의 메모리 셀, 메모리 셀에 결합된 한쌍의 메인 비트선, 첫번째 전원전압을 공급하기 위하여 메모리 셀에 각각 결합된 다수의 첫번째 전력선, 두번째 전원전압을 공급하기 위하여 메모리 셀에 각각 결합된 다수의 두번째 전력선, 메모리 셀에 각각 접속된 다수의 서브비트선쌍을 포함하고, 각각의 서브비트선쌍이 대응하는 그룹, 그룹과 대응하여 제공된 다수의 서브워드선, 및 서브워드선쌍의 신호에 응하는 메인 비트선에 하나의 서브비트선쌍을 접속하기 위하여 서브워드선에 결합된 트랜스퍼 게이트수단으로 접속되며, 각각의 메모리 셀이 하나의 첫번째 전력선과 첫번째 노드 사이에서 접속된 첫번째 트랜지스터, 첫번째 노드와 하나의 두번째 전력선 사이에서 접속된 두번째 트랜지스터, 하나의 첫번째 전력선과 두번째 노드 사이에서 접속된 세번째 트랜지스터, 두번째 노드와 하나의 두번째 전력선 사이에서 접속된 네번째 트랜지스터, 하나의 비트선과 첫번째 노드 사이에서 접속된 첫번째 캐패시터, 및 다른 하나의 비트선과 두번째 노드 사이에서 접속된 두번째 캐패시터를 포함하고, 두번째 트랜지스터가 두번째 노드에 접속된 게이트를 갖고, 네번째 트랜지스터가 첫번째 노드에 접속된 게이트를 갖고, 첫번째 전력선과 두번째 전력선중 하나가 메인 워드선으로서 공통으로 사용되는 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적 각각 첫번째와 두번째 노드를 갖는 다수의 메모리 셀, 메모리 셀에 결합된 한쌍의 비트선, 첫번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 첫번째 전력선, 두번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 두번째 전력선, 및 두개의 인접 메모리 셀 사이에서 비트선에 각각 접속된 다수의 캐패시터로 구성되어, 각각의 메모리 셀이 첫번째 전력선과 첫번째 노드 사이에서 접속된 첫번째 저항, 첫번째 노드와 두번째 전력선 사이에서 접속된 첫번째 트랜지스터, 첫번째 전력선과 두번째 노드 사이에서 접속된 두번째 저항, 두번째 노드와 두번째 전력선 사이에서 접속된 두번째 트랜지스터, 하나의 비트선과 첫번째 노드 사이에서 접속된 첫번째 캐패시터, 및 다른 하나의 비트선과 두번째 노드 사이에서 접속된 두번째 캐패시터를 포함하고, 첫번째 트랜지스터가 두번째 노드에 접속된 게이트를 갖고, 두번째 트랜지스터가 첫번째 노드에 접속된 게이트를 갖고, 첫번째 및 두번째 전력선중 하나가 메인 워드선으로서 공통으로 사용되는 반도체 기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 각각 첫번째와 두번째 노드를 갖는 다수의 메모리 셀, 메모리 셀에 결합된 한쌍의 비트선, 첫번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 첫번째 전력선, 두번째 전원전압을 공급하기 위하여 메모리 셀에 결합된 두번째 전력선, 및 두개의 인접 메모리 셀 사이에서 비트선에 각각 접속된 다수의 캐패시터로 구성되어, 각가의 메모리 셀이 첫번째 전력선과 첫번째 노드 사이에서 접속된 첫번째 트랜지스터, 첫번째 노드와 두번째 전력선 사이에서 접속된 두번째 트랜지스터, 첫번째 전력선과 두번째 노드 사이에서 접속된 세번째 트랜지스터, 두번째 노드와 두번째 전력선 사이에 접속된 네번째 트랜지스터. 하나의 비트선과 첫번째 노드 사이에서 접속된 첫번째 캐패시터, 및 다른 하나의 비트선과 두번째 노드 사이에서 접속된 두번째 캐패시터를 포함하고, 두번째 트랜지스터가 두번째 노드에 접속된 게이트를 갖고, 네번째 트랜지스터가 첫번째 노드에 접속된 게이트를 갖고, 첫번째 및 두번째 전력선중 하나가 메인 워드선으로서 공통으로 사용되는 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적과 특징은 첨부된 도면에 의하여 이하의 상세한 설명으로부터 더 명백해질 것이다.
제2도에 의거하여, 본 발명에 따른 반도체 기억장치의 첫번째 실시예에 대하여 설명한다. 제2도는 첫번째 실시예의 요부, 즉 SRAM의 메모리 셀부를 도시한 것이다. 제2도에서, 제1도에 대응하는 것과 동일부분에 대하여는 동일 참조번호를 부여하였고, 그 설명은 생략한다.
제2도에 도시된 메모리 셀부는 2개의 트랜지스터, Q1과 Q2, 2개의 캐패시터 C1과 C2, 2개의 저항 R1과 R2, 비트선과 BL, 도시된 바와 같이 결합된 메인 워드선 MWL과 센스증폭기 SA를 포함한다. 센스 증폭기 SA는 비트선 BL과의 전위차를 증폭한다. 메인 워드선 MWL은 정측 전원전압 VDD를 공급하기 위하여 정측 전원선으로서 공통으로 사용된다. 예를 들면, 트랜지스터 Q1과 Q2는 n채널 트랜지스터이다.
캐패시터 C1과 C2는 종래의 메모리 셀에 제공된 트랜스퍼 게이트들의 위치에서 삽입된다. 캐패시터 C1의 한쪽끝은 데이타를 보유하는 트랜지스터에 접속되고, 캐패시터 C1의 다른 한쪽끝은 비트선에 접속된다. 유사하게 캐패시터 C2의 한쪽끝은 데이타를 보유하는 트랜지스터 Q2에 접속되고, 캐패시터 C2의 다른 한쪽끝은 비트선 BL에 접속된다. 데이타 읽어내기/써넣기는 캐패시터 C1과 C2를 통하여 실행된다.
캐패시터 C1과 C2가 종래의 트랜스퍼 게이트대신 사용되기 때문에, 특정의 시스템이 데이타 읽어내기/써넣기를 실행하기 위해 요구된다. 한편, 트랜스퍼 게이트들이 사용되지 않기 때문에, 종래의 SRAM에 제공된 워드선에 대응하는 선은 없다. 대신, 메인워드선 MWL은 정측 전원전압 VDD를 공급하는 전력선으로서 공통으로 사용된다. 물론, 메인워드선 MWL은 정측 전원전압 VDD에 고정되고, 메인워드선 MWL으로서 공통으로 부측 전원전압 Vss를 공급하기 위하여 전원선을 사용할 수 있다. "정측"과 "부측"전원전압 VDD와 Vss는 이 명세서에서 사용되나 "정측"과 "부측"전원전압 VDD와 Vss는 전원전압 VDD가 전원전압 Vss에 관련되어 정측(또는 하이), 즉 전원전압 Vss가 전원전압 VDD에 관련되어 부측(또는 로우)이 되는 것을 의미한다.
데이타 읽어내기 동작은 다음과 같이 실행된다. 즉, 메인워드선 MWL에 인가된 전압이 변화된다. 메인 워드선 MWL의 이러한 전압 변화에 응하여, 트랜지스터 Q1과 Q2의 단 한개의 게이트 전극에서의 전위는 변하는 반면에, 다른 트랜지스터의 게이트 전극에서의 전위는 변하지 않는다. 그러므로, 메모리 셀에 저장된 정보는 메인워드선 MWL에 인가되는 전압을 변화시킴으로써 독출될 수 있다.
데이타 써넣기 동작은 다음과 같이 실행된다. 즉, 트랜지스터 Q1과 Q2의 게이트 전극에서의 전위는 거의 동일하게 설정되고, 한쌍의 비트선 BL과을 거쳐 전위차를 인가한후, 전류는 전력선, 즉 메인워드선 MWL에 인가된다. 그결과, 메모리 셀에 비트선 BL과상의 정보를 써넣는 것이 가능하다.
이 실시예에 따라서, 트랜스터 게이트는 메모리 셀부에 요구되지 않는다. 이런 이유로, 메모리 셀부에 요구되는 트랜지스터의 총수를 감소시키는 것이 가능하다. 더욱이, 트랜지스터와는 달리 캐패시터는 반도체 기판의 표면상에 형성될 필요성이 없고, 캐패시터는 다른 소자위에서 형성될 수 있다. 그러므로, 캐패시터에 의해 독점적으로 점유된 면적은 평면에서 실제 무시해도 좋고, SRAM의 집적밀도는 크게 향상될 수 있다.
다음, 제3도에 의거하여 본 발명에 따른 반도체 기억장치의 두번째 실시예를 설명한다. 제3도는 두번째 실시예의 요부, 즉 SRMA의 메모리 셀부를 도시한 것이다. 제3도에서, 제2도에 대응하는 부분과 동일부분에 대하여는 동일 참조번호를 부여하였고, 그 설명은 생략한다.
제3도에 도시한 메모리 셀부는 4개의 트랜지스터 Q1, Q2, Q5와 Q6, 2개의 캐패시터 C1과 C2, 비트선 BL,, 도시된 바와 같이 결합된 메인워드선 MWL과 센스증폭기 SA를 포함한다. 메인워드선 MWL은 정측 전원전압 VDD를 공급하기 위하여 정측 전원선으로서 공통으로 사용된다. 예를 들면, 트랜지스터 Q1과 Q2는 n채널 트랜지스터이고, 트랜지스터 Q5와 Q6은 p채널 트랜지스터이다. 트랜지스터 Q1과 Q5는 CMOS 인버터를 형성하고, 트랜지스터 Q2와 Q6은 다른 CMOS 인버터를 형성한다. 트랜지스터 Q5와 Q6은 제2도에 도시된 저항 R1과 R2 대신 삽입된다.
데이타 읽어내기/써넣기는 첫번째 실시예에서 설명한 바와 같이 유사하게 실행된다.
비트선 용량을 감소시키기 위하여, 서브그룹을 형성하도록 한쌍의 서브비트선에 적은 수의 메모리 셀을 접속하는 것이 가능하다. 서브그룹의 접속은 트랜스퍼 게이트 트랜지스터를 거쳐 메인비트선에 버스비트선을 결합시킴으로써 메인비트선에 결합된다. 이 경우에, 트랜스퍼 게이트 트랜지스터는 서브워드선으로 구동된다.
다음, 제4도에 의거하여 본 발명에 따른 반도체 기억장치의 세번째 실시예를 설명한다. 제4도는 세번째 실시예의 요부를 도시한 것이다.
제4도에 도시된 반도체 기억장치는 메모리 셀 MC11내지 MC14, 메모리 셀 MC21내지 MC24, 메인비트선 MBL과, 서브비트선 SBL과, 서브워드선 SWL과, 도시된 바와 같이 접속된 트랜스퍼 게이트 트랜지스터 QG1내지 QG4를 포함한다.
제5도는 제4도에 도시한 메모리 셀 MC11의 회로구조를 도시한 것이다. 제5도에서, 제2도에 도시한 대응부분들과 동일부분에 대하여는 동일 참조번호를 부여하였고, 그 설명은 생략한다. 다른 메모리 셀 MC12내지 MC14와 MC21내지 MC24는 동일회로 구조를 갖는다.
제6도는 제4도에 도시되지 않았으나 센스증폭기 SA가 제4도에 제공되는 끝과 대향하는 끝에서 메인비트선 MBL과에 결합된 비트선 전위 조정회로의 요부를 도시한 것이다. 전압 VDD/2는 단자 TBL에 공급되고, 비트선 전위 조정회로는 전압공급을 제어하기 위한 스위칭 트랜지스터 QBG와 전압을 수평화하기 위한 트랜지스터 QBL을 포함한다.
제7a도는 세번째 실시예의 요부를 도시한 평면도이고, 제7b도는 제7a도에서 선 A-A'를 따른 절단측면도이다. 제7a도와 제7b도에 의거하여 본 발명에 따른 반도체 기억장치의 세번째 실시예의 제조방법을 설명한다. 이 방법은 단계(1) 내지 (22)로 이루어진다.
단계 (1) : 예를 들면, Si3N4층 등의 내산화성 마스크를 사용하는 선택열산화(LOCOS : local oxidation of silicon)법을 사용하여 P형 실리콘으로된 반도체 기판 1의 표면에 SiO2로 구성된 필드(field) 절연막 2를 형성한다.
단계 (2) : 선택열산화를 행한후, 내산화성 마스크를 제거하여 반도체 기판 1의 활성영역을 노출시킨다. 열산화법을 사용하여 건식분위기중에서 300Å 두께에 SiO2로된 게이트절연막 3을 형성한다.
단계 (3) : 화학기상증착(CVD)법을 사용하여 예를 들면, 0.5㎛ 두께에 폴리실리콘막 4를 성장시킨다.
단계 (4) : 예를 들면, 에칭가스로의 CF4를 사용하는 반응 이온에칭(RIE)법을 사용하여 폴리실리콘층 4를 패턴화시켜 게이트 전극 4G를 형성한다.
단계 (5) : n+형 소오스전극 5와 n+형 드레인전극 6에 대한 베이스를 형성하기 위하여 이온들이 5×015cm-2의 도우즈량과 100KeV 가속에너지로 이온주입에 의해 반도체 기판 1에 주입되고, 이들 영역 5와 6은 후에 실행되는 열처리에 의해 실현된다.
단계 (6) : 열산화법을 사용하여, 건식분위기중에서 게이트전극 4G등의 폴리실리콘막에서 300Å 두께를 갖고 SiO2로 된 절연막 3A를 형성한다.
단계 (7) : CVD법을 사용하여, 2000Å 두께에 폴리실리콘막 7A를 형성하고, 3000Å 두께에 WSi2막 7B를 형성한다.
단계 (8) : 에칭가스로서 CF4+O2를 사용하는 RIE법과 포토리소그라픽 기술의 레지스트 처리법을 사용하여, 폴리실리콘막 7A와 WSi2막 7B로 된 폴리사이드막을 패턴화시켜 서브비트선 7을 형성한다.
단계 (9) : CVD법을 사용하여, 1000Å 두께를 갖고 SiO2로 된 층간 절연막 8을 형성한다.
단계 (10) : 에칭가스로서 CF4또는 CF4+O2를 사용하는 RIE법과 포토리소그라픽 기술의 레지스트 처리법을 사용하여, 층간절연층 8을 선택적 에칭하고, 전극 접촉홈 9를 형성한다.
단계 (11) : CVD법을 사용하여 2000Å 두께를 갖는 도핑되지 않은 고저항 폴리실리콘막 10을 형성한다.
단계 (12) : 전극 접촉홀 9에 대응하는 홀을 갖는 포토레지스트막(도시하지 않음)을 포토리소그라픽 기술의 레지스트 처리법에 의해 형성하고, 이온주입은 마스크로서 이 포토레지스트막을 사용하여 실행된다. p 이온들은 저저항부 10A를 형성하기 위하여 이온주입에 의해 고저항성 폴리실리콘막 10에 선택적으로 주입된다. 예를 들면, 주입량과 이온주입의 가속에너지는 1×1015cm-3와 50KeV이다.
단계 (13) : 에칭가스로서 CF4를 사용하는 RIE법과 포토리소그라픽 기술의 레지스트 처리법을 사용하여, 고저항성 폴리실리콘막 10을 패턴화한다.
단계 (14) : CVD법을 사용하여 0.5㎛두께를 갖는 SiO2막과 0.5㎛ 두께를 갖는 포스포실리케이트 글래스(phosphosilicate glass : PSG)막으로 구성된 층간절연막 11을 형성한다.
단계 (15) : 에칭가스로서 CF4+O2를 사용하는 RIE법과 포토리소그라픽 기술의 레지스트 처리법을 사용하여, 층간절연막 11을 선택적으로 에칭하여 전극 접촉홀 12를 형성한다.
단계 (16) : 마그네트론 스퍼터링법을 사용하여, 1㎛ 두께로 전체의 기판표면상에 AiSi막을 형성한다. 여기서, AiSi막의 Si 함량은 1% 내지 2%이다.
단계 (17) : 에칭가스로서 CCl4를 사용하는 RIE법과 포토리소그라픽 기술의 레지스터 처리법을 사용하여, 단계(16)에 의해 형성된 AiSi막을 패턴화시켜 워드선 13W, 접지선 13GD, 서브워드선 13SW를 형성한다.
단계 (18) : CVD법을 사용하여, 0.5㎛ 두께를 갖는 SiO2막과 0.5㎛ 두께로 갖는 PSG막으로 만들어진 층간절연막 14를 형성한다.
단계 (19) : 에칭가스로서 CF9O를 사용하는 RIE법과 포토리소그라픽 기술의 레지스트 처리법을 사용하여, 층간절연막 14를 선택적으로 에칭하여 전극 접촉홀 15를 형성한다.
단계 (20) : 마그네트론 스퍼터링법을 사용하여, 1㎛ 두께로 전체기판 표면상에 AiSi막을 형성한다. 여기서, AiSi막의 Si 함량은 1% 내지 2%이다.
단계 (21) : 에칭가스로서 CCl4를 사용하는 RIE법과 포토리소그라픽 기술의 레지스트 처리법을 사용하여, 단계(20)에 의해 형성된 AiSi막을 패턴화시켜 메인버스선 16를 형성한다.
단계 (22) : CVD법을 사용하여, 0.5㎛ 두께를 갖는 SiN막과 1㎛ 두께를 갖는 PSG로 구성된 패시베이선막(도시하지 않음)을 형성한다.
반도체 기억장치는 설명한 단계(1) 내지 단계(22)에 의해 완성된다.
세번째 실시예에서, 데이타 보유용 트랜지스터 Q1과 Q2는 MOS FET이고, 예를들면 MOS FET의 채널폭과 채널길이는 1㎛이다. 더욱이, 각각의 저항 R1과 R2는 100MΩ의 저항을 갖는 도핑되지 않거나 불순물로 도핑된 폴리실리콘으로 구성된다. 더욱이, 각각의 캐패시터 C1과 C2는 5fF 내지 10fF 범위의 용량을 갖는다.
제7b도에 도시된 바와 같이 트랜스퍼 게이트 트랜지스터 Q1(또는 Q2) 대신 사용되는 캐패시터 C1은 트랜지스터 Q1(또는 Q2)의 게이트 전극과 비트선 사이에서 형성된다. 즉, 캐패시터 C1(또는 C2)은 트랜지스터 Q1(또는 Q2) 위에서 형성될 수 있고, 반도체 기억장치의 평면에서 캐패시터 C1(또는 C2)는 그것에 의해 독점적으로 면적을 점유하지 않는다. 이런 이유로 반도체 기억장치, 즉 이 경우에 SRAM의 집적밀도를 향상시키는 것이 가능하다.
물론, 제7b도의 구성에서 설명한 그것과의 차를 막의 캐패시터 C1과 C2를 제공하는 것이 가능하다.
다음, 세번째 실시예에 의거하여 설명한다. 제8a도 내지 제8f도는 읽어내기 동작을 설명하기 위한 타이밍챠트이고, 제9a도 내지 제9b도는 써넣기 동작을 설명하기 위한 타이밍챠트이다.
제8도에서 TR1은 서브비트선 SBL과에 메인비트선 MBL과을 결합하기 위하여 서브워드선 SWL의 전위가 상승될때의 시간이고, TR2는 센스증폭기 SA가 동작될때의 시간이다. 한편, 제9도에서 TW1은 써넣기 정보에 따라 메인비트선 MBL이 하이레벨(또는 로우레벨)로 설정되고 메인비트선이 로우레벨(또는 하이레벨)로 설정될때의 시간이고, TW2는 메인비트선 MBL과이 단락되고, 중간레벨에서 설정될때의 시간이고, TW3는 메인워드선 MWL의 전위가 하이레벨에서 제5도에 도시된 노드 A와 로우레벨에서 제5도에 도시된 노드 B에서 설정될때의 시간이고, TW4는 스탠바이 상태에서 전력소비를 감소시키기 위하여 로우레벨로 설정될때의 시간이다.
우선, 제8도에 의거하여 읽어내기 동작을 설명한다. 메인워드선 MWL과, 메인비트선 MBL과이 선택되지 않을때, 메모리 셀 MC11, MC12,…에 대한 전원전압, 즉, 메인워드선 MWL의 전위는 VDD/2로 설정된다. 노드 A에서 레벨이 하이레벨로 설정되고 노드 B에서 레벨이 로우레벨로 설정된다.
메인워드선 MWL과, 메인비트선 MBL과이 선택될때, 서브워드선 SWL은 메모리 셀 MC11내지 MC14의 그룹중 하나를 선택하기 위하여 트랜스퍼 게이트 트랜지스터 QG1과 QG2를 ON하도록 하이레벨로 설정된다. 그 결과, 메인비트선 MBL은 서브비트선 SBL에 접속되고, 메인비트선은 서브비트선에 접속된다. 메인워드선 MWL에 인가된 전압, 즉 메모리 셀 MC11에 인가된 전원전압은 VDD로 설정되므로 노드 A에서 전위는 노드 B에서의 전위를 변화시키지 않고 실제적으로 VDD/2에 의해 변할 수 있다. 노드 A에서 전위는 각각의 캐패시터 C1과 C2를 거쳐 서브비트선 SBL과에 전송되고, 메인비트선 MBL과의 전위를 변화시키도록 메인비트선 MBL과 MBL에 전송된다. 그래서, 메인비트선 MBL과의 전위변화는 센스증폭기 SA에 의해 검출될 수 있다. 즉, 하이레벨에서 메인비트선를 설정하고 로우레벨에서 메인비트선 MBL을 설정하는 것이 가능하다. 메인비트선 MBL과의 전위가 센스증폭기 SA로 전송된 후에, 센스증폭기 SA는 메인비트선 MBL과이 상호 접속되는 상태에서 동작된다.
제9도에 의거하여 써넣기 동작을 설명한다.
첫째, 메모리 셀 MC11, MC12,…에 대한 전원전압, 즉 메인워드선 MWL의 전위는 접지 전위에서 설정된다. 메인비트선 MBL은 써넣기 위한 써넣기 정보에 따라 하이레벨(또는 로우레벨)에서 설정되고, 메인비트선은 로우레벨(또는 하이레벨)로 설정된다.
그다음, 수평 트랜지스터 QBL은 중간레벨로 메인비트선 MBL과을 설정하도록 ON된다. 그결과, 노드 B에서 전위는 점차로 상승하고 노드 A에서 전위는 점차로 하강한다.
다음, 메인워드선 MWL의 전위는 하이레벨(또는 로우레벨)에서 노드 B를 로우레벨(또는 하이레벨)에서 노드 A를 설정하도록 상승된다.
스탠바이 상태에서 메인워드선 MWL의 전위를 낮춤으로써 전력소비를 감소시키는 것이 가능하다.
써넣기 동작이 실행될때 대신 다음의 측정을 위하는 것이 가능하다. 즉, 메모리 셀 MC11, MC12,…에 대한 전원전압, 즉 메인워드선 MWL의 전위는 접지전위로 설정된다. 메인비트선 MBL과 MBL은 중간레벨에서 설정된다. 다음, 메인비트선 MBL은 써넣기 위한 써넣기 정보에 따라 하이레벨(또는 로우레벨)로 설정되고 메인비트선은 로우레벨(또는 하이레벨)로 설정된다. 그런다음, 메인워드선 MWL의 전위는 하이레벨에서 노드 B(또는 A)를 설정하기 위하여 상승된다.
물론, 위에서 언급한 두가지 방법은 써넣기 동작을 실행할때 조합된다.
제10도는 워드선 구동회로의 실시예의 요부를 도시한 것이다. 제10도에 도시한 워드선 구동회로는 p채널 트랜지스터 Tr1, n채널 트랜지스터 Tr2와 Tr3, 정측전원 VDD와 부측전원 Vss 사이에 도시된 바와 같이 접속된 저항 R10과 R11을 포함한다. 스위칭회로는 단자 10에 인가되고, 단자 11로부터의 출력전압은 제4도에 도시된 메인워드선 MWL(또는)에 공급된다. 단자 10에 인가된 스위칭신호가 하이레벨일때 단자 11로부터의 출력전압은 VDD/2이다. 한편, 단자 11로부터의 출력전압은 단자 10에 인가된 스위칭신호가 로우레벨일때 VDD이다.
제11도는 센스증폭기 SA의 실시예의 요부를 도시한 것이고, 제12도는 센스증폭기 SA의 동작을 설명하기 위한 타이밍챠트이다.
제11도에 도시된 센스증폭기 SA는 도시된 바와 같이 연결된 트랜지스터 T1 내지 T9를 일반적으로 포함한다. øP는 프리차지 클럭신호를 나타내고, øSEN은 NMOS 트랜지스터 T1과 T2의 공통 전원전위를 나타내고, øSEP은 PMOS 트랜지스터 T3과 T4의 공통 전원전위를 나타내고, øRW은 트랜지스터 T8과 T9의 ON/OFF 상태를 제어하기 위한 읽어내기/써넣기 클럭신호이다.
읽어내기 동작의 시작에서, 읽어내기/써넣기 클럭신호 øRW는 트랜지스터 T8과 T9를 온시키고, 그후에 센스증폭기 SA가 비트선 BL과(또는 BLR과 BLL)를 거쳐 전위차를 감지한후 트랜지스터 T8과 T9를 OFF시킨다. 그 결과, 비트선 BLR과 BLL를 거친 전위차는 제12도에 도시된 바와 같이 증폭된다.
한편, 써넣기 동작 동안에 읽어내기/써넣기 클럭신호 øRW는 다음과 같이 트랜지스터 T8과 T9의 ON/OFF 상태를 제어한다. 즉, 트랜지스터 T8과 T9는 정측전원 VDD를 거처 VDD/2로 비트선 BL과의 전위를 설정하도록 첫번째로 OFF된다. 동시에, 메인워드선 MWL의 전위는 낮추어진다. 둘째로, 트랜지스터 T8과 T9는 메모리 셀에 데이타를 써넣기 위하여 래치로 ON된다. 셋째, 트랜지스터 T8과 T9는 OFF되고, 동시에 메인워드선 MWL의 전위는 상승한다.
다음, 두번째 실시예에 대해 실행된 시뮬레이션에 대해 설명한다. 시뮬레이션은 제13도에 도시된 회로구조를 사용하여 실행된다. 제13도에서 대응하는 부분들과 동일부분들에 대하여는 동일 참조번호를 부여하였고, 그 설명은 생략한다.
제13도에서, 메인워드선 MWL은 노드 N1에 접속되고, 이 노드 N1은 2kΩ 저항을 갖는 저항 R15를 거쳐 전원전압 VDD에 결합된다. 캐패시터 C1은 5fF 용량을 갖고 노드 N4에서 비트선 BL에 접속된다. 이 노드 N4는 5fF 용량을 갖는 캐패시터 C11을 거쳐 전원전압 VBB에 결합된다. 5fF 용량을 갖는 캐패시터 C2는 노드 N5에서 비트선 BL에 접속된다. 이 노드 N5는 50fF 용량을 갖는 캐패시터 C12를 거쳐 전원전압 VBB에 접속된다. 트랜지스터 Q1과 Q5, 캐패시터 C1은 노드 N2에서 접속된다. 한편, 트랜지스터 Q2와 Q6, 캐패시터 C2는 노드 N3에서 접속된다.
제14도는 읽어내기 동작 동안에 제13도에서 노드 N1 내지 N5에서의 전위를 설명하기 위한 타이밍챠트이다. 노드 N1에서의 전위가 시간 t1에서 2V에서 6V로 변할때, 각각 노드 N2와 N3에서 전위 PN2와 PN3은 도시된 바와 같이 변한다. 결과적으로, 전위 PN4와 PN5는 각각 노드 N4와 N5에서 얻어진다.
제15도는 써넣기 동작 동안에 제13도에서 노드 N1 내지 N5에서의 전위를 설명하기 위한 타이밍챠트이다. 첫째로, 전위 PN1 내지 PN3은 0V이고, 전위 PN4와 PN5는 2V이다. 전위 PN4는 시간 t2에서 2V에서 0V로 변하고, 전위 PN5는 2V에서 5V로 변한다. 그결과, 전위 PN2는 점차적으로 상승하고, 전위 PN3은 점차적으로 하강하다. 시간 t3에서, 전위 PN1은 0V에서 5V로 변한다. 따라서, 전위 PN3은 5V로 상승하고, 전위 PN2는 0V로 하강하고, 써넣기 동작이 완료된다.
제16도는 제13도에 도시된 회로의 동작을 설명하기 위한 타이밍챠트이다. 동일지점은 제14도와 제15도에서와 같이 사용된다. 데이타 써넣기 동작이 비선택인 그들 메모리 셀에 관하여 실행되는 것을 제16도로부터 알 수 있다. 읽어내기 동작 동안에, 센스증폭기 SA가 비트선 BL과를 거친 전위차를 증폭할때, 비선택인 메모리 셀은 변환되지 않는다. 한편, 읽어내기 동작 동안에, 한쌍의 비트선 BL과의 전위가 크게 변할때 데이타 써넣기 동작은 선택된 메모리 셀 이외에 비트선 BL과에 또한 접속되는 메모리 셀에 관하여 발생한다. 이런 이유로 선택된 메모리 셀 이외에 메모리 셀에 저장된 데이타는 선택된 메모리 셀에 관하여 실행되는 데이타 써넣기 동작에 의해 변하지 않는다.
다음, 본 발명에 따른 반도체 기억장치의 네번째 실시예를 설명한다. 제17도는 네번째 실시예의 요부를 도시한 회로도이고, 제18도는 인접한 메모리 셀과 함께 네번째 실시예를 도시한 평면도이고, 제19도는 제18도에서 선 B-B'를 따라 취한 절단측면도이다. 제17도 내지 제19도에서, 제3, 7a, 7b도에서 대응부분과 동일부분들에 대하여는 동일 참조번호를 부여하였고, 그 설명은 생략한다.
제17도에서, 다이오드 D1은 트랜지스터 Q1과 Q5사이에 접속되고, 다이오드 D2는 트랜지스터 Q2와 Q6사이에 접속된다.
제19도에 도시된 바와 같이, SiO2절연막 51은 기판 50위에 형성된다. 게이트 전극막 54와 Si영역 55 및 56은 SiO2절연막 51위에 형성된다. Si영역 55는 트랜지스터 Q6의 소오스 영역에 대응하고, Si영역 56은 트랜지스터 Q5의 드레인 영역에 대응한다. SiO2막 57과 WSi2막 58은 게이트 전극막 54위에 형성된다. SiO2막 51은 층간절연막 51에 의해 커버된다. Al접촉층 59는 Si영역 56에 접속된다. 커버링측 53은 도시한 바와 같이 기판표면을 덮는다. 제19도에서 좌측에 도시한 WSi2층 58은 비트선에 대응하고, 우측에 도시한 WSi2층 58은 비트선 BL에 대응한다.
다음, 제20도에 의거하여 본 발명에 따라 반도체 기억장치의 다섯번째 실시예를 설명한다. 제20도는 다섯번째 실시예의 요부를 도시한 것이고, 제20도에서 제2도 내지 제4도에 대응하는 부분들과 동일부분들에 대하여는 동일 참조번호를 부여하였고, 그 설명은 생략한다.
다수의 메모리 셀 MC1내지 MCn은 제20도에 도시한 바와 같이 비트선 BL과에 접속된다. 여기서 n=3이다. 메모리 셀 MC1내지 MC3은 메인워드선 MWL1 내지 MWL3에 각각 접속된다. 메모리 셀 MC1내지 MC3은 동일 회로구조를 갖고, 제2, 3, 17도에 도시한 회로구조가 사용될 것이다. 더욱이, 캐패시터 C는 2개의 인접 메모리 셀 MC1과 MC2사이와 두개의 인접 메모리 셀 MC2와 MC3사이의 비트선 BL에 결합된다. 유사하게 캐패시터 C는 두개의 메모리 셀 MC1과 MC2사이와 두개의 인접 메모리 셀 MC2와 MC3사이의 비트선에 결합된다.
이 실시예에서, 메모리 셀 MC1은 정보를 저장하기 위하여 메모리 셀로 사용되고, 메모리 셀 MC2와 MC3는 읽어내기 동작 동안에 메모리 셀 MC1로부터 센스증폭기 SA에 정보를 송신하고, 써넣기 동작 동안에 메모리 셀 MC1에 정보를 송신하기 위한 트랜스퍼 셀로 사용된다. 즉, 트랜스퍼 셀 MC2와 MC3는 비트선으로서의 기능으로 쓰인다. 이런 이유로 인하여, 제4도에 도시한 트랜스퍼 게이트 트랜지스터를 생략하고, 비트선 접촉을 생략하는 것이 가능하다.
제21a도 내지 제21c도는 이 실시예의 읽어내기 동작을 설명하기 위한 타이밍챠트이다. 메모리 셀 MC1이 선택되지 않을때, 메인워드선 MWL1은 제15a도에 도시된 바와 같이 이 실시예에서 2.5V일 VDD/2로 설정된다. 이 상태에서, 노드 N11이 하이레벨을 갖고 노드 N12가 로우레벨을 갖는다고 가정한다. 메모리 셀 MC1이 선탤될때, 메인워드선 M2L1은 제21a도에 도시된 바와 같이 0.5V인 VDD로 설정된다. 그 결과 노드 N11에서 전압은 노드 N12에서 전압을 대체로 변화없이 VDD/2로 변한다. 노드 N11에서 변하는 전압은 캐패시터 C를 거쳐 인접한 메모리 셀 MC2에 전송되고, 대응 메인워드선 MWL12가 제21b도에 도시한 바와 같이 VDD로 설정될때, 메모리 셀 MC2에 저장된다. 메모리 셀 MC2에 저장된 정보는 메모리 셀 MC2에 전송되고, 대응 메인워드선 MWL3이 제21c도에 도시한 바와 같이 VDD로 설정될때 센스증폭기 SA에 공급된다.
제22a도 내지 제22c도는 이 실시예의 써넣기 동작을 설명하기 위한 타이밍챠트이다. 대체로, 메인워드선 MWL1 내지 MWL3는 접지레벨로 설정된다. 메모리 셀 MC1에 써넣기 위한 정보에 따라, 센스증폭기 SA에서 비트선 BL은 하이레벨(또는 로우레벨)로 설정되고, 센스증폭기 SA에서 비트선 BL은 로우레벨(또는 하이레벨)로 설정된다. 그후에, 메인워드선 MWL1, MWL2, MWL3은 제22a, 22b, 22c도에 도시한 바와같이 VDD로 설정되어, 저장될 정보를 전송하여 메모리 셀 MC1에 정보를 마지막으로 저장한다.
더욱이, 본 발명은 이들 실시예에 제한되지 않고, 다양한 변화의 변경이 본 발명의 영역으로부터 벗어남이 없이 구성될 것이다.

Claims (29)

  1. 첫번째와 두번째 노드(A, B)를 갖는 적어도 하나의 메모리 셀(MC) 및 상기 메모리 셀에 결합된 한쌍의 비트선(BL,)으로 이루어진 반도체 기억장치에 있어서, 첫번째 전원전압(VDD)을 공급하기 위하여 상기 메모리 셀(MC)에 결합된 첫번째 전력선(VDD)을 공급하기 위하여 상기 메모리 셀(MC)에 결합된 첫번째 전력선(VDD)과 두번째 전원전압(Vss)을 공급하기 위하여 상기 메모리 셀에 결합된 두번째 전력선(Vss)으로 구성되어, 상기 메모리 셀(MC)이 상기 첫번째 전력선과 상기 첫번째 노드(A) 사이에서 접속된 첫번째 저항(R1), 상기 첫번째 노드와 상기 두번째 전력선 사이에서 접속된 첫번째 트랜지스터(Q1), 상기 첫번째 전력선과 상기 두번째 노드(B) 사이에서 접속된 두번째 저항(R2), 상기 두번째 노드와 상기 두번째 전력선 사이에서 접속된 두번째 트랜지스터(Q2), 상기 비트선중 하나의 비트선(BL)과 상기 첫번째 노드 사이에서 접속된 두번째 캐패시터(C2)를 포함하고, 상기 첫번째 트랜지스터(Q1)가 상기 두번째 노드에 접속된 게이트를 갖고, 상기 두번째 트랜지스터(Q2)가 상기 첫번째 노드에 접속된 게이트를 갖고, 상기 첫번째와 두번째 전력선(VDD, Vss)중 하나가 메인워드선(MWL)으로서 공통으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  2. 청구범위 제1항에 있어서, 상기 첫번째 전력선(VDD)이 정측전압인 첫번째 전원전압(VDD)을 공급하고, 상기 두번째 전력선(Vss)이 부측전압인 두번째 전원전압(Vss)을 공급하는 것을 특징으로 하는 반도체 기억장치.
  3. 청구범위 제1 또는 제2항에 있어서, 상기 비트선(BL,)에 접속되고, 상기 비트선을 거친 전위차를 증폭하는 센스증폭기(SA)로 더 구성되는 것을 특징으로 하는 반도체 기억장치.
  4. 청구범위 3항에 있어서, 상기 메모리 셀을 선택하지 않을때 중간전압(VDD/2)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선(VDD)을 상기 워드선으로서 사용할때 첫번째 전원전압(VDD)과 상기 메모리 셀을 선택하고 상기 두번째 전력선을 상기 워드선으로서 사용할때 두번째 전원전압(Vss)을 읽어내기 동작중에 공급하기 위하여 상기 워드선(MWL)에 결합되고, 상기 중간전압이 첫번째와 두번째 전원전압 사이에서 설정되는 워드선 드라이버로 더 구성되는 것을 특징으로 하는 반도체 기억장치.
  5. 청구범위 제4항에 있어서, 상기 워드선 드라이버가 상기 메모리 셀(MC)을 선택하지 않고 상기 첫번째 전력선(VDD)을 상기 워드선(MWL)으로서 사용할때 두번째 전원전압(Vss)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선을 상기 워드선으로서 사용할때 첫번째 전원전압을 써넣기 동작중에 공급하는 것을 특징으로 하는 반도체 기억장치.
  6. 첫번째와 두번째 노드(A, B)를 갖는 적어도 하나의 메모리 셀(MC) 및 상기 메모리 셀에 결합된 한쌍의 비트선(BL,)으로 이루어지는 반도체 기억장치에 있어서, 첫번째 전원전압(VDD)을 공급하기 위하 상기 메모리 셀에 결합된 첫번째 전력선(VDD)과 두번째 전원전압(Vss)을 공급하기 위하여 상기 메모리 셀에 결합된 두번째 전력선(Vss)으로 구성되어, 상기 메모리 셀(MC)이 상기 첫번째 전력선(VDD)과 상기 첫번째 노드(A) 사이에서 접속된 첫번째 트랜지스터(Q5), 상기 첫번째 노드와 상기 두번째 전력선(Vss)사이에서 결합된 두번째 트랜지스터(Q1), 상기 첫번째 전력선과 상기 두번째 노드(B) 사이에서 접속된 세번째 트랜지스터(Q6), 상기 두번째 노드와 상기 두번째 전력선 사이에서 결합된 네번째 트랜지스터(Q2), 상기 비트선중 하나의 비트선과 상기 첫번째 노드 사이에서 결합된 첫번째 캐패시터(C1), 및 상기 비트선중 다른 하나의 비트선과 상기 두번째 노드 사이에서 결합된 두번째 캐패시터(C2)를 포함하고, 상기 두번째 트랜지스터(Q1)가 상기 두번째 노드에 접속된 게이트를 갖고, 상기 네번째 트랜지스터(Q2)가 상기 첫번째 노드에 접속된 게이트를 갖고, 상기 첫번째와 두번째 전력선(VDD, Vss)중 하나가 워드선(MWL)으로서 공통으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  7. 청구범위 제6항에 있어서, 상기 첫번째 전력선(VDD)이 정측전압인 첫번째 전원전압(VDD)을 공급하고, 상기 두번째 전력선(Vss)이 부측전압인 두번째 전원전압(Vss)을 공급하는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항 또는 제7항에 있어서, 상기 첫번째와 두번째 트랜지스터(Q5, Q1)가 첫번째 상보형 금속 산화반도체 인버터를 형성하고, 상기 세번째와 네번째 트랜지스터(Q6, Q2)가 두번째 상보형 금속 산화 반도체 인버터를 형성하는 것을 특징으로 하는 반도체 기억장치.
  9. 청구범위 제6항에 있어서, 상기 비트선(BL,)에 접속되고, 상기 비트선을 거친 전위차를 증폭하는 센스증폭기(SA)로 더 구성되는 반도체 기억장치.
  10. 청구범위 제9항에 있어서, 상기 메모리 셀을 선택하지 않을때 중간전압(VDD/2)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선을 상기 워드선으로서 사용할때 첫번째 전원전압(VDD)과 상기 메모리 셀을 선택하고 상기 두번째 전력선을 상기 워드선으로서 사용할때 두번째 전원전압(Vss)을 읽어내기 동작중에 공급하기 위하여 상기 워드선(MWL)에 결합되고, 상기 중간전압이 첫번째와 두번째 전원전압 사이에서 설정되는 워드선 드라이버로 더 구성되는 것을 특징으로 하는 반도체 기억장치.
  11. 청구범위 제10항에 있어서, 상기 워드선 드라이버는 상기 메모리 셀(MC)을 선택하지 않고 상기 첫번째 전력선(VDD)을 상기 워드선(MWL)으로 사용할때 두번째 전원전압(Vss)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선을 상기 워드선으로 사용할때 첫번째 전원전압을 써넣기 동작중에 공급하는 것을 특징으로 하는 반도체 기억장치.
  12. 청구범위 제6항에 있어서, 상기 첫번째 노드(A)와 상기 두번째 트랜지스터(Q1) 사이에서 접속된 첫번째 다이오드(D1)과 상기 두번째 노드(B)와 상기 네번째 트랜지스터(QB) 사이에서 접속된 두번째 다이오드(D2)로 더 구성되는 반도체 기억장치.
  13. 각각 첫번째와 두번째 노드(A, B)를 갖고 소정수의 메모리 셀을 포함하는 다수의 그룹으로 나누어지는 다수의 메모리 셀(MC)과 상기 메모리 셀을 결합된 한쌍의 메인비트선(MBL,)으로 이루어지는 반도체 기억장치에 있어서, 첫번째 전원전압(VDD)을 공급하기 위하여 상기 메모리 셀(MC)에 각각 결합된 다수의 첫번째 전력선(VDD), 두번째 전원전압(Vss)을 공급하기 위하여 상기 메모리 셀에 각각 결합된 다수의 두번째 전력선(Vss), 각각 상기 그룹중 대응하는 하나에 접속되고 상기 메모리 셀에 각각 접속되는 다수의 서브비트선쌍(SBL,), 상기 그룹에 대응하여 제공된 다수의 서브워드선(SWL,), 및 상기 서브 워드선상의 신호에 응하는 상기 메인비트선에 상기 서브비트선쌍중 하나를 접속하기 위하여 상기 서브워드선에 결합된 트랜스퍼 게이트수단(QG1-QG4)으로 구성되어, 각각의 메모리 셀이 하나의 첫번째 전력선과 상기 첫번째 노드(A) 사이에서 접속된 첫번째 저항(R1), 상기 첫번째 노드와 하나의 두번째 전력선 사이에서 접속된 첫번째 트랜지스터(Q1), 상기 하나의 첫번째 전력선과 상기 두번째 노드(B) 사이에서 접속된 두번째 저항(R2), 상기 두번째 노드와 상기 하나의 두번째 전력선 사이에서 접속된 두번째 트랜지스터(Q2), 하나의 상기 비트선과 상기 첫번째 노드 사이에서 접속된 첫번째 캐패시터(C1), 및 다른 하나의 상기 비트선과 상기 두번째 노드 사이에서 접속된 두번째 캐패시터(C2)를 포함하고, 상기 첫번째 트랜지스터(Q1)가 상기 두번째 노드(B)에 접속된 게이트를 갖고, 상기 두번째 트랜지스터(Q2)가 상기 첫번째 노드(A)에 접속된 게이트를 갖고, 상기 첫번째 전력선(VDD)과 상기 두번째 전력선(Vss)중 하나가 메인워드선(MWL,)으로서 공통으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  14. 청구범위 제13항에 있어서, 상기 첫번째 전력선(VDD)이 정측전압인 첫번째 전원전압(VDD)을 공급하고 상기 두번째 전력선(Vss)이 부측전압인 두번째 전원전압(Vss)을 공급하는 것을 특징으로 하는 반도체 기억장치.
  15. 청구범위 제13항에 있어서, 상기 메인비트선(MBL,)에 접속되고, 상기 메인비트선을 거친 전위차를 증폭하는 센스증폭기(SA)로 더 구성되는 반도체 기억장치.
  16. 청구범위 제15항에 있어서, 상기 메모리 셀(MC)을 선택할때 중간전압(VDD/2)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선(VDD)을 상기 메인워드선으로서 사용할때 첫번째 전원전압(VDD)과 상기 메모리 셀을 선택하고 상기 두번째 전력선(Vss)을 상기 메인워드선으로 사용할때 두번째 전원전압(Vss)을 읽어내기 동작중에 공급하기 위하여 상기 메인워드선(MWL,)에 결합되고, 상기 중간전압이 첫번째와 두번째 전원전압 사이에서 설정되는 워드선 드라이버로 더 구성되는 것을 특징으로 하는 반도체 기억장치.
  17. 청구범위 제16항에 있어서, 상기 워드선 드라이버가 상기 메모리 셀(MC)을 선택하지 않고 상기 첫번째 전력선(VDD)을 상기 메인워드선(MWL,)으로서 사용할때 두번째 전원전압(Vss)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선을 상기 메인워드선으로 사용할때 첫번째 전원전압(VDD)을 써넣기 동작중에 공급하는 것을 특징으로 하는 반도체 기억장치.
  18. 각각 첫번째와 두번째 노드(A, B)를 갖고 각각이 소정수의 메모리 셀을 포함하는 다수의 그룹으로 나누어지는 다수의 메모리 셀(MC)과 상기 메모리 셀에 결합된 한쌍의 메인비트선(MBL,)으로 이루어지는 반도체 기억장치에 있어서, 첫번째 전원전압(VDD)을 공급하기 위하여 상기 메모리 셀(MC)에 각각 결합된 다수의 첫번째 전력선(VDD), 두번째 전원전압(Vss)을 공급하기 위하여 상기 메모리 셀에 각각 결합된 다수의 두번째 전력선(Vss), 상기 메모리 셀에 각각 접속되고 각각이 상기 그룹중 대응하는 하나에 접속된 다수의 서브비트선쌍(SBL,), 상기 그룹에 대응하여 제공된 다수의 서브워드선(SWL,), 및 상기 서브워드선상의 신호에 응하는 상기 메인비트선에 상기 서브비트선쌍중 하나를 접속하기 위하여 상기 서브워드선에 결합된 트랜스퍼 게이트수단(QG1-QG4)으로 구성되어, 각각의 메모리 셀이 하나의 첫번째 전력선(VDD)과 상기 첫번째 노드(A) 사이에서 접속된 첫번째 트랜지스터(Q5), 상기 첫번째 노드와 하나의 두번째 전력선(Vss) 사이에서 접속된 두번째 트랜지스터(Q1), 상기 하나의 첫번째 전력선과 상기 두번째 노드(B) 사이에서 접속된 세번째 트랜지스터(Q6), 상기 두번째 노드와 상기 하나의 두번째 전력선 사이에서 접속된 네번째 트랜지스터(Q2), 하나의 상기 비트선과 상기 첫번째 노드 사이에서 접속된 첫번째 캐패시터(C1), 및 다른 하나의 상기 비트선과 상기 두번째 노드 사이에서 접속된 두번째 캐패시턴스(C2)를 포함하고, 상기 두번째 트랜지스터(Q1)가 상기 두번째 노드(B)에 접속된 게이트를 갖고, 상기 네번째 트랜지스터(Q2)가 상기 첫번째 노드(A)에 접속된 게이트를 갖고, 상기 첫번째 전력선(VDD)과 상기 두번째 전력선(Vss)중 하나가 메인워드선(MWL,)으로서 공통으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  19. 청구범위 제18항에 있어서, 상기 첫번째 전력선(VDD)이 정측전압인 첫번째 전원전압(VDD)을 공급하고 상기 두번째 전력선(Vss)이 부측전압인 두번째 전원전압(Vss)을 공급하는 반도체 기억장치.
  20. 청구범위 제18항 또는 제19항에 있어서, 상기 메인비트선(MBL,)에 접속되고, 상기 메인비트선을 거친 전위차를 증폭하는 센스증폭기(SA)로 더 구성되는 반도체 기억장치.
  21. 청구범위 제20항에 있어서, 상기 메모리 셀(MC)을 선택하지 않을때 중간전압(VDD/2)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선(VDD)을 상기 메인워드선으로서 사용할때 첫번째 전원전압(VDD)과 상기 메모리 셀을 선택하고 상기 두번째 전력선(Vss)을 상기 메인워드선으로 사용할때 두번째 전원전압(Vss)을 읽어내기 동작중에 공급하기 위하여 상기 메인워드선(MWL,)에 결합되고, 상기 중간전압이 첫번째와 두번째 전원전압 사이에서 설정되는 워드선 드라이버로 더 구성되는 반도체 기억장치.
  22. 청구범위 제21항에 있어서, 상기 워드선 드라이버가 상기 메모리 셀(MC)을 선택하지 않고 상기 첫번째 전력선(VDD)을 상기 메인워드선(MWL,)으로서 사용할때 두번째 전원전압(Vss)과 상기 메모리 셀을 선택하고 상기 첫번째 전력선을 상기 메인워드선으로 사용할때 첫번째 전원전압(VDD)을 써넣기 동작중에 공급하는 것을 특징으로 하는 반도체 기억장치.
  23. 청구범위 제18항에 있어서, 상기 첫번째 노드(A)와 상기 두번째 트랜지스터(Q2) 사이에서 접속된 첫번째 다이오드(D1)과 상기 두번째 노드(B)와 상기 네번째 트랜지스터(Q2) 사이에서 접속된 두번째 다이오드(D2)로 더 구성되는 반도체 기억장치.
  24. 각각 첫번째와 두번째 노드(A, B)를 갖는 다수의 메모리 셀(MC) 과 상기 메모리 셀에 결합된 한쌍의 비트선(BL,)으로 이루어진 반도체 기억장치에 있어서, 첫번째 전원전압(VDD)을 공급하기 위하여 상기 메모리 셀(MC)에 결합된 첫번째 전력선(VDD), 두번째 전원전압(Vss)을 공급하기 위하여 상기 메모리 셀(MC)에 결합된 두번째 전력선(Vss), 및 두개의 인접한 메모리 셀 사이에서 상기 비트선에 각각 접속된 다수의 캐패시터(C)로 구성되어, 각각의 상기 메모리 셀이 상기 첫번째 전력선과 상기 첫번째 노드(A) 사이에서 접속된 첫번째 저항(R1), 상기 첫번째 노드와 상기 두번째 전력선 사이에서 접속된 첫번째 트랜지스터(Q1), 상기 첫번째 전력선과 상기 두번째 노드(B) 사이에서 접속된 두번째 저항(R2), 상기 두번째 노드와 상기 두번째 전력선 사이에서 접속된 두번째 트랜지스터(Q2), 하나의 상기 비트선과 상기 첫번째 노드 사이에서 접속된 첫번째 캐패시터(C1), 및 다른 하나의 상기 비트선과 상기 두번째 노드 사이에서 접속된 두번째 캐패시터(C2)를 포함하고, 상기 첫번째 트랜지스터(Q1)가 상기 두번째 노드(B)에 접속된 게이트를 갖고, 상기 두번째 트랜지스터(Q2)가 상기 첫번째 노드(A)에 접속된 게이트를 갖고, 상기 첫번째와 두번째 전력선(VDD, Vss)중 하나가 메인워드선(MWL)으로서 공통으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  25. 청구범위 제24항에 있어서, 상기 첫번째 전력선(VDD)이 정측전압인 첫번째 전원전압(VDD)을 공급하고 상기 두번째 전력선(Vss)이 부측전압인 두번째 전원전압(Vss)을 공급하는 반도체 기억장치.
  26. 청구범위 제24항 또는 제25항에 있어서, 상기 비트선(MBL,)에 접속되고, 상기 비트선을 거친 전위차를 증폭하는 센스증폭기(SA)로 더 구성되는 반도체 기억장치.
  27. 각각 첫번째와 두번째 노드(A, B)를 갖는 다수의 메모리 셀(MC) 과 상기 메모리 셀에 결합된 한쌍의 비트선(BL,)으로 이루어진 반도체 기억장치에 있어서, 첫번째 전원전압(VDD)을 공급하기 위하여 상기 메모리 셀(MC)에 결합된 첫번째 전력선(VDD), 두번째 전원전압(Vss)을 공급하기 위하여 상기 메모리 셀(MC)에 결합된 두번째 전력선(Vss), 및 두개의 인접한 메모리 셀 사이에서 상기 비트선에 각각 접속된 다수의 캐패시터(C)로 구성되어, 각각의 상기 메모리 셀이 상기 첫번째 전력선과 상기 첫번째 노드(A) 사이에서 접속된 첫번째 트랜지스터(Q5), 상기 첫번째 노드와 상기 두번째 전력선 사이에서 접속된 두번째 트랜지스터(Q1), 상기 첫번째 전력선과 상기 두번째 노드(B) 사이에서 접속된 세번째 트랜지스터(Q6), 상기 두번째 노드와 상기 두번째 전력선 사이에서 접속된 네번째 트랜지스터(Q2), 하나의 상기 비트선과 상기 첫번째 노드 사이에서 접속된 첫번째 캐패시터(C1), 및 다른 하나의 상기 비트선과 상기 두번째 노드 사이에서 접속된 두번째 캐패시터(C2)를 포함하고, 상기 두번째 트랜지스터(Q1)가 상기 두번째 노드(B)에 접속된 게이트를 갖고, 상기 네번째 트랜지스터(Q2)가 상기 첫번째 노드(A)에 접속된 게이트를 갖고, 상기 첫번째와 두번째 전력선(VDD, Vss)중 하나가 메인워드선(MWL)으로서 공통으로 사용되는 것을 특징으로 하는 반도체 기억장치.
  28. 청구범위 제27항에 있어서, 상기 첫번째 전력선(VDD)이 정측전압인 첫번째 전원전압(VDD)을 공급하고 상기 두번째 전력선(Vss)이 부측전압인 두번째 전원전압(Vss)을 공급하는 반도체 기억장치.
  29. 제27항 또는 제28항에 있어서, 상기 비트선(MBL,)에 접속되고, 상기 비트선을 거친 전위차를 증폭하는 센스증폭기(SA)로 더 구성되는 반도체 기억장치.
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