JPS6085498A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6085498A JPS6085498A JP58193461A JP19346183A JPS6085498A JP S6085498 A JPS6085498 A JP S6085498A JP 58193461 A JP58193461 A JP 58193461A JP 19346183 A JP19346183 A JP 19346183A JP S6085498 A JPS6085498 A JP S6085498A
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- JP
- Japan
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- potential
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、ＭＯＳ トランジスタで構成された半導体
集積回路に関するもので、特に５■単一電源で動作する
０電気的に書き込み及び消去可能な不輝発性半導体メモ
リ（ＥＦＲＯＭ）に使用するのに適したものである● 〔従来技術とその問題点〕 最近、フィーティングゲート構造を持ち電気的にデータ
を消去したり、書き込んだりする不輝発性半導体メモリ
（Ｅ２ＦＲＯＭ）が従来の７ローテイングゲート構造
を持つ紫外線消去型の不輝発性半導体メモリに代わり普
及し出してきた。これは薄い酸化膜（例えば１００〜２
００１）を通してＦｏｗｌ ｅ ｒ−Ｎｏｒｄｈｅｉｎ
ｔｕｎｎｅｌｉｎｇ効果で７ローテイングゲートに電
子を注入したりする。よってこの時電流はほとんど消去
されない。そのため内部に昇圧回路を設け、この昇圧電
圧により、データを書いたり消したりすることができる
。
集積回路に関するもので、特に５■単一電源で動作する
０電気的に書き込み及び消去可能な不輝発性半導体メモ
リ（ＥＦＲＯＭ）に使用するのに適したものである● 〔従来技術とその問題点〕 最近、フィーティングゲート構造を持ち電気的にデータ
を消去したり、書き込んだりする不輝発性半導体メモリ
（Ｅ２ＦＲＯＭ）が従来の７ローテイングゲート構造
を持つ紫外線消去型の不輝発性半導体メモリに代わり普
及し出してきた。これは薄い酸化膜（例えば１００〜２
００１）を通してＦｏｗｌ ｅ ｒ−Ｎｏｒｄｈｅｉｎ
ｔｕｎｎｅｌｉｎｇ効果で７ローテイングゲートに電
子を注入したりする。よってこの時電流はほとんど消去
されない。そのため内部に昇圧回路を設け、この昇圧電
圧により、データを書いたり消したりすることができる
。
その場合５ｖ電源のみを与えればすむため、使用者から
見れば非常に使い易い。
見れば非常に使い易い。
データの書き込み及び消去を行なう場合は例えＩ−ｊ’
１６ Ｋ Ｅ２ＰＲＯＭ −１’ｓ ３−）ノ制御（
ｉ号ｔ−ソレソれＣＥ ＝＝ ”Ｌｏ ｗ”レベル、Ｏ
Ｅ＝ ” Ｈｉｇｈ”レベル、ＷＥ ＝１Ｌｏｗ”レベ
ルにするだけでよい□つまりすべてＴ Ｔ Ｌ レベル
でデータの書き込み及び消去が行なわれる。電源投入時
Ｖｏｃ電位が５ｖ近くまで上昇してなく、Ｅ２ Ｅ２Ｐ
ＲＯＭを含むシステムにおいて、ＣＰＵがまだ正常に動
作していないとき、３つの制御信号は、どんなレベルで
あるかわからない。偶然にも、３つの制御信号がそれぞ
れ上記曹き込みレベルであった場合、そのＥ２ＦＲＯＭ
が動作していれば、誤って書き込みまたは消去が行われ
る。紫外線消去型のＦＲＯＭにおいてに、データの書き
込み時は、通常２１Ｖの高電圧を用いて書き込みを行な
うが、通常システム内には、高電圧電源を用いない友め
、電源投入時に誤ってデータが省き込まれることにない
。消去の場合は、紫外線を用いて行なうので、電源投入
時に誤ってデータが消去されることはない０ 不揮発性メモリにおいて、誤まってデータが書き込み″
または消去されるということは致命的である０ 〔発明の目的〕 本発明は上記問題点を解決するためのもので、Ｅ ２Ｆ
ＲＯＭにおいて、電源投入時に誤ってデータの書き込み
または消去がおこなわれない半導体集積回路を提供する
ことを目的とする。
１６ Ｋ Ｅ２ＰＲＯＭ −１’ｓ ３−）ノ制御（
ｉ号ｔ−ソレソれＣＥ ＝＝ ”Ｌｏ ｗ”レベル、Ｏ
Ｅ＝ ” Ｈｉｇｈ”レベル、ＷＥ ＝１Ｌｏｗ”レベ
ルにするだけでよい□つまりすべてＴ Ｔ Ｌ レベル
でデータの書き込み及び消去が行なわれる。電源投入時
Ｖｏｃ電位が５ｖ近くまで上昇してなく、Ｅ２ Ｅ２Ｐ
ＲＯＭを含むシステムにおいて、ＣＰＵがまだ正常に動
作していないとき、３つの制御信号は、どんなレベルで
あるかわからない。偶然にも、３つの制御信号がそれぞ
れ上記曹き込みレベルであった場合、そのＥ２ＦＲＯＭ
が動作していれば、誤って書き込みまたは消去が行われ
る。紫外線消去型のＦＲＯＭにおいてに、データの書き
込み時は、通常２１Ｖの高電圧を用いて書き込みを行な
うが、通常システム内には、高電圧電源を用いない友め
、電源投入時に誤ってデータが省き込まれることにない
。消去の場合は、紫外線を用いて行なうので、電源投入
時に誤ってデータが消去されることはない０ 不揮発性メモリにおいて、誤まってデータが書き込み″
または消去されるということは致命的である０ 〔発明の目的〕 本発明は上記問題点を解決するためのもので、Ｅ ２Ｆ
ＲＯＭにおいて、電源投入時に誤ってデータの書き込み
または消去がおこなわれない半導体集積回路を提供する
ことを目的とする。
本発明は、電源投入時に設定された第１の節点がｑ″１
″１″レベルの節点が′０”レベルとなるフリップフロ
ップ回路と、前記第１の節点に、ＰＮダイオードのＰ側
を接続し、そのＰＮダイオードを順次同一方向に４個程
度接続し、その最終のＰＮダイオードのＮ側は、ドレイ
ンを前記第１の接点にリースを接地電位に接続している
Ｎ−チャネル、エンハンスメント型トランジスタのゲー
トに接続されていて、この第１の接点をドレインを制御
信号の入力に、リースを接地電位に接続しているＮ−チ
ャネル、エンハンスメント型トランジスタのゲートに接
続することにより行なわれるものである。
″１″レベルの節点が′０”レベルとなるフリップフロ
ップ回路と、前記第１の節点に、ＰＮダイオードのＰ側
を接続し、そのＰＮダイオードを順次同一方向に４個程
度接続し、その最終のＰＮダイオードのＮ側は、ドレイ
ンを前記第１の接点にリースを接地電位に接続している
Ｎ−チャネル、エンハンスメント型トランジスタのゲー
トに接続されていて、この第１の接点をドレインを制御
信号の入力に、リースを接地電位に接続しているＮ−チ
ャネル、エンハンスメント型トランジスタのゲートに接
続することにより行なわれるものである。
本発明によれば電源投入後からＶｃｅ電位が４■程度に
なる間、制御信号をすべて０”レベルにすることにより
Ｅ”ＦＲＯＭは書き込みまたは消去状態になっていない
ため電源投入時に誤まってデータの書き込みまたは消去
が行なわれないようにでき、不揮発性メモリとしての信
頼性をいちじるしく向上させるものである。
なる間、制御信号をすべて０”レベルにすることにより
Ｅ”ＦＲＯＭは書き込みまたは消去状態になっていない
ため電源投入時に誤まってデータの書き込みまたは消去
が行なわれないようにでき、不揮発性メモリとしての信
頼性をいちじるしく向上させるものである。
第１図を参照して、本発明の詳細な説明するＯ電源投入
後Ｖｃｃ電位（１〜１）は、０■から５Ｖに上昇してい
く。第１図の回路１；１０ＭＯ８であるため、ＶｃＣが
・１ｉＶｆａ度になるとフリップフロッグ回路（１−２
）が動作しはじめ、Ｖｃｃと接続しているキャパミタ（
ｉ−ａ）及び接地電位（１−４）と接続しているキャバ
ミタ（１−５）によりノードＡに″Ｏ′″レベルにノー
ドＢは′１”レベルになる。ＰＮ接合ダイオード（１−
６）のビルトイン電位は約０．８Ｖであり、それが４つ
直列に接続されているためにノードＢの電位が高いとき
、ノードＢとノードＣの電位差Ｕ ０．８（ｖ、Ｘ４＝
３．２（Ｖ）になる 今Ｖｃｃが上昇していき、たとえばＶｃｃが３．５Ｖに
なるとノードＢは３．５Ｖになり、ノードＣは３．５Ｖ
−３，２Ｖ＝０．３ＶＫなる。
後Ｖｃｃ電位（１〜１）は、０■から５Ｖに上昇してい
く。第１図の回路１；１０ＭＯ８であるため、ＶｃＣが
・１ｉＶｆａ度になるとフリップフロッグ回路（１−２
）が動作しはじめ、Ｖｃｃと接続しているキャパミタ（
ｉ−ａ）及び接地電位（１−４）と接続しているキャバ
ミタ（１−５）によりノードＡに″Ｏ′″レベルにノー
ドＢは′１”レベルになる。ＰＮ接合ダイオード（１−
６）のビルトイン電位は約０．８Ｖであり、それが４つ
直列に接続されているためにノードＢの電位が高いとき
、ノードＢとノードＣの電位差Ｕ ０．８（ｖ、Ｘ４＝
３．２（Ｖ）になる 今Ｖｃｃが上昇していき、たとえばＶｃｃが３．５Ｖに
なるとノードＢは３．５Ｖになり、ノードＣは３．５Ｖ
−３，２Ｖ＝０．３ＶＫなる。
Ｎチャネルトランジスタ（１−７）のしきい値をＯ，Ｓ
ＶとするとＶｃｃが４Ｖをこえたところで、ノードＢも
４ｖを越えノードＣは０．８Ｖとなるため、トランジス
タ１−７１−１オンとなｐノードＢＨ接地レベルになり
Ｏ”レベルになる。
ＶとするとＶｃｃが４Ｖをこえたところで、ノードＢも
４ｖを越えノードＣは０．８Ｖとなるため、トランジス
タ１−７１−１オンとなｐノードＢＨ接地レベルになり
Ｏ”レベルになる。
つまり、ノードＢの電位に、電源投入後Ｖｃｃがｌｖ程
度に上昇すると６１″レベルとなり、その後Ｖａｃが上
昇している間″′ｌ”レベルに保たれ、ｖｃｃが４Ｖｉ
越えると′０”レベルになる。
度に上昇すると６１″レベルとなり、その後Ｖａｃが上
昇している間″′ｌ”レベルに保たれ、ｖｃｃが４Ｖｉ
越えると′０”レベルになる。
横軸にＶｃｅ電位、縦軸にノードＢのレベル金トり第２
図に示す。このＢの電位は第１図に示す様に制御信号入
力をドレインに、接地電位をリースに接続されたトラン
ジスタ（１−９）のゲートに接続されている。したがっ
てノードＢの電位が６１”レベルのときトランジスタ（
１−９）ｔｄ”オン″シており、制御信号は０”レベル
に保たれている。
図に示す。このＢの電位は第１図に示す様に制御信号入
力をドレインに、接地電位をリースに接続されたトラン
ジスタ（１−９）のゲートに接続されている。したがっ
てノードＢの電位が６１”レベルのときトランジスタ（
１−９）ｔｄ”オン″シており、制御信号は０”レベル
に保たれている。
つまり、電源投入後、制御信号がいかなるレベルにあっ
てもＶｃｃ電位が１ｖから４ｖの間は制御信号は０”レ
ベルにリセットされる。このことにより、Ｅ ＦＲＯＭ
は電源投入時に書き込みまたは消去状態によることはな
い。従って、誤って書き込みまたは消去がおこなわれる
ことはない。Ｖｃｃ電位が４ｖ以上上昇し、ＣＰＵが動
作状態になると、ノードＢは″０″レベルとなるために
トランジスタ（１−９）は６オフ”となり制御信号のレ
ベルはそのままＥ ＰＲＯＭの内部回路に伝わり、それ
ぞれの制御信号レベルに応じ次動作がおこなわれる。
てもＶｃｃ電位が１ｖから４ｖの間は制御信号は０”レ
ベルにリセットされる。このことにより、Ｅ ＦＲＯＭ
は電源投入時に書き込みまたは消去状態によることはな
い。従って、誤って書き込みまたは消去がおこなわれる
ことはない。Ｖｃｃ電位が４ｖ以上上昇し、ＣＰＵが動
作状態になると、ノードＢは″０″レベルとなるために
トランジスタ（１−９）は６オフ”となり制御信号のレ
ベルはそのままＥ ＰＲＯＭの内部回路に伝わり、それ
ぞれの制御信号レベルに応じ次動作がおこなわれる。
通常Ｅ ２ＦＲＯＭにおいて、動作を保鉦しているＶｃ
ｃ電位は４．５ｖから５，５Ｖの間であり、Ｅ２ＦＲＯ
Ｍは、Ｖｃｃ が４．５ｖより低いときは動作しない方
がよい。したがってノードＢがｕ ｌｊＪレベルから＠
０″レベルに変化するときのＶｃｃ 電位が４．５Ｖに
できるだけ近いほうがよいが、決して４．５Ｖを越えて
ｑならないのでマージンをみて、その電位をこの実施例
では４■に設定した。
ｃ電位は４．５ｖから５，５Ｖの間であり、Ｅ２ＦＲＯ
Ｍは、Ｖｃｃ が４．５ｖより低いときは動作しない方
がよい。したがってノードＢがｕ ｌｊＪレベルから＠
０″レベルに変化するときのＶｃｃ 電位が４．５Ｖに
できるだけ近いほうがよいが、決して４．５Ｖを越えて
ｑならないのでマージンをみて、その電位をこの実施例
では４■に設定した。
以上のようにこの実施例によれば、ＰＮダイオードのビ
ルトイン電圧ＶＢとその個数をＮ、）ランジスタ１−７
のしきい値をＶＴとすると、■ｃｃ電位が（Ｎ ｘ Ｖ
Ｂ＋ＶＴ ）の電位になるまで、制御信号は′０”レベ
ルにリセットされるため、岨まってデータの書き込みま
たは消去がおこなわれることはない。またＶｃｃ電位が
前記電位を超えると、ＣＰＵにより正常に動作する。
ルトイン電圧ＶＢとその個数をＮ、）ランジスタ１−７
のしきい値をＶＴとすると、■ｃｃ電位が（Ｎ ｘ Ｖ
Ｂ＋ＶＴ ）の電位になるまで、制御信号は′０”レベ
ルにリセットされるため、岨まってデータの書き込みま
たは消去がおこなわれることはない。またＶｃｃ電位が
前記電位を超えると、ＣＰＵにより正常に動作する。
他の実施例として、第３図に示す様に波形整形用インバ
ータ群（３−１）を挿入してＤの電位を第１図のＢの電
位と同様に扱ってもよい。またＰＮ接合のビルトイン電
圧とトランジスタ（３−２）のしきい値の関係によりＰ
Ｎ接合ダイオードの個数を５個、としても本発明の主旨
を逸脱するものではない。
ータ群（３−１）を挿入してＤの電位を第１図のＢの電
位と同様に扱ってもよい。またＰＮ接合のビルトイン電
圧とトランジスタ（３−２）のしきい値の関係によりＰ
Ｎ接合ダイオードの個数を５個、としても本発明の主旨
を逸脱するものではない。
また、本実施例のＣＭＯ８回路ｔＮチャネル回路にかえ
てもよい。
てもよい。
第１図は、本発明の詳細な説明する回路図、第２図は、
制御信号を□リセットするトランジスタのゲートに印加
されるレベル金示 す図、 第３図は、本発明の他の実施例を説明する回路図である
。 図において、 １−１・・・Ｖｃｃｉ１位、１−２・・・フリップフロ
ップ回路、ｌ了３９１−５・・・キャパシタ、１−４・
・・接地電位、１−６・・・ＰＮ接合ダイオード、１−
７．１−９・・・トランジスタ、１−８・・・制御信号
人力パッド、３−１・・・インバータ群、３−２・・・
トランジスタ。 代理人弁理士 則近憲佑（はが１名） 第 １ 図 Ｖｃｃ覧ｆシ（Ｖ）
制御信号を□リセットするトランジスタのゲートに印加
されるレベル金示 す図、 第３図は、本発明の他の実施例を説明する回路図である
。 図において、 １−１・・・Ｖｃｃｉ１位、１−２・・・フリップフロ
ップ回路、ｌ了３９１−５・・・キャパシタ、１−４・
・・接地電位、１−６・・・ＰＮ接合ダイオード、１−
７．１−９・・・トランジスタ、１−８・・・制御信号
人力パッド、３−１・・・インバータ群、３−２・・・
トランジスタ。 代理人弁理士 則近憲佑（はが１名） 第 １ 図 Ｖｃｃ覧ｆシ（Ｖ）
Claims (2)
- （１）電源投入時に出力が高レベルとなり、電源電位が
所定の電位以上になったとき出力が低レベルとなる機能
をもつ回路と、前記レベルの出力が高レベルの量制御入
力信号のレベルを低レベルにすることを特徴とする半導
体集積回路。 - （２）前記手段に電源投入後設定された第１の接点が高
レベルとなるフリツ戸７０ツブ回路と第１の接点にｐｍ
を接続したＰＮ接合ダイオードと前記ＰＮ接合ダイオー
ドのＮ＠全ゲートに前記第１の接点をドレインに接地電
位をリースに接続された第１のトランジスタと、前記第
１の接点をゲートに制御入力信号をドレインに接地電位
をリースに接続された第２のトランジスタにより行なわ
れることを特徴とする特許 の半導体集積回路。 ｆ３） Ｐ Ｎ接合ダイオードに複数個直列に接続され
ていることｔ％徴とする前記特許請求の範囲第２項記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193461A JPS6085498A (ja) | 1983-10-18 | 1983-10-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193461A JPS6085498A (ja) | 1983-10-18 | 1983-10-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085498A true JPS6085498A (ja) | 1985-05-14 |
Family
ID=16308386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193461A Pending JPS6085498A (ja) | 1983-10-18 | 1983-10-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085498A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60251598A (ja) * | 1984-05-25 | 1985-12-12 | Hitachi Micro Comput Eng Ltd | 半導体集積回路装置 |
| JPS63102096A (ja) * | 1986-09-30 | 1988-05-06 | トムソン・コンポザン・ミリテール・エ・スパシオ | 電気的にプログラム可能な不揮発性メモリを含む論理回路形集積回路 |
| EP0420646A2 (en) * | 1989-09-29 | 1991-04-03 | Fujitsu Limited | Semiconductor memory device having capacitor through which data read/write is carried out |
| US5864251A (en) * | 1994-10-28 | 1999-01-26 | Cypress Semiconductor Corporation | Method and apparatus for self-resetting logic circuitry |
| US5889728A (en) * | 1998-02-10 | 1999-03-30 | Cypress Semiconductor Corporation | Write control method for memory devices |
| US5933032A (en) * | 1995-12-29 | 1999-08-03 | Cypress Semiconductor Corp. | Apparatus and method for generating a pulse signal |
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| US5953285A (en) * | 1997-09-17 | 1999-09-14 | Cypress Semiconductor Corp. | Scan path circuitry including an output register having a flow through mode |
| US6081475A (en) * | 1998-02-10 | 2000-06-27 | Cypress Semiconductor Corporation | Write control apparatus for memory devices |
| US6115836A (en) * | 1997-09-17 | 2000-09-05 | Cypress Semiconductor Corporation | Scan path circuitry for programming a variable clock pulse width |
| US6222393B1 (en) | 1999-07-20 | 2001-04-24 | Cypress Semiconductor Corporation | Apparatus and method for generating a pulse signal |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4717543U (ja) * | 1971-03-29 | 1972-10-28 | ||
| JPS55150026A (en) * | 1979-05-09 | 1980-11-21 | Fujitsu Ltd | Power-on clearing circuit |
| JPS5641900B2 (ja) * | 1971-09-17 | 1981-10-01 | ||
| JPS56156992A (en) * | 1980-05-08 | 1981-12-03 | Matsushita Electric Ind Co Ltd | Driving circuit for semiconductor storage device |
-
1983
- 1983-10-18 JP JP58193461A patent/JPS6085498A/ja active Pending
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