JPS60251598A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、内蔵の昇圧回路によって形成された高電圧により書
込みが行われるプログラマブルＲＯＭ（リード・オンリ
ー・メモリ）を含むものに利用して有効な技術に関する
ものである。

〔背景技術〕

半導体不揮発性メモリ、例えば比較的薄いシリコン酸化
膜とその上に形成され比較的厚いシリコン窒化膜（ナイ
トライド）との２Ｎ構造のゲート絶縁膜を持つ絶縁ゲー
ト電界効果トランジスタ（以下、単にＭＮＯＳという）
は、その駆動電源が遮断されても記憶内容を保持する。

このＭＮＯＳは、記憶情報の書込み及び消去を電気的に
行うことができる。

ＭＮＯＳにおいて、消去状態もしくは記憶情報が書込ま
れていない状態では、そのしきい値電圧は例えば−４ボ
ルトのような負電圧になる。ＭＮＯＳのゲート絶縁膜に
は、記憶情報の書込み又は消去のために、トンネル現象
によりキャリアの注入が生じるような高電界が作用させ
られる。

書込み動作において、基体ゲートには、例えばは−゛回
路接地電位のような０■が印加され、ゲートには、例え
ば＋２５Ｖのような高電圧が印加される。ソース領域及
びドレイン領域には、書込むべき情報に応じたレベルの
電圧、例えばばソ°０■の低電圧又は＋２０Ｖのような
高電圧が印加される。ソース領域及びドレイン領域との
間のシリコン領域表面には、上記のようなゲートに正の
高電圧が加えられることに応じてチャンネルが誘導され
る。このときのチャンネルの電位はソース領域及びドレ
イン領域の電位と等しい。そこで、ソース領域及びドレ
イン領域に上記のように０■の電圧が印加されるとゲー
ト絶縁膜には上記ゲートの高電圧に応じた高電界が作用
するようになる。

その結果、ゲート絶縁膜にはトンネル現象によりチャン
ネルからキャリアとしての電子が注入される。これによ
って、ＭＮＯＳのしきい値電圧は、上記−４■から例え
ば＋４■のような正の値に変化する。一方、ソース領域
及びドレイン領域に上記のように＋２０Ｖが印加されて
いる場合、ゲートとチャンネルとの間の電位差は数■に
しかならない。すなわち、トンネル現象による電子の注
入が起こるには不十分な電圧がゲート絶縁膜に加わる。

そのため、ＭＮＯＳのしきい値電圧は変化しない。

消去の場合には、ゲートにＯｖを与えながら基体ゲート
に＋２５Ｖのような高電圧を印加して、逆方向のトンネ
ル現象を生じしめて、キャリアとしての電子を基体ゲー
トに戻すものである。　このような記憶素子を用いた場
合には、そのアドレス選択回路等の周辺回路を動作させ
るための電源電圧の他、上記のような書込み高電圧を供
給する必要がある。そこで、本願出願人においては、こ
の発明に先立って上記書込み用高電圧を形成する昇圧回
路を内蔵させた半導体記憶装置を開発した。

しかしながら、このように内蔵の昇圧回路によって書込
み高電圧を形成するものとした場合には、次のような問
題の生じることが本願発明者の研究によって明らかにさ
れた。すなわち、その動作モードを指示する外部信号の
レベルが電源投入時に不定になっていると、それに応じ
て内蔵の昇圧回路が不所望に動作して書込み用の高電圧
が形成されることとなり、誤書込み又は誤消去が行われ
る虞れがある。このような誤動作を防止する方法として
は、プログラムモード（書込みモード）としないように
する制御信号を、外付は回路を設けることによって形成
することが考えられる。しかしながら、このような方法
では、外部部品が増加することの他、ユーザーにおいて
極めて使いにくいものとなってしまうという問題がある
（ＭＮＯＳについては、例えば特開昭５５−１５６３７
０号公報、雑誌ｒ日経エレクトロニクスＪ１９８１年７
月６日付、第１９３頁〜第２０６頁等を参照ン。

〔発明の目的〕

この発明の目的は、電源投入時の誤動作を防止した半導
体集積回路装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

（発明の概要〕 本願において開示される発明の・うち代表的なものの概
要を簡単に説明すれば、下記の通りである。

すなわち、電源投入により一方のレベルの記憶情報を保
持し、外部端子からの所定の制御信号によって他方のレ
ベルの記憶情報が書込まれる記憶手段を用いて、書込み
又は消去等を行う高電圧を形成する昇圧回路の動作の停
止及び／又はその昇圧電圧の送出を停止と、その解除と
を行わせるものである。

〔実施例〕

第１図には、この発明をＭＮＯＳを記憶素子とするプロ
グラマブルＲＯＭ装置に適用した場合の一実施例の回路
図が示されている。

この実施例の回路は、後で詳細に説明するようなメモリ
アレイＭ−ＡＲＹとともにＸデコーダ。

Ｙデコーダ、制御回路等の比較的低電圧の信号を形成す
る回路と、書込み回路、消去回路等比較的高電圧の信号
を形成する回路とを含んでいる。

特に制限されないが、上記低電圧信号を形成する回路の
ための電源端子Ｖｃｃに、＋５Ｖの低電源電圧が供給さ
れる。これに応じて、低電圧信号のハイレベルは、はｖ
＋５Ｖとされ、ロウレベルは、はり回路の接地電位のＯ
Ｖにされる。

上記書込み回路、消去回路等のために用いられる高電圧
■ｐｐは、後述するような発振回路と昇圧回路及びその
制御回路とからなる一種の電圧変換回路としての高電圧
発生回路Ｖｐｐ−Ｇにより形成される。この高電圧発生
回路の出力は、電源端子Ｖｃｃから供給された低電源電
圧に基づいて、回路装置に書込み動作をさせるとき及び
消去動作をさせるときに必要な、はり＋２５Ｖのような
高電圧とされる。上記高電圧ＶｐＰに応じて高電圧信号
のハイレベルは、はｖ＋２５Ｖもしくは＋２０Ｖとされ
、ロウレベルははゾ０■とされる。

同図において、Ｍ−ＡＲＹはメモリアレイであり、マト
リックス配置されたメモリセルＭＳ１１ないしＭＳ２２
を含んでいる。メモリセルのそれぞれは、ＭＳｌｌを代
表として第１図に具体的に示したように、アドレス選択
用ＭＯ３ＦＥＴＱ２と、ＭＮＯ３ＱＩとから構成されて
いる。

同一の行に配置されたメモリセルＭＳＩＩ、ＭＳ１２の
それぞれのアドレス選択用ＭＯ５ＦＥＴＱ２のゲートは
、第１ワード線Ｗｌｌに共通接続され、それぞれのＭＮ
Ｏ３ＱＩのゲートは、第２ワード線Ｗ１２に共通接続さ
れている。同様に他の同一の行に配置されたメモリセル
ＭＳ２１．ＭＳ２２のアドレス選択用ＭＯ５ＦＥＴ及び
ＭＮＯＳのゲートは、それぞれ第１ワード線Ｗ２１．Ｗ
２２に共通接続されている。

同一の列に配置されたメモリセルＭＳ１１．ＭＳ２１の
アドレス選択用ＭＯ３ＦＥＴＱ２のドレインは、ディジ
ット（データ）線Ｄ１に共通接続され、ＭＮＯＳのソー
スは基準電位線ＥＤＩに共通接続されている。同様に他
の同一の列に配置されたメモリセルＭＳ１２．ＭＳ２２
のアドレス選択用ＭＯＳ　Ｆ　ＥＴのドレイン及びＭＮ
ＯＳのソースは、それぞれディデッド線り２．基準電位
線ＥＤ２に共通接続されている。

図示の各回路は、ＮチャンネルＭＯ３ＦＥＴと若干のバ
イポーラトランジスタとから構成することができる。図
示のほとんどの回路の具体的構成は、本発明と直接関係
ないのでその説明を省略する。図示のほとんどの回路は
、本願出願人の出■になる前記特開昭５５−１５６３７
０号公報に詳細に記載されている回路と類伯の構成をと
ることができる。

制御回路ＣＲＬは、外部端子Ｃ３，ＰＧＭ、ＯＥを介し
て供給されるチップ選択信号、プログラム信号、出力エ
ネイブル信号（以下チップ選択信号Ｃ８、プログラム信
号ＰＧＭのように記す）を受け、図示の各回路の動作を
制御するための内部制御信号を形成する。

特に制限されないが、チップ選択信号ＣＳがハイレベル
であり、プログラム信号ＰＧＭがロウレベルであるなら
、それらの信号の組み合わせはチップ非選択モードを意
味する。

チップ選択信号ＣＳ及び出力エネイブル信号ＯＥがロウ
レベルであり、プログラム信号ＰＧＭがロウレベルであ
るなら、その組み合わせは読み出し動作モードを意味す
る。

チップ選択信号Ｃ８がハイレベルで、プログラム信号Ｐ
ＧＭがハイレベルなら、その組み合わせは書き込み動作
モードを意味する。

チップ選択信号Ｃ８がロウレベルでプログラム信号ＰＧ
Ｍがハイレベルなら、その組み合わせは消去動作モード
を意味する。

内部制御信号Ｃ３Ｉは、読み出し動作モードにおいてロ
ウレベルにされる。データ出力回路り。

Ｂは、このｔｌｉｌＪ御信号Ｃ３Ｉのロウレベルによっ
て動作状態にされ、その入力と対応した信号を共通外部
端子ＰＯに出力する。

内部制御信号ｒは、書き込み動作モード及び消去動作モ
ードにおいてロウレベルにされる。高電圧発生回路Ｖｐ
ｐ−Ｇは、この信号ｒがロウレベルにされることによっ
て動作可能状態にされる。

内部制御信号ｗｅ及びｗｅば、書き込み動作モードにお
いてそれぞれハイレベル、ロウレベルにされる。データ
入力回路ＤｒＢは、信号ｗｅがロウレベルならその出力
をフローティング状態にし、信号ｗｅがハイレベルなら
、共通外部端子ＰＯに供給される信号と対応する信号を
その出力端子に出力する。書き込み禁止回路ＩＨＡ２は
、信号ｒがハイレベルならばはｖＱボルトの信号を線Ｉ
ＨＶに出力し、信号ｒ及び石がロウレベルなら高電圧信
号を線ＩＨＶに出力する。

内部制御信号ｖｐは、書き込み動作モードにおいてロウ
レベルにされる。書き込み回路ＷＡＩないしＷＡ２は、
信号ｖｐがハイレベルなら、第２ワード線Ｗ１２ないし
Ｗ２２のレベルを第１ワード線ＷｌｌないしＷ２１のレ
ベルにかかわらずには！“０ボルトのロウレベルにさせ
、信号ｖｐがロウレベルなら、対応する第１のワード線
ＷｌｌないしＷ２１のレベルに応じた高電圧系の信号を
、第２ワード線Ｗ１２ないしＷ２２に出力する。

内部制御信号ｉは、消去動作モードにおいてロウレベル
にされる。消去回路ＥＲ３は、信号ｒ７がロウレベルに
されることに応じて、高電圧のハイレベルの信号を線ｅ
ｒに出力する。

図示の各回路は、半導体集積回路の製造技術によって１
つの半導体基板上に形成される。上記特開昭５５−１５
６３７０号公報は、またこの種の半導体集積回路の製造
技術及び構造についても詳しく記載している。

簡単に言えば、この実施例の回路を構成する各ＭＯ３Ｆ
ＥＴ及びＭＮＯＳは、Ｎ型単結晶シリコンからなる半導
体基板上に形成されたＰ型つェル領域上に形成される。

この実施例に従うと、ＭＮＯＳの記憶情翰を消去するた
めに、メモリセルを構成するＭＮＯＳ及びアドレス選択
用ＭＯ５ＦＥＴの基体ゲートとしてのウェル領域に正の
高電圧が印加される。この消去において、Ｘデコーダ、
Ｙデコーダ等の周辺回路を構成するＭＯＳＦＥＴは、も
しもその基体ゲートに高電圧が印加されると基板バイア
ス効果によって生ずるであろうしきい値電圧の不所望な
増大を防ぐという点や、得るべき高電圧に対する制限を
無くす点などのために、その基体ゲートに高電圧が印加
されないことが望ましい。そこで、この実施例において
は、メモリアレイが構成されるＰ型つェル領域ＷＥＬＬ
は、Ｘデコーダ、Ｙデコーダ等の周辺回路が構成される
Ｐ型ウェル領域と電気的に分離される。すなわち、メモ
リアレイが形成されるＰ型ウェル領域と周辺回路が構成
されるＰ型ウェル領域は互いに独立にされかつ離された
状態をもって形成される。

上記の消去のために、個々のメモリセルをそれぞれ独立
のウェル領域に形成したり、同じ行もしくは列に配置さ
れるメモリセルを共通のウェル領域に形成したりするこ
とができるが、この実施例では、メモリセルの全体すな
わちメモリアレイＭ−ＡＲＹが１つの共通なウェル領域
Ｗ　Ｅ　Ｌ　Ｌに形成される。

上記第１のワード線Ｗｌｌ、Ｗ２１は、それぞれゲート
が５■の電源電圧に維持されるディプレッションモード
のＭＯ３ＦＥＴＱ４．Ｑ５を介してＸデコーダＸＤＩ、
ＸＤ２の出力端子に接続され、このＸデコーダＭＤＩ、
ＸＤ２により形成された選択信号が供給される。この信
号は、選択状態にははＶ５Ｖのハイレベルにされ、非選
択状態にははゾ０■のロウレベルにされる。

第２のワード線Ｗ１２．Ｗ２２は、それぞれ書込み回路
ＷＡＩ、ＷＡ２の出力端子に接続される。

この書込み回路ＷＡ１．ＷＡ２は、その入力端子が第１
のワード線Ｗｌｌ、Ｗ１２に結合され、その制御入力端
子が後述する制御回路ＣＲＬの出力ｗｅ、ｖｐに結合さ
れている。書き込み回路ＷＡ１．ＷＡ２は、書込み動作
以外においてははゾＯＶのロウレベルの選択出力信号を
出力する。これに対し書込み動作においては、高電圧Ｖ
ｐＰにより、第２のワード線Ｗ１２．Ｗ２２のそれぞれ
の信号レベルは、第１のワード線Ｗ１１．Ｗ２１の信号
レベルに応じて決められるようにされる。すなわち、例
えば第２のワード線Ｗ１２は、第１のワード線Ｗｌｌの
レベルが上記のようなはゾ５ｖのハイレベルならは一’
＋２５Ｖのハイレベルとされ、第１のワード線Ｗｌｌの
レベルが上記ロウレベルならは−′０■のロウレベルに
される。他の第２のワード線Ｗ２２の信号レベルも同様
に、対応する第１のワード線２１の選択／非選択レベル
に従って決められる。

メモリアレイＭ−ＡＲＹの各基準電位線ＥＤＩ。

ＥＤ２は、書込み禁止回路ＩＨＡＩに接続されている。

この書込み禁止回路ＩＨＡＩは、それぞれ各基準電位線
と回路の接地点との間に配置された単位スイッチ回路を
含んでいる。各単位スイッチ回路は互いに同じ構成であ
り、１つの単位スイッチ回路は、特に制限されないが、
図示のように基準電位線ＥＤｌと接地端子との間に直列
接続されたＭＯ３ＦＥＴＱ２０とＱ２１とから構成され
ている。この単位スイッチ回路におけるＭＯ３ＦＥＴＱ
２１は、制御回路ＣＲＬから制御線ｒを介して制御信号
を受ける。上記制御信号ｒは、記憶情報の読み出し動作
の時ＭＯ５ＦＥＴＱ２１をオン状態にさせるよう、＋５
Ｖのようなハイレベルとされ、書込み動作及び消去動作
のときオフ状態にさせるようＯ■のようなロウレベルと
される。したがって、上記単位スイッチ回路は、読み出
し動作のとき上記基準電位線ＥＤＩをは＼゛ＯＶにする
。

なお、ＭＯ３ＦＥＴＱ２０は、単位スイッチ回路を高耐
圧にさせるために設けられている。すなわち、Ｍ　ＯＳ
　Ｆ　ＥＴ　Ｑ　２１のようなＭＯＳ　Ｆ　ＥＴのドレ
イン耐圧は、ゲート電位によって影響され、ゲート電位
が低いとそれに応じて低い値を示す。

ドレイン耐圧の低下は、ゲート電極近傍のドレイン接合
から延びるべき空乏層の広がりが、低電位にされている
ゲート電極から与えられる電界によって制限されてしま
う、ということに基づいて生ずるものとして説明される
。ＭＯ３ＦＥＴＱ２０は、ＭＯ３ＦＥＴＱ２１がオフ状
態にされているときのそのＭＯ３ＦＥＴＱ２１のドレイ
ンに加わる電圧を制限する。ＭＯ３ＦＥＴＱ２０それ自
体は、そのゲートが電源電圧Ｖｃｃのレベルにされてい
るので、高いドレイン耐圧を持つ。従って、ＭＯ３ＦＥ
ＴＱ２０とＱ２１とからなる単位スイッチ回路は、高耐
圧を持つ。これによってこの単位スイッチ回路が基準電
位線ＥＤＩに加わる高電圧のレベルを制限しでしまうこ
とが防がれる。

上記基準電位線ＥＤＩと高電圧系信号線ＩＨＶとの間に
ＭＯ３ＦＥＴＱ２２が接続されている。

上記高電圧系信号線Ｉ　ＨＶには、書込み禁止電圧発生
回路ＩＨＡ２から、書込み動作及び消去動作の時は＼＋
２０Ｖの高電圧レベルとされ、読み出し動作の時は＼Ｏ
ｖとされる信号が印加される。

書込み動作及び消去動作において、上記単位スイッチ回
路のＭＯ３ＦＥＴＱ２１がオフ状態にされると、基準電
位線ＥＤＩにはＭＯ３ＦＥＴＱ２２を介して上記高電圧
系信号線ＩＨＶから高電圧が供給される。このことは、
他の基準電位線ＥＤ２に設けられた単位スイッチ回路に
ついても同様である。

メモリアレイＭ−ΔＲＹの各ディジット線Ｄ１゜Ｄ２と
共通ディジット線ＣＤとの間にＹゲート回路ＹＧＯが設
けられている。Ｙゲート回路ＹＧＯにおいて、ディシソ
ｌ−１１ｉ１Ｄ１と共通ディジット線ＣＤとの間に直列
接続されたＭＯ３ＦＥＴＱＩ　１゜Ｑ１２とは１つの単
位ゲート回路を構成し、ている。

この単位ゲート回路は、ＹデコーダＹＤＩの出力に応じ
て上記ディジット線Ｄ１と共通ディジット線ＣＤとを結
合する。同様にＭＯＳ　Ｆ　Ｆ、ＴＱ、　１３とＱ１４
とは他の単位ゲート回路を構成し、この単位ゲート回路
はＹデコーダＴＤ２の出力に応じてディジット線Ｄ２と
共通ディジット線ＣＤとを結合させる。

消去動作時に各ディジット線ＤＩ、Ｄ２に高電圧信号が
加わるで、上記Ｙゲート回ＦＩ８ＹＧＯにおける各単位
ゲート回路は、高耐圧であることが必要とされる。各単
位ゲート回路において、そのゲートに定常的に電源電圧
Ｖｃｃを受けるデイプレッ’／ａ７型ＭＯ３ＦＥ’ｒＱ
１２．’Ｑｌ　４は、高耐圧化のために設けられている
。ＭＯ３ＦＥＴＱＩ　２゜Ｇ１４は、前述のＭＯ３ＦＥ
ＴＱ２０等と同様な理由によって高い接合耐圧を持つ。

ＭＯ８ＦＥＴＱｌｌ、Ｃ１３の電極ｅｌ、ｅ２に加わる
電圧は、たとえディジット線ＤＩ、Ｄ２に高電圧が加え
られていても、ＭＯ３ＦＥＴＱＩ　２．Ｑｌ　４によっ
て比較的低い値に制限される。この結果、ＭＯ３ＦＥＴ
ＱＩ　１．Ｑｌ　３の降伏が防がれる。上記Ｙデコーダ
ＹＤ１．ＹＤ２の選択動作は、上記ＸデコーダＸ−ＤＩ
、ＸＤ２のそれと同様である。

上記共通ディジット線ＣＤには、センス回路を含むデー
タ出力回路ＤＯＢの入力端子と、データ入力回路ＤＩＢ
の出力端子が接続されている。特に制限されないが、上
記データ出力回路ＤＯＢの出力とデータ入力回路ＤＩＲ
の入力とは、共通の入出力端子ＰＯに接続されている。

消去回路ＥＲ３は、制御回路ＣＲＬからの信号を受け、
消去動作時にメモリアレイＭ−ＡＲＹのウェル領域ＷＥ
ＬＬをはゾ＋２５Ｖの高電圧にし、書込み動作及び読み
出し動作時には、上記ウェル領域ＷＥＬＬの電位をはｘ
’　ｏ　ｖのロウレベルにする。

この実施例においては、電源投入時の娯書込み又は誤消
去を防止するため、上記高電圧発生回路ｖｐｐ−ｃが第
２図のような制御回路を含む構成とされている。

同図において、Ｏ２０は発振回路、Ｇ１はナンド（ＮＡ
ＮＤ）ゲート回路、Ｇ２はノア（ＮＯＲ）デー１−回路
、ＩＶＩないしＩＶ４はインバータ回路、ＶＤＳは電圧
識別回路である。これらの各回路は電源電圧Ｖｃｃをそ
の電源電圧として受けるように構成されている。

発振回路ＯＳＣは、特に制限されないが、電源電圧Ｖｃ
ｃが投入されることによってはソ゛０ボルトのロウレベ
ルとぼり電圧ｖＣｃのレベルのハ′イレベルとに周期的
に変化されるパルス信号φを出力すると理解されたい。

同図における他の各回路は、その人力状態に応じてはゾ
ロボルトのロウレベルか又はは＼′電圧Ｖｃｃのハイレ
ベルの出力信号を出力する。

発振回路Ｏ８Ｃにより形成されたパルス信号φは、ナン
トゲート回路Ｇ１に供給される。このナントゲート回路
Ｇ１から出力されたパルス信号７１は、駆動用のインバ
ータ回路１．Ｖｌに供給される。インバータ回路ＩＶＩ
は、その出力端子に非反転パルス信号φ１を出力する。

駆動用のインバータ回路ＩＶ２は、パルス信号φ１を受
けることによって、その出力端子に反転パルス信号φを
出力する。回路ＩＶＩ及びＩＶ２によって形成された相
補的なパルス信号φ、φは、昇圧回路ＶＢＳＴに供給さ
れる。昇圧回路ＶＢＳＴは、同図では、図面の複雑化を
さけるためダイオードＤ１〜Ｄ４とキャパシタ０２〜Ｃ
５とからなる梯子状の回路からなるように表示されてい
る。しかしながら、ＭＯ５集積回路装置として構成され
るこの実施例のダイオードＤＩないしＤ４のそれぞれは
、第３図に示したようにダイオード接続されたＭＯＳＦ
ＥＴから構成されると理解されたい。同様に、キャパシ
タＣ２ないしＣ４のそれぞれは、ＭＯ３容量から構成さ
れると理解されたい。各キャパシタのＭＯＳＦＥＴのゲ
ート電極と対応する電極は、ダイオードの共通接続点に
結合され、各キャパシタの、ＭＯＳＦＥＴのドレインも
しくはソースと対応する電極はインパーク回路ＩＶＩ又
はＩＶ２の出力端子に結合される。キャパシタＣ５は、
ＭＯ３容量ならびに第り図に示した回路を構成するＭＯ
ＳＦＥＴにおりる寄生容量、配線容量、各種ウェル領域
と半導体基板との間の接合容量を含んでいると理解され
たい。

第３図の１．／Ｉ　ＯＳ　Ｆ　Ｆ、　Ｔの電極ｅｌ、ｅ
’ｌは、それぞれ第２図に示したダイオードのアノード
ｅ１、カソードｅ２と対応する。同図のＭＯＳＦＥＴは
、その電極ｅ１の電位がその電極ｅ２の電位に対してそ
のしきい値電圧よりも大きく正になることによって導通
する。なお、第３図のＭＯＳＦＥＴは、その基体ゲート
が回路の接地電位に維持されているので、基板バイアス
効果によってそのしきい値電圧が変化される。すなわち
、このＭＯＳＦＥＴのしきい値電圧は、スイッチすべき
電圧レベルが増大すれするほど増大する。かかるしきい
値電圧の増大は、電圧損失の増大を意味する。そこで、
必要ならば、しきい値電圧の増大を回避するために、第
２図の各ダイオードのそれぞれを、第４図又は第５図の
よう接続されたＭＯＳＦＥＴから構成することもできる
。

昇圧回路ＶＢＳＴにおいて、インバータ回路■ｖ１によ
って形成された非反転タイミン、グ信号φは、ダイオー
ドＤ１を介してキャパシタＣ２の一方の電極に供給され
る。このキャパシタＣ２の他方の電極には、上記インバ
ータ回路ＩＶ２によって形成された反転タイミング信号
φが供給される。

そして、上記キャパシタＣ２の一方の電極は、ダイオー
ドＤ２を介してキャパシタＣ３の一方の電極に接続され
る。このキャパシタＣ３の他方の電極には、上記インバ
ータ回路ＩＶＩによって形成された非反転タイミング信
号φが供給される。

さらに、上記キャパシタＣ３の一方の電極は、ダイオー
ドＤ３を介してキャパシタｃ４の一方の電極に接続され
ている。このキャパシタｃ４の他方の電極には、上記イ
ンバータ回路ＩＶ２によって形成された反転タイミング
信号ｊが供給される。

次に、上記キャパシタｃ４の一方の電極は、ダイオード
Ｄ４を介してキャパシタｃ５の一方の電極に接続される
。このキャパシタｃ５の他方の電極は、回路の接地電位
点に接続されている。

この実施例の昇圧回路の動作を簡単に説明すると、次の
通りである。非反転タイミング信号φがハイレベルの時
、反転タイミング信号７はロウレベルになっている。し
たがって、キャパシタｃ２にはダイオードＤＩを通して
上記ハイレベルによりチャージアップがなされる。次に
、非反転タイミング信号φがロウレベルにされ、反転タ
イミング信号φがハイレベルにされている期間では、上
記キャパシタＣ２の他方の電極がハイレベルになるため
、ブートストランプ作用によって、キャパシタＣ２の一
方の電極には電圧Ｖｃｃの約２倍のハイレベルに昇圧さ
れた電圧が現れる。この昇圧電圧は、ダイオードＤ２を
介してキャパシタＣ３の一方の電極に供給される。この
時、キャパシタＣ３はそれにおける他方の電極が上記非
反転タイミング信号φによってロウレベルにされている
ので、上記昇圧電圧によりチャージアップされる。

次に、再び非反転タイミング信号φがハイレベルに、反
転タイミング信号１がロウレベルになると、これに応じ
て上記キャパシタＣ２が再びチャージアップされる。同
時に、キャパシタＣ３の他方の電極がハイレベルにされ
ることに応じて、このハイレベルと上記チャージアップ
動作により蓄積されたレベルとが加算されたブートスト
ラップ電圧がごのキャパシタＣ３の一方の電極に現れる
。

このブートストランプ電圧がダイオードＤ３を介してキ
ャパシタＣ４に供給される。

さらに、非反転タイミング信号φがロウレベルに、反転
夕・ｆミング信号Ｖがハイレベルになると、上記キャパ
シタＣ３へのチャージアップがなされる。これととも、
上記キャパシタＣ４の他方の電極がハイレベルにされる
ので、このハイレベルと上記チャージアップ動作により
蓄積されたレベルとが加算されたブートストラップ電圧
がキャパシタＣ４の一方の電極に現れる。その結果キャ
パシタＣ５は、ダイオードＤ４を介してチャージアップ
される。

以上の動作の繰り返しによって、キャパシタＣ５には、
最終的には電源電圧Ｖｃｃのようなハイレベルの約５倍
に昇圧された高電圧ＶＰＩ＋が得られるものとなる。な
お、厳密にはダイオードＤ１〜Ｄ４における順方向電圧
分だけレベル損失が生じるものである。

特に制限されないが、この実施例では、上記高電圧ＶＰ
ｒ）を所望のレベルに安定化するために、上記出力キャ
パシタＣ５には、それと並列形態に定電流圧ダイオード
ＺＤが設けられ′Ｃいる。定電圧ダイオードＺＤと回路
の接地点との間には、ＭＯ３ＦＥＴＱ３６が設けられて
いる。定電圧ダイオードＺＤによる定電圧化は、このＭ
Ｏ３ＦＥＴＱ３６がオン状態にされている時に有効にさ
れる。

定電圧ダイオードＺＤによる安定化レベルは、ＭＮＯＳ
への情報の書き込みを効率的に行わせるために、ＭＮＯ
Ｓの接合耐圧にできるだけ近くかつその接合耐圧よりも
低いレベルとなるようにされる。

第６図には、定電圧ダイオードＺＤの構造断面がＭＯ３
ＦＥＴＱ３６のそれとともに示され°ζいる。定電圧ダ
イオードＺＤは、Ｎ型半導体基板１の表面に形成された
Ｐ型ウェル領域２ａと、そのＰ型ウェル領域２ａの表面
に形成されたＮ型半導体領域４と比較的高不純物濃度に
されたＰ中型半導体領域３とから構成されている。ＭＯ
ＳＦＥＴ、Ｑ３６は、Ｐ型ウェル領域２ｂの表面に形成
されたドレイン領域、ソース領域としてのＮ型半導体領
域５ａ、５ｂと、これら半導体領域５ａ、５ｂによって
はさまれた部分のＰ型ウェル領域２ｂの表面にケート絶
縁膜６を介して形成されたゲート電極としてのＮ型ポリ
シリコン層７とから構成されているう半導体基板１０表
面のうち素子や半導体配線をするための活性領域とすべ
き部分以外の部分は、図示しないが比較的厚い厚さとさ
れたフィールド絶縁膜によって覆われる。定電圧ダイオ
ードＺＤ、ＭＯ３ＦＥＴＱ３６等に対しては、かかるフ
ィールド絶縁膜上に延長された蒸着アルミニュウム層な
どからなる配線層が結合される。

上記Ｐ型ウェル領域２ａ及びＮ型半導体領域４は、半導
体集積回路装置製造技術によってそれぞれＭＯＳＦＥＴ
及びＭＮＯＳを形成するためのＰ型ウェル領域及びソー
ス、ドレイン領域と同時に形成され、それぞれそれら領
域と同じ濃度分布の導電決定型不純物を持つようにされ
る。定電圧ダイオードＺＤの定電圧レベルは、図示のよ
うにＮ型半導体領域４と高不純物濃度のＰ型半導体領域
３とが互いに近接されいることによって、ＭＯＳＦＥＴ
及びＭＮＯＳのドレイン、ソース接合降伏電圧のレベル
よりも部分低いレベルとなる。

この実施例では、電源投入時に前述のような誤書き込み
又は誤消去を防止するため、および性能試験を容易にす
るため、次に説明する各回路が設けられている。

その入力端子Ｔ１がパッド電極ＢＰＩに結合されかつそ
の出力端子１”０がノアゲート回路Ｇ２の１つの入力端
子に結合された電圧検出回路ＶＬＤは、集積回路装置の
試験において肩出回路ＶＢＳＴの出力を無効にさせるた
めに設けられている。

この電圧検出回路ＶＬＤは、パッド電極ＢＤＩに所定の
レベル以上の電圧が印加されるとは’−’５Ｖのハイレ
ベル信号を出力し、パッド電極ＢＤＩがフローティング
状態にされているか又は所定レベル以下のレベルにされ
ているとはゾＯｖのロウレベル信号を出力する。電圧検
出回路ＶＬＤの検出レベルは、特に制限されないが、電
源電圧Ｖｃｃ以上のレベル、望ましくは昇圧回路ＶＢＳ
Ｔによって得られるレベルとは！′同じレベルにされる
。これによって、パッド電極ＢＤＩと他の配線との間の
不所望な結合容量等を介してこのパッド電極ＢＤ１に雑
音とみなせるような不所望な電位変動が与えられても、
それによって電圧検出回路ＶＬＤが誤動作をしてしまう
ことを充分に防止することができる。

電圧検出回路ＶＬＤは、特に制限されないが、高い論理
しきい値電圧を持つＭＯＳインバータ回路と電源電圧Ｖ
ｃｃの範囲内の低い論理しきい値電圧を持つＭＯＳイン
バータ回路の入出力を互いに交差結合させることによっ
て構成したフリップフロップ回路と、そのソリツブフロ
ップ回路の出力を受ける波形整形回路もしくはバッファ
回路としてのＭＯＳインパーク回路とから構成され°ζ
良い。

この場合、パッド電極ＢＤＩは、高い論理しきい値電圧
を持つＭ　ＯＳインバータ回路の入力端、子に結合され
る。この構成によって、上記の高い論理しきい値を電圧
検出し・ベルとみなすことができる。

バンド電極ＢＤＩを上記の高い論理しきい値電圧を越え
るレベルの電圧が印加されると、電圧検出回路ＶＬＤは
はり電源電圧Ｖｃ、ｃのレベルのハイレベル信号を出力
する。上記フリップフロップ回路は、それを構成する２
゛つの・ｒンバータ回路が非対称であるので、パッド電
極ＢＤＬがフローティング状態に置かれているなら一方
の安定状態となる。

これに応じて電圧検出回路ＶＬＤははソ０ボルトのロウ
レベル信号を出力する。

パッド電極ＢＤＩは、特に制限されないが、第１図に示
した集積回路装置の外部端子とすべきポンディングパッ
ド電極と同じ構造をもって半導体基板上に形成される。

しかしながら、パッド電極ＢＤＩは、もっばら試験のた
めに設けられるものであり、完成された状態ずなわぢ封
止された状態における集積回路装置の外部端子とされな
くて良い。パッド電極ＢＤＩには、半導体ウェーハ試験
時のように半導体基板上に形成された種々のパッド電極
が露出されている状態においてタングステンからなるよ
うなプローブ針を介し°Ｃ所望の電圧が加えられる。

第２図において、Ｆ”　Ｆは電源投入検出回路としての
フリップフロップ回路である。このフリップフロップ回
路ＦＦは、図示のようにエンハンスメント型ＭＯ３ＦＥ
ＴＱ３０．Ｑ３１により構成された駆動手段と、ディプ
レッション型ＭＯ３ＦＥＴＱ３２．Ｑ３３により構成さ
れた負荷手段とからなる一対のインバータ回路を含み、
この一対のインバータ回路のの入力端子と出力端子は互
いに交叉結合されている。このフリップフロップ回路の
一方の入出力であるＭＯＳＦＥＴＱ３１のドレインと回
路の接地電位点との間にはキャパシタＣ１が設けられて
いる。フリップフロップ回路ＦＦの一方の入出力と電源
Ｖｃｃとの間及び他方の入出力と回路の接地点との間に
は、それぞれ反転書き込み用もしくは状態反転用のＭＯ
３ＦＥＴＱ３４゜Ｑ３５が設けられている。これらのＭ
Ｏ３ＦＥＴＱ３４．Ｑ３５は、そのゲートに制御信号ｒ
が供給される。

特に制限されないが、フリップフロップ回路ＦＦを構成
する一対のインバータ回路は、互いに等しい入出力特性
を持つようにされている。

図示のフリップフロップ回路ＦＦの電源電圧投入時の安
定状態は次のようになる。

すなわち、ＭＯ３ＦＥＴＱ３０．Ｑ３１のゲートは、電
源電圧Ｖｃｃが投入されるとそれぞれ負荷ＭＯ３ＦＥＴ
Ｑ３３．Ｑ３２を介してチャージアンプされ始めること
になる。この場合、キャパシタＣ１により、電源投入時
のＭＯ３ＦＥＴＱ３０のゲートへのチャージアップスピ
ードが低下される。その結果として、このフリップフロ
ップ回路ＦＦは、電源投入時にＭＯ３ＦＥＴＱ３０がオ
フ状態に、ＭＯ３ＦＥＴＱ３１がオン状態に安定するよ
うにされる。

フリップフロップ回路ＦＦのハイレベル側に安定する信
号（ＭＯ３ＦＥＴＱ３０のドレイン出力）は、ノア（Ｎ
ＯＲ）ゲート回路Ｇ２に供給される。このノアゲート回
路Ｇ２の信号は、特に制限されないが、縦列形態の一種
のバッファ回路としてのインバータ回路ＩＶ３．ＩＶ４
に供給される。

この構成によってインバータ回路ＴＶ４の出力端子には
、ノアゲート回路の出力と対応する制御信号Ｃが出力さ
れる。上記インバータ回路ＩＶ４の出力端子から送出さ
れる制御信号Ｃは、一方において上記発振回路Ｏ８Ｃの
出力側に設けられたナントゲート回路Ｇ１に供給され、
他方において上記ツェナーダイオードＺＤに直列に設け
られたＭＯ３ＦＥＴＱ、３６のゲートに供給される。

電源投入時において、第１図の外部端子に供給される制
御信号の不定レベルが、制御回路ＣＲＬによってｔ／１
４ｑで書き込みモード又は消去モードを指示するレベル
と判定されていたなら、これに応じて内部制御信号ｒは
ロウレベルにされる。誤った書き込みモード又は消去モ
ードによって第１図の書き込み禁止電圧発生回路ＩＨＡ
２．ＩＨＡＩによる書き込み禁止動作が停止されたり、
消去回路ＥＲ３が動作されたりする。もしも第２図のよ
うなフリップフロップ回路が設けられていないとすると
、昇圧回路ＶＢＳＴから高電圧が出力されこの高電圧が
第１図の書き込み禁止電圧発生回路ＩＨＡ２、ｌｌ−ｌ
Ａｌ又は消去回路ＥＲ３を介して同図のメモリアレイＭ
−ＡＲＹに印加されることになる。その結果、誤書き込
み又は誤消去が生ずる。

しかしながら、この実施例においては上記のようなフリ
ツプフロツプ回路ＦＦによって誤書き込み又は誤消去が
防止される。

すなわち、電源投入時にフリップフロップ回路ＦＦの出
力が自動的にハイレベルにされることによって、制御信
号Ｃはロウレベルにされる。制御信号Ｃのロウレベルに
よって、昇圧回路ＶＢＳＴの動作が無効にされ、昇圧回
路ＶＢＳＴからは高電圧は出力されない。その結果誤っ
た書き込み又は消去は行われない。

電源投入時にお・いて外部から供給される制御信号の不
定レベルが、制御回路ＣＲ，Ｌによって書き込み動作モ
ード及び消去モードでないモードを指示するレベルと判
定されていたなら、内部制御信号ｒはハイし・ベルにさ
れる。この制御信ｑｒのハイレベルによって、上記ＭＯ
３ＦＥＴＱ３４．Ｑ３５がオン状態にされるので、上記
フリップフロップ回路ＦＦはロウレベル信号を出力する
。これに応じて、上記制御信号Ｃがハイレベルとなるの
で、ナントゲート回路Ｇ１が開いて発振回路ｏｓＣによ
り形成されたタイミンク信号ψが昇圧回路に供給される
。この結果この場合は、電源投入とともに上述のような
昇圧動作によって、高電圧■ｐｐが形成される。また、
上記制御信号Ｃのハイレベルにより、ＭＯ３ＦＥＴＱ３
６がオン状態にきれ、定電圧ダイオードによって高電圧
Ｖｐｐが定電化される。

しかしながら、この場合は、書込み動作モード又は消去
モードではないので、高電圧Ｖｐｐを形成するものとし
ても、上述のような誤書込み又は誤消去が行われる恐れ
はない。

なお、通宝の書き込み動作及び消去動作は、電源投入後
に制御信号ｒが一旦ハイレベルになるように外部制御信
号が制御された後に行われる。

半導体ウェーハ試験のような試験においては、タングス
テン針からなるようなプローブ針が昇圧回路Ｖ　’Ｂ　
Ｓ　Ｔの出力に結合されたパッド電極Ｂ　Ｉ）２に接触
され、そのプローブ針を介して昇圧回路ＶＢＳＴの出力
レベルがチソックされる。

電圧マージン試験のような試験においては、プローブ針
を介してパッド電極ＢＤＩに高電圧が供給され、それに
よって昇圧回路ＶＢＳＴの動作が無効にされる。また定
電圧ダイオードと直列接続されたＭ　ＯＳ　Ｆ　Ｅ　Ｔ
　Ｑ　３６がオフ状態にされる。

このとき昇圧回路Ｖ　Ｂ　Ｓ　Ｔの出力に結合されたパ
ッド電極ＢＤ２にはプローブ針を介して適当なレベルの
外部電圧が供給される。これによって、第１図に示した
種々の回路の動作マージンを検査することができるよう
になる。ＭＯ３ＦＥＴＱ３６は、このような試験を可能
とするために設けられている。ＭＯ３ＦＢ’ｌ’Ｑ３６
のオフ状態によって、定電圧ダイオードＺＤの動作は無
効にされる。これによってパッド電極ＢＤ２に定電圧ダ
イオードＺＤの定電圧レベルを越えるレベルの電圧を印
加することが可能となる。

〔効　果〕

＋１１電源投入により一方のレベルを記憶する記憶手段
を用いて、昇圧回路の実質的な動作の停止、言い換える
ならば、昇圧動作そのものの停止又はその昇圧電圧の出
力を停止させることによって、電源投入時における外部
制御信号が書込み又は消去動作モードになりでいても、
実質的な書込み又は消去動作を禁止することができる。

これにより、外部付加回路を設けることなく、誤書込み
又は誤消去を防止することができるという効果が得られ
る。

（２）上記＋１１により、ユーザーにおいては、電源投
入に特別の付加回路を設けたり、制御信号レベルの配慮
が不要になるので、極めて扱いやすい記憶回路を有する
半導体集積回路装置とすることができるという効果が得
られる。

（３）内部昇圧回路の動作を停止し、その解除を行う記
憶手段として、電源投入により一方のレベルに安定する
フリップフロップ回路を用いることによって、極めて簡
単に半導体集積回路に内蔵することができるとともに、
その解除制御が簡単に行えるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、記憶回路は、
コントロールゲートとフローティングゲートとを有する
ＦＡＭＯ３（フローティングゲート・アバランシェイン
ジエクジョン・ＭＯＳ）を記憶素子とするものであって
もよい。このようなＦ　Ａ　’Ｍ　ＯＳを記憶素子とす
る記憶回路にあっても、比較的高電圧によってその書込
みを行うものであり、書込み用の高電圧発生回路を内蔵
する場合には、その電源投入時に前述のような誤書込み
が行われる虞れを有するものである。また、上記記憶回
路は、これらＭＮＯＳ、ＭＯＮＯ３（３屑のゲート絶縁
膜：比較的薄い酸化膜、比較的厚いシリコン窒化膜、比
較的厚い酸化膜からなる）、Ｆ’ＬＯＴＯＸ　（フロー
ティングゲートトンネルオキサイド）等の電気的に書き
換え消去可能な記憶素子とスタティック型メモリセルと
を組み合わせて、電源遮断前に、スタティック型メモリ
セルの記憶情報を上記記憶素子に書込むものとして、再
び電源を投入した時に、上記記憶素子の記憶情報をスタ
ティック型メモリセルに書込ませるような機能を持った
記憶装置（ＮＶＳＲＡＭ）であってもよい。

また、上記電源投入直後の昇圧動作を実質的に停止させ
る制御信号を形成する記憶手段として、フリップフロッ
プ回路を用いる場合には、その素子特性をアンバランス
にすることによって、必ず一方のレベルに安定させるも
のであってもよい。

第２図のようにナントゲート回路Ｇ１を設ける構成にお
いては、発振回路Ｏ５Ｃの起動特性にかかわらずに、そ
の発振動作を予め安蔵化させておくことができる。それ
故に、昇圧動作停止の解除とともに安定塚９Ａ振信号を
昇圧１１路Ｖ　Ｂ　Ｓ　Ｔに供給することができる。し
かしながら、発振回路Ｏ８Ｃの起動特性をＳ視しても良
いのであれば、制御信号Ｃによっ゛ζスイッチ制御され
るパワースイッチとしＣのＭＯＳＦＥＴを発１辰回路Ｏ
３Ｃの電源端子側又は接地端子側に設け、発振回路ＯＳ
Ｃの出力を直接に昇圧回路ＶＢＳＴに供給するようにし
てもよい。

第１図の制御回路ＣＲＬから出力されるべき内部制御信
号の出力タイミングが若干遅延されてよいなら、制御回
路ＣＲＬ内に第２図のフリップフロップ回路ＦＦと同様
なフリップフロップ回路を設け、そのフリップフロップ
回路の出力によって出力されるべき内部制御信号ｒ、ｅ
ｒ等を強制的に所定のレベルにさせることもできる。第
７図は、電源投入時に制御信号ｒ、ｏｒを所定レベルに
強制する回路例を示している。同図においてＦＦは、第
２図のＭＯ３ＦＥＴＱ３０〜Ｑ３５及び容量Ｃ１からな
るフリップフロップ回路と同様な構成にされるフリップ
フロップ回路である。電源投入時のフリップフロップ回
路ＦＦの出力Ｑはハイレベルである。この状態において
は、出力制御信号ｒ及び青は外部制御信号に基づいて形
成される制御信号ｒ°及び「しにかかわらずにハイレベ
ルに強制される。すなわら、第１図の書き込み禁止電圧
発生回路ＩＨＡ２．ＩＨＡＩ、消去回路ＥＲ３等に供給
される信号ｒ、ｅｒは、外部制御信号の不定レベルにか
かわらずに卯書き込みモード、又は非消去モードを示す
レベルとされる。その結果、誤書き込み又は誤消去が防
止される。第７図のフリップフロップ回路は、外部制御
信号の明確なレベルによって制御信号ｒ°がハイレベル
にされることによってリセット状態にされる。フリップ
フロップ回路ＦＦがリセット状態にされた後においては
、制御回路ＣＲＬから出力される信号ｒ。

宜は、信号ｒ’、Ｓｒ’　と実質的に同じになる。

なお、制御回路ＣＲＬに第７図のような回路が設けられ
る場合は、第２図のフリップフロップ回路ＦＦは設けら
れなくて良い。この場合は、昇圧回路ＶＢＳＴは、その
動作は停止されない。

さらに、昇圧回路は、２相のタイミング信号を利用する
もの等積々の実施形態を採ることができるものである。

そして、上記制御信号は、昇圧回路の動作そのものを停
止させることの他４．昇圧回路は動作状態にしておいて
、その出力高電圧を書込み又は消去回路に送出するのを
禁止させるようにするものであってもよいや 〔利用分野〕 この発明は、高電圧によって書込み又は消去が行われる
記憶回路と、その動作に必要な高電圧発生回路を内蔵を
含む半導体集積回路装置に広く利用でき、前記実施例の
ような記憶装置の他、マイクロコンビエータ等のよ・５
に上記記憶回路を含む各種の半導体集積回路装置に広く
利用できるものである。

【図面の簡単な説明】

第１図は、この発明をＭＮＯＳを記憶素子とする記憶装
置に利用した場合の一実施例を示す回路図・ 第２図は、その高電圧発生回路の一実施例を示す回路図
、 第３図ないし第５図は、整流回路の回路図、第６図は、
半導体基板の断面図、 第７図は、他の実施例の回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＭＳ・・メモリアレイＸ
Ｄ・・Ｘデコーダ、ｙＤ・・Ｙデコーダ、ＷＡ・・書込
み回路、ＹＧＯ・・Ｙゲート回路、ＥＲ３・・消去回路
、ＩＨＡ・・書込み禁止回路、ＣＲＬ・・制御回路、Ｄ
ＯＢ・・データ出力回路、ＤＩＢ・・データ入力回路、
Ｖｐｐ−Ｇ・・高電圧発生回路、ＯＳＣ・・発振回路、
Ｇ１・・ナントゲート回路、Ｇ２・・ノアゲート回路、
ＩＶＩ〜ＩＶ４・・インバータ回路、ＦＦ・・フリップ
フロップ回路 第　２　図 第　４　図 第　５　図 第　６　図 第　７　図

Claims (1)

1. 【特許請求の範囲】 １、その内部状態の変更のために外部端子から供給され
   る電源電圧に対して異なったレベルの印加電圧を必要と
   する記憶回路を含む半導体集積回路装置であって、上記
   電源電圧をその電源電圧として受け上記印加電圧を形成
   する電圧変換回路と、電源投入においてその記憶情報が
   一方のレベルにされかつ外部端子からの所定の制御信号
   に基づいてその記憶情報が他方のレベルにされる記憶手
   段と、上記一方のレベルの記憶情報に基づいて上記電圧
   変換回路の出力を無効にする回路手段とを備えてなるこ
   とを特徴とする半導体集積回路装置。 ２、上記記憶回路は、半導体不揮発性メモリを記憶素子
   とするものであることを特徴とする特許請求の範囲第１
   項記載の半導体集積回路装置。 ３、上記半導体不揮発性メモリは、ＦＡＭＯ３からなる
   ことを特徴とする特許請求の範囲第２項記載の半導体集
   積回路装置。 ４、上記半導体不揮発性メモリは、電気的に消去及び書
   込みが可能な記憶素子から成ることを特徴とする特許請
   求の範囲第２項記載の半導体集積回路装置。 ５、上記記憶手段は、電源投入により一方のレベルに安
   定するフリップフロップ回路であることを特徴とする特
   許請求の範囲第１、第２、第３又は第４項記載の半導体
   集積回路装置。 ６、上記記憶手段に他方のレベルの記憶情報を書込む制
   御信号は、上記記憶回路に対する書込み制御信号である
   ことを特徴とする特許請求の範囲第１、第２、第３、第
   ４又は第５項記載の半導体集積回路装置。