KR920010826B1 - 반도체집적회로 - Google Patents

Abstract

내용 없음.

Description

반도체집적회로

제1도 내지 제10도는 본 발명의 각 실시예에 관한 반도체집적회로의 회로도.

제11도는 본 발명의 다른 실시예에 따른 선택신호발생회로의 구성을 나타낸 회로도.

제12도 내지 제17도는 본 발명의 다른 실시예에 관한 반도체집적회로의 회로도.

제18도와 제19도는 제17도에 도시된 반도체집적회로에 따른 신호파형도.

제20도 내지 제26도는 본 발명의 또 다른 실시예에 관한 반도체집적회로의 회로도.

제27도는 제25도에 도시된 반도체집적회로에 따른 신호파형도.

제28도와 제29도는 본 발명의 또 다른 실시예에 관한 반도체집적회로의 회로도.

제30도는 제28도에 도시된 반도체집적회로에 따른 신호파형도.

제31도와 제32도는 종래 반도체집적회로의 구성예를 나타낸 회로도.

제33도와 제34도는 종래 반도체집적회로에 따른 신호파형도.

제35도와 제36도는 종래 반도체집적회로의 따른 구성예를 나타낸 회로도.

제37도는 제35도와 제36도에 도시된 반도체집적회로에 따른 신호파형도.

제38도는 종래 반도체집적회로의 또 다른 구성예를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

2₁: 스위칭용 부하트랜지스터 2₂: 저항용 부하트랜지스터

201₁∼201_n: 기록제어신호발생회로 202₁∼202_n: 기록부하회로

203 : 메모리셀어레이 204₁∼205_x: 열선택회로

206₁₁∼206₁: 선택신호발생기 207₁∼207_n: 스위치회로

221₁∼221_n, 221₁∼222_x: 선택신호변조회로

[산업상의 이용분야]

본 발명은 소자파괴가 방지되는 반도체집적회로에 관한 것으로, 특히 불휘발성 반도체메모리의 프로그램 제어회로에 사용되는 반도체집적회로에 관한 것이다.

[종래기술과 그 문제점]

종래의 불휘발성 반도체메모리가 제31도에 도시되어 있는 바, 이 제31도에 도시된 반도체메모리는 메모리셀(MC)부의 부유게이트에 전자가 주입되어 있는가의 여부에 따라 데이터가 “0”인지 또는 “1”인지 판단되고, 이러한 반도체메모리에 데이터를 프로그램하는 경우에는 메모리셀(MC)의 게이트(X)와 열선택용 트랜지스터(1)의 게이트(Y)에 고전압을 인가해주게 되는데, 이때 신호(P)가 “0”레벨로 설정되면서 입력데이터(Din)가 “0”레벨일때에는 프로그램시 고전압으로 설정되는 SW로 부터의 전압이 기록용 부하트랜지스터(2)의 게이트에 인가되어 이 트랜지스터(2)가 턴온되어, 프로그램전압(VP)이 메모리셀(MC)에 인가되므로 그 메모리셀(MC)의 부유게이트에 전자가 주입되어, 데이터가 기록된다.

한편, 입력데이터(Din)가 “1”레벨인 경우에는 기록용 부하트랜지스터(2)의 게이트에 OV가 인가되어 트랜지스터(2)가 오프되므로 메모리셀(MC)의 드레인에는 VP가 인가되지 않게 되어 메모리셀(MC)의 부유게이트는 중성상태로 유지되고, 이와 같이 해서 메모리셀(MC)의 데이터가 프로그램된다. 여기서, 메모리셀(MC)에 데이터를 프로그램하는 경우에는 메모리셀에 인가되는 전압이 높은 편이 프로그램시간을 단축시킬 수 있기 때문에 SW에 인가되는 전압으로 프로그램전원(VPP)보다도 예컨대 트랜지스터(2)의 임계치전압만큼 승압된 전압을 공급해서 기록용 부하트랜지스터(2)에서의 임계치 전압에 해당하는 전압이 강하되지 않도록 하고 있다.

제32도에는 전기적으로 데이터를 교환기록시킬 수 있는 메모리(EPROM)에서 반도체메모리셀에 데이터를 기록(프로그램)하는 경우에 이용되는 기록전압을 발생시키기 위해 사용되는 종래 고전압승압회로의 구성예가 도시되어 있는 바, 이 제32도에 도시된 고전압승압회로의 출력(SW)은 디코더등의 프로그램시 고전압이 필요한 회로에 대해, 독출시에는 VC, 프로그램시에는 고전압을 공급하게 된다.

먼저, 독출 및 대기상태시 VC레벨(예컨대 5V)로 출력되는 신호(IN1)가 트랜지스터(T11)의 게이트에 입력되기 때문에 회로점(N2)의 전위레벨은 트랜지스터(T10)와 트랜지스터(T11)에 의해 방전되어 OV로 되고, 또 트랜지스터(T1)의 드레인은 고전압의 프로그램전압(VP)과 접속되는데, 이 프로그램전압(VP)은 독출시에 VC레벨(예컨대 5V) 또는 OV로 되는 반면 프로그램시에는 고전압레벨(예컨대 12.5V)로 되므로 프로그램시 고전압전원(VP)은 VC레벨로 부터 고전압레베로 전환되는 고전압이 VP로 인가된다. 그리고, 데이터기록시 신호(IN1)은 “0”, 신호(IN2)는 “1”, 신호(IN3)는 “0”으로 스위칭되는데, 상기 신호(IN2)가 “1”로 되는 경우에 트랜지스터(T3)가 온되어 회로점(N3)에는 신호(IN2)의 전압으로 부터 트랜지스터(T3)의 임계치전압(V_TH3)이 강하된 전압 즉「V_IN2－V_TH3」의 전압이 나타나게 된다. 그 때문에 회로점(N3)에 게이트와 드레인이 접속된 트랜지스터(T4)의 게이트에 전압이 인가되는 경우에 트랜지스터(T4)가 턴온되어 회로점(N1)에는 트랜지스터(T4)의 임계치전압이 강하된 전압 즉 「V_IN2－V_TH3－V_TH4」가 나타나게 되고, 이와 마찬가지로 회로점(N1)에 게이트와 드레인이 접속된 트랜지스터(T5)의 게이트에 「V_IN2－V_TH3－V_TH4」의 전압이 인가되는 경우에 트랜지스터(T5)가 턴온되어 회로점(N2)에는 「V_IN2－V_TH3－V_TH4－V_TH5」의 전압이 나타나게 되어 트랜지스터(T1, T2)의 게이트에 인가되며, 여기서 상기 제32도에 도시된 고전압승압회로의 동작을 나타낸 파형도가 제33도와 제34도에 도시되어 있다.

일반적으로 트랜지스터 또는 메모리셀은 기술의 진보와 함께 보다 미세화 되면서 메모리용량이 더욱 큰 것이 개발되고 있고, 또 종래와 동일한 메모리용량이라 하더라도 미세화에 의해 칩크기가 작으면서 비용이 낮은 보다 저가격의 메모리가 제공되고 있는 바, 이러한 미세화는 트랜지스터의 챈널길이를 단축시키는 한편 게이트절연막을 얇게 함으로써 실현하고 있기는 하지만, 이 미세화에는 다음과 같은 문제점이 수반되고 있다. 즉, 제31도에 도시된 불휘발성메모리셀에서는 다른 메모리셀에 대해 데이터기록을 수행하기 위해 이미 데이터기록이 수행되어 그 부유게이트내에 전자가 주입된 메모리셀의 제어게이트에 고전압이 인가되면, 그 게이트절연막이 얇게 형성되어 있는 경우 미리 부유게이트에 주입, 축적되어 있는 전자는 고전계가 가해짐에 따라 방출되어 버리게 되고, 이러한 경우는 일단 기록되어진 데이터가 오소거 되게 되어 상태가 악화된다. 따라서, 게이트절연막이 얇게 형성되는 정도만큼 데이터기록시 상기 디코드출력(X)의 전압을 낮추어줄 필요가 있고, 또 게이트절연막이 얇게 되어 있는 경우 디코드출력(Y)도 본래의 전압상태에서는 제31도에 도시된 MOSFET(2)의 게이트절연막에 걸리는 전계가 지나치게 강하여 메모리셀(1)뿐만아니라 주변의 트랜지스터도 파괴되어 버리게 된다.

그런데, 상기 제31도에 도시된 MOSFET를 메모리셀로서 이용하는 메모리 즉 EPROM에서는 ROM기록장치라 칭해지는 전용의 기록기를 이용하여 데이터의 기록이 이루어지게 되는바, 데이터기록시에 데이터기록용 고전압(VP)이 ROM기록장치로 부터 메모리에 공급됨에 따라 데이터의 기록이 실행된다. 이 경우 기록장치로 부터 출력되는 기록용 고전압(VP)은 고정되어 있음에 따라 신규한 메모리를 개발해서 상기한 바와같이 데이터의 오소거를 방지할 필요에 의해 메모리측에서의 VP의 값을 낮게 설정하려는 경우에는 ROM 기록장치로 부터의 출력전압이 그에 알맞도록 낮게 설정된 것을 새로이 개발해야만 되므로 새로운 메모리를 개발할 때마다 적절한 기록장치를 제작해야 한다는 것은 비용이 상승되어 실제적으로는 경제적이지 못하게 된다.

또, 소거의 미세화에 따라 발생되는 문제로서는 불휘발성메모리 뿐만아니라 일반적인 메모리에서도 마찬가지로 발생되는 바, 통상의 메모리인 경우에는 소자의 게이트절연막의 파괴 현상이 나타나게 된다.

이와 같이 종래에는 소자의 미세화에도 불구하고 동일한 기록전압 또는 전원전압을 이용하고 있으므로 데이터의 오소거라던지 소자의 파괴와 같은 문제가 발생되어 신뢰성이 저하되게 된다.

이러한 사정을 감안해서 본 출원인은 일본국 특허출원 소 58－115411호에서 외부로 부터 공급되는 전원전압이 고정되어 있는 조건하에서 소자의 미세화가 도모되는 경우에도 데이터의 오소거라던지 소자의 파괴가 발생되지 않게 되어 보다 높은 신뢰성을 갖는 반도체집적회로를 제한하였는 바, 이 제안기술에서는 전압변환용 MOSFET의 게이트를 기준전압에 따라 제어함으로써 외부전원전압으로 부터 그 보다 낮은 일정한 내부전원전압을 상기 전원변환용 MOSFET의 일단에서 얻을 수 있도록 된 반도체집적회로가 제공되고 있다.

제35도에는 이 제안기술에 관한 불휘발성메모리의 회로도가 도시되어 있는데, 도면중 참조부호 41은 상기 제31도에 도시된 메모리셀용 MOSFET(1)와 행 또는 열선택용 MOSFET(2), 데이터기록용 MOSFET(3) 및 행디코더, 열디코더등이 설치되어 메모리셀로서의 기능을 모두 갖춘 EPROM 회로로서, 이 EPROM회로(41)에는 전원전압(VC;예컨대 5V)이 공급되는 외부전원단자(42)와, 데이터기록시에 기록장치로 부터의 출력전압이 전압(VP)으로서 공급되는 외부전원단자(43) 및 데이터기록시에 이 EPROM회로(41)내에 설치된 메모리셀용 MOSFET의 제어게이트에 상기 전압(VP)보다도 낮게 설정된 일정한 전압(VPP)으로 전압변환시키기 위한 MOSFET(51)의 소오스, 드레인이 삽입, 접속되고, 상기 MOSFET(51)는 그 임계치전압이 OV에 가깝게 설정된 것이 채용된다. 또, 상기 외부 전원단자(43)와 접지점(VSS) 사이에는 1쌍의 저항(52, 53)이 직렬접속되어 구성된 기준전압발생회로(54)가 삽입되어 있는데, 이 기준전압발생회로(54)에서는 양 저항(52, 53)의 직렬접속점(55)으로 부터 상기 전압(VP)이 저항(52, 53)의 저항비에 따라 분할된 기준전압(V_REF)이 출력된다. 그리고, 상기 외부전원단자(43)와 상기 기준전압발생회로(54)의 직렬접속점(55)사이에는 디플레이션형(depletion型) MOSFET(56)와 엔헨스먼트형(enhancement型) MOSFET(57)의 각 소오스·드레인 사이가 직접 접속되어 구성된 제어회로(58)가 삽입되어 있는데, 이 제어회로(58)에서 상기 양 MOSFET(56, 57)의 직렬접속점(59)에는 MOSFET(56)의 게이트와 상기 전압변환용 MOSFET(51)의 게이트가 함께 접속되는 한편, 상기 MOSFET(57)의 게이트에는 상기 내부전원단자(44) 즉 상기 전압변환용 MOSFET(51)의 소오스·드레인 사이의 일단이 접속된다. 즉 상기 제어회로(58)는 디플리션형 MOSFET(56)를 부하용 MOS, 엔헨스먼트형 MOSFET(57)를 구동용 MOS로 이용하여 전압(VP, Vref)사이에서 동작하는 반전증폭회로로 구성되고, 그 출력단인 MOSFET(56, 57)의 직렬접속점(59)에서는 상기 내부전원단자(44)에서의 전압(VPP)과 상기 기준전압(Vref)의 고저에 따른 전압이 출력된다.

이러한 구성에서, 지금 상기 내부전원단자(44)에서 전원(VPP)이 임의 값으로 인정되어 있는 상태로 부터 그 값이 저하되면 상기 제어회로(58)내의 MOSFET(57)가 보다 상태에 가깝게 되어 그 소오스·드레인 사이의 저항값이 증가되고, 이 저항값이 증가됨에 따라 직렬접속점(59)의 전압이 이전보다도 높아지게 되어 MOSFET(51)가 강하게 온상태로 되므로 내부전원단자(44)에서의 전압(VPP)은 이전의 값으로 복귀된다.

한편, 상기 내부전원단자(44)에서의 전압(VPP)이 안정된 상태로 부터 그 값이 상승하게 되면 MOSFET(57)가 보다 강하게 온상태로 그 소오드·드레인사이의 저항치가 감소되고, 이에 따라 상기 직렬접속점(59)의 전압이 낮아지게 되어 MOSFET(51)가 보다 오프상태에 가깝게 되므로 전압(VPP)은 이전의 값으로 복귀된다. 즉, 상기 내부전원단자(44)의 전압(VPP)은 MOSFET(51)의 게이트가 제어회로(58)에 의해 제어되어 항상 거의 일정하게 되도록 설정된다.

여기서, MOSFET(51)의 임계치전압을 V_TH1, MOSFET(57)의 임계치전압을 V_TH2, 제어회로(58)의 직렬 접속점(59)에서의 전압 즉 제어회로(58)의 출력전압을 V₀로 하면 상기 내부전원단자(44)에서의 전압(VPP)과 상기 전압(V0)은 각각 다음식으로 표시된다.

이 식(1)로 부터 알수 있는 바와같이 전압(VPP)은 Vref와 V_TH2의 합과 같아지도록 제어되고, 여기서 기준전압(Vref)은 기준전압발생회로(54)내에 구성된 1쌍의 저항(52, 53)이 갖는 저항비를 조정함으로써 외부전원단자(43)에 공급되는 전압(Vp)보다도 낮은 값으로 임의적으로 설정할 수 있게 되기 때문에 내부전원단자(44)의 전압(VPP)은 VP보다도 낮으면서 항상 거의 일정한 전압으로 할수 있다. 이 내부전원단자(44)에서 얻어지는 전압(VPP)은 예컨대 EPROM회로(41)내의 메모리셀용 MOSFET의 제어게이트에 공급됨에 따라, 가령 그 메모리셀용 MOSFET가 미세화되어 있으면서 그 게이트절연막의 두께가 얇게 형성되어 있는 경우에는 외부전원단자(43)에 상기 전압(VP)을 공급하는 데이터기록장치에서 그 기록용 출력전압(VP)의 값이 고정되어 있어도 종래와 같은 데이터의 오소거가 발생될 염려가 없다. 따라서 데이터기록장치에서 기록용 출력전압(VP)의 값을 메모리셀 마다 바꾸어 줄 필요가 없게 되므로 여러가지 메모리에 대해 1개의 데이터기록장치를 사용할 수 있게 된다. 즉, 외부로 부터 공급되는 데이터기록용 전원전압(VP)이 고정되어 있다는 조건하에서 메모리셀용 MOSFET의 미세화가 도모되는 경우에도 데이터의 오소거가 발생되지 않아 신뢰성을 높일수 있게 된다.

제36도는 제35도를 개량한 다른 실시예에 따른 불휘발성 메모리의 구성을 나타낸 회로도로서, 이 제36도의 실시예회로는 제35도의 실시예회로에 비해 상기 MOSFET(51)와 외부전원단자(43)의 사이에 MOSFET(50)의 소오드·드레인 사이가 삽입되어 있는 점이 다르게 되어 있고, 상기 MOSFET(50)의 게이트에는 데이터기록시에 그 전압이 VP보다도 높게 설정된 “1”레벨의 신호(H)가 공급되는 한편, MOSFET(61)의 게이트에는 통상의 “1”레벨 신호(SV)가 공급된다.

이러한 제36도의 회로구성에서 데이터기록시 이외에는 상기 MOSFET(60, 61)가 모두 오프상태로 되고, 이에 따라 MOSFET(51)와 기준전압발생회로(54) 및 제어회로(58)에는 거의 전류가 흐르지 않게 되어 소비전류가 삭감된다는 잇점이 있다.

그리고, 데이터기록시에는 VP에 고전압이 인가되고, 이 고전압이 인가되는 상태에서 외부로부터 입력되는 제어신호가 소정의 논리레벨일 때 데이터의 기록이 이루어지게 되며, 이 때문에 집적회로내에는 VP가 고전압으로 된 것을 검지하기 위한 회로가 설치되어 있다. 또, 데이터가 정확하게 기록되었는지를 점검하는 검증(verify)기능도 설계되어 있는 바, 이 검증기능은 외부로 부터 공급되는 전압(VP)의 온·오프를 단순화하기 위해 VP에 고전압이 인가된 상태에서 수행된다.

제37도는 종래 EPROM의 다른 실시예에 따른 프로그램 및 프로그램검증시의 타이밍챠트로서, 외부로 부터의 제어신호(

)가 “0”, 제어신호(

)가 1일때 프로그램 즉 데이터가 기록되는 반면

가 “0”일 때 검증모드로 되고, 이때 집적회로내부에서 제36도의 신호(SV, H)는 다음과 같은 형태로 된다. 즉, VP에 고전압이 인가되면 이를 검지해서 SV가 “1”레벨로되어 제36도의 MOSFET(61)가 온 되는 한편, 신호(H)는 CE가 0레벨, OE가 1레벨로 되는 데이터기록시에만 고전압으로 설정되므로 데이터의 기록시에만 외부전원(VP)보다 소정전압 만큼 낮은 VPP를 내부회로에 공급하게 된다. 이 때문에 신호(H)가 OV로 되고 MOSFET(60)가 오프된 상태에서 VP에 고전압이 인가되는 모드가 존재하게 된다.

제38도는 종래의 또 다른 실시예로서, 이 제38도의 실시예는 기록데이터의 상태에 따라 출력상태가 다르게 되는 기록제어신호발생회로(71₁∼71_n)와, 기록제어신호발생회로(71₁∼71_n)의 출력을 받아서 불휘발성메모리셀에 데이터를 기록하기 위한 기록전압을 발생시키는 기록부하회로(71₁∼72_n), 불휘발성메모리셀어레이(73)의 데이터선(DL₁₁∼DL_n1)을 선택하기 위한 제1차∼제n차의 다단으로 구성된 열선택회로(74₁₁∼74_x1, …, 74_1n∼74_x1), 이 열선택회로(74₁₁∼74_x1, …, 74_1n∼74_xn)를 선택제어하는 제1차선택신호발생기(75₁₁∼75_xn∼75_xn)등으로 구성되고, 여기서 메모리셀(77_x1)을 선택하려는 경우에는 트랜지스터(76₁₁)와 트랜지스터(76_x1)를 선택하게 되는 바, 이러한 선택은 메모리셀수가 많은 경우의 메모리셀선택방식에 관한 것이다.

그런데, 최근에는 상기한 바와같이 반도체집적회로의 미세화와 함께 게이트절연막의 두께가 점점 얇아지게 되는 한편 드레인, 소오스 확산영역의 확산깊이도 점점 더 얕아지고 있기 때문에 트랜지스터의 드레인영역에서 브레이트다운 전압도 낮아지고 있다. 이에따라 보다 미세화되는 트랜지스터에 의해 상기 불휘발성반도체메모리를 제작하는 경우에는 브레이트다운이 없는 영역에서 사용할 필요가 있기 때문에 이미 설명한 바와같이 프로그램전원(VP)을 낮게해야만 되지만, VP를 낮추게 되면 프로그램특성이 악화된다는 문제점이 존재하고, 또 부유게이트에 전자가 주입되면 그 임계치 전압이 상승하게 되지만, 이러한 상승이 소정의 값으로 되기까지의 시간은 VP가 낮을수록 길게 걸리기 때문에 프로그램시간이 증가된다는 결점이 있으며, 프로그램전원(VP)이 낮아지면 메모리셀에 임계치전압 상승의 포화값이 저하된다.

일반적으로 MOSFET의 드레인과 게이트사이의 전계에 의한 브레이크다운이 P－N접합에서의 브레이크다운 보다 낮고, 드레인과 게이트의 전계에 의한 브레이크다운은 게이트전압이 낮을 수록 보다 낮은 전압에 의해 브레이크다운이 발생되는 바, 예컨대 제31도의 경우 기록용 부하트랜지스터(2)의 게이트전위가 OV인 경우 드레인에서의 브레이크다운전압은 가장 낮게 되고, 예컨대 내부에서의 승압전압(SW)은 전류공급 능력이 작기 때문에 브레이크다운이 발생되어도 승압전압(SW)자체의 전위가 낮으므로 파괴에 이르지는 않게 되지만, 외부 전원으로 부터 직접 전압공급되는 VP는 브레이크다운이 발생되면 전류가 충분히 공급되기 때문에 브레이크다운이 중지되지 않게 되어 파괴에 이르게 되고, 예컨대 통상의 사용 전압에서는 브레이크다운은 일어나지 않지만, 만일 VP에 잡음이 실려 브레이크다운전압 이상으로 되면 브레이크다운이 발생되는데, 이때 브레이크다운의 정도가 악화되면 부성저항의 특성을 나타내어 브레이크다운이 중지되지 않고 파괴에 이르는 경우가 있다.

그리고, 제32도의 회로에서는 지금 V_IN2를 5V, V_TH3를 1V, 승압효율을 상승시키기 위해 V_TH4, V_TH5를 OV로 설정하게 되면 회로점(N2)에는 4V의 전압이 나타나게 되고, 이 때문에 승압개시시에는 트랜지스터(T1, T2)의 게이트·드레인 사이의 전위차는 (VP－4) V로 되어, 승압됨에 따라 회로점(N2)의 전위는 상승되기 때문에 트랜지스터(T1, T2)의 드레인·게이트사이의 전계는 상당히 작은 값으로 되지만, 제34도에 도시된 바와같이 실제로 데이터는 프로그램제어신호(

)가 “0”인 T2기간에서 기록이 이루어지게 된다.

이 T2시기에 입력(IN1, IN3)이 “0”, IN2가 “1”로 되어 승압이 이루어져 데이터가 기록되고, 프로그램전원전압(VP)이 인가되어도 신호(

)가 “1”인 기간(T1, T2)은 데이터의 기록이 수행되지 않게되어 오기록이 방지 되거나 또는 초기화로서 사용된다. 또 예컨대 외부로 부터 공급되는 기록데이터(Din)가 IC내부의 데이터기록회로에 도달되기 까지의 충분한 시간, 여유를 고려해서 시간(T1, T3)이 결정되고, 이때 VP에는 고전압이 인가되고 있지만 승압은 이루어지지 않고, 이 시기에서는 회로점(N2)의 전위가 OV이기 때문에 트랜지스터(T1, T2)의 드레인·게이트사이의 전위차는 VP로 되어 전계가 가장 강하게 된다. 이 때문에 소자의 미세화에 의해 게이트절연막이 얇게 된 경우에는 이 전계가 가장 강하게 되는 시간(T1, T3)에서 게이트절연막이 파괴될 가능성이 높게 되므로 이 부분에 대책을 수립하지 않으면 소자의 미세화는 불가능하게 된다. 즉 프로그램 전원(VP)이 고레벨로 된 다음 회로점(N2)에 전압이 인가되기 까지는 그 전위치가 크게 되어 트랜지스터(T1, T2)는 절연파괴 되어 버릴 가능성이 있고, 금후 미세화기술이 진행됨에 따라 산화막은 얇아지게 되므로 이러한 회로 형식에서는 점점 파괴의 가능성이 높아지게 된다.

또, 제36도에서는 종래에 비해 게이트절연막에 고전압이 인가되는 트랜지스터의 수가 상당히 작아 파괴가 발생횔 확률이 상당히 작아지게 되지만, MOSFET(60)에서 드레인과 게이트사이에 전계가 강해 드레인과 게이트사이의 절연막이 파괴될 염려가 있고, 또 MOSFET(61)에서도 동일하게 절연막이 파괴될 염려가 있다. 즉, VP로 고전압이 인가되는 경우 이 고전압을 검출해서 신호(SV)를 “1”로 하는 고전압검지회로의 응답속도분 즉 SV가 “0”으로 되고 VP에 고전압이 인가되는 시간이 존재하게 되고, 이때 MOSFET(61)의 드레인과 게이트사이의 전계가 최대로 되어 게이트절연막이 파괴될 가능성이 발생된다. 또, 제38도의 회로에서는 제1차열선택회로(74₁₁)의 트랜지스터(76₁₁)가 선택되고 기록부하회로(72₁)의 출력이 VP, 선택신호발생기(75₁₁)이외의 출력이 OV로 되기 때문에 결국 트랜지스터(76₁₂∼76_1n)의 게이트·드레인 사이의 전계가 크게 되므로 게이트절연막이 파괴될 가능성이 있고, 트랜지스터(76₁₁)가 선택되어 게이트에 고전압이 걸리는 경우 기록데이터에 따라 기록부하회로로 부터 고전압이 출력되지 않게 되어 그 출력은 OV로 유지되는 상태도 존재하게 되는데, 이 때에는 트랜지스터(76₁₁)와 챈널사이의 전계가 역시 최대로 되어 게이트절연막이 파괴될 염려가 있다.

[발명의 목적]

본 발명은 상기한 종래기술을 감안해서 이루어진 것으로, 기록용 부하트랜지스터의 드레인에 대한 브레이크다운전압을 높여 주고, 외부로 부터 공급되는 전원전압이 종래와 동일하게 설정되어도 좋다는 조건하에서 반도체소자의 미세화가 도모되는 경우에도 소자의 파괴 특히 게이트절연막의 파괴가 발생되지 않게 되어 높은 신뢰성을 갖는 반도체집적회로를 제공함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위하여, (가) 본 발명의 실시예 1에 따른 반도체집적회로는 메모리셀과, 이 메모리셀과 프로그램용전원 사이에 직렬로 접속된 제1, 제2 프로그램용 부하트랜지스터, 상기 프로그램전원보다도 높은 승압전압을 출력하는 승압수단, 프로그램데이터가 제1논리값인 경우에는 상기 제1, 제2프로그램용 부하트랜지스터의 게이트에 상기 승압전압을 인가하는 반면 프로그램데이터가 제2논리값인 경우에는 상기 제1프로그램용 부하트랜지스터의 게이트에 약 OV, 상기 제2부하트랜지스터의 게이트에는 상기 프로그램용 전원보다 값이 작으면서 OV보다는 큰 중간전압을 인가하는 제어회로를 구비한 것을 특징으로 한다.

(나) 상기 (가)항에 기재된 본 발명의 반도체집적회로에 따른 제어회로는 상기 승압수단의 출력이 입력되는 한편, 전원으로 부터 접지에 이르는 직류통로를 컷오프시키는 수단을 구비한 것을 특징으로 한다.

(다) 본 발명의 다른 실시예에 따른 반도체집적회로는 메모리셀과, 이 메모리셀과 프로그램용전원사이에 직렬로 접속된 제1, 제2 프로그램용 부하트랜지스터, 프로그램데이터가 제1논리값인 경우에는 상기 제1, 제2프로그램용 부하트랜지스터의 게이트에 프로그램용 부하트랜지스터의 게이트에 프로그램용 전원전압을 인가해주는 반면 프로그램데이터가 제2논리값인 경우에는 상기 제1프로그램용 부하트랜지스터의 게이트에는 약 OV, 상기 제2부하트랜지스터의 게이트에는 상기 프로그램용 전원보다 값이 작으면서 OV보다는 큰 중간전위을 인가해 주는 제어회로를 구비한 것을 특징으로 한다.

(라) 본 발명의 또 다른 실시예에 따른 반도체집적회로는 일단에 발진기의 출력이 접속됨과 더불어 다른 단에 제1회로점이 접속된 캐패시터(예컨대 C1)와, 소오스가 상기 제1회로점에 접속됨과 더불어 게이트 및 드레인이 제2회로점에 접속된 트랜지스터(예컨대 T4), 게이트와 드레인이 상기 제1회로점에 접속됨과 더불어 소오스가 제3회로점에 접속된 트랜지스터(예컨대 T5), 소오스가 상기 제2회로점에 접속됨과 더불어 게이트가 상기 제3회로점에 접속되는 한편 드레인이 제4회로점에 접속된 트랜지스터(예컨대 T1), 소오스가 상기 제4회로점에 접속됨과 더불어 드레인이 외부전원전압에 접속되는 한편 게이트에는 프로그램시 VPP보다도 높은 승압레벨이 공급되는 반면 독출시 VPP보다 낮으면서 OV보다는 높은 중간전압이 공급되는 트랜지스터(예컨대 T13)를 구비한 것을 특징으로 한다.

(마) 본 발명의 또다른 실시예에 따른 반도체집적회로는 전원전압(예컨대 VPP)이 공급되는 제1전원전압공급단과, 데이터프로그램을 위해 이 제1전원전압 보다 높은 전압(예컨대 VP)이 공급되는 제2전원전압공급단, 기준전압(예컨대 Vref)을 출력하는 수단, 전류통로의 일단이 상기 제2전원전압공급단측에 결합되는 전압변환용 트랜지스터(예컨데 T29), 이 트랜지스터의 전류통로의 다른 단에서 전압 및 상기 기준전압을 공급받아 양 전압의 고저에 따른 전압을 발생시켜 이 전압을 상기 트랜지스터의 게이트에 공급해주는 제어수단(T27)을 구비하여 상기 트랜지스터의 전류통로의 다른 단으로 부터 상기 제1전원전압보다도 낮은 일정한 제2전원전압을 얻도록 된 회로에 있어서, 상기 트랜지스터의 전류통로의 일단과 상기 제2전원전압 공급단 사이에는 보호용 트랜지스터(예컨대 T28)의 전류통로가 접속되는 한편, 이 보호용 트랜지스터의 게이트에 접지전위보다 높은 제1레벨과 상기 제2전원전압보다도 전위가 높은 제2레벨전위를 공급하는 게이트전압인가수단이 더 접속된 것을 특징으로 한다.

(바) 상기 (마)항에 기재된 본 발명의 반도체집적회로에 따른 상기 제어수단은 상기 제2전원전압공급단과 상기 기준전압출력단 사이에 각 전류통로가 직렬 접속된 제1, 제2부하트랜지스터(예컨대 T25, T32)와 구동트랜지스터(예컨대 T27)를 구하고, 상기 구동트랜지스터의 게이트는 상기 전압변환용 트랜지스터의 전류통로중 상기 제1전원전압을 얻는 일단에 접속되는 한편, 상기 부하트랜지스터와 구동트랜지스터의 직렬접속점은 상기 전압변환용 트랜지스터의 게이트에 결합된 것을 특징으로 한다.

(사) 본 발명의 또 다른 실시예에 따른 반도체집적회로는 기록되는 데이터의 상태에 따라 출력상태가 다르게 되는 제어신호발생회로와, 이 제어신호발생회로의 출력을 받아서 불휘발성메모리에 데이터를 기록하기 위한 기록전압을 발생시키는 기록부하회로, 불휘발성메모리셀어레이의 데이터선을 선택하기 위한 열선택회로, 이 열선택회로를 선택제어하는 선택신호발생회로, 상기 열선택회로의 입력을 데이터기록시 이외에 방전하는 방전회로 및, 상기 선택신호발생회로에 의해 선택된 열선택을 OV보다 높으면서 프로그램전원전압의 승압전위보다 낮은 전압으로 변화시키는 하는 수단을 구비한 것을 특징으로 한다.

(아) 기록되어지는 데이터의 상태에 따라 출력상태가 다르게 되는 제어신호발생회로와, 이 제어신호발생회로의 출력을 받아서 불휘발성메모리셀에 데이터를 기록하기 위한 기록전압을 발생시키는 기록부하회로, 불휘발성 메모리셀어레이의 데이터선을 선택하기 위한 열선택회로, 이 열선택회로를 선택제어하는 선택신호발생회로를 구비하고, 상기 열선택회로에는 상기 기록부하회로의 출력단과 상기 각 데이터선사이에 각각 제1, 제2트랜지스터가 직렬로 삽입설치되는 한편, 상기 선택신호발생회로에 의해 제1트랜지스터가 저항소자로 동작되는 반면, 제2트랜지스터가 선택스위칭소자로서 동작되는 것을 특징으로 한다.

[작용]

본 발명에서는 상기 (가)∼(다)항에 나타낸 바와같이 메모리셀과 프로그램용 전원사이에 제1, 제2부하트랜지스터를 설치해서 제1부하트랜지스터가 OV로 될 때에는 제2부하트랜지스터의 게이트에 OV보다 높으면서 프로그램용 전원보다는 낮은 전압을 공급해 주고, 게이트가 OV인 제1트랜지스터의 드레인에는 프로그램용 전원이 직접 인가되지 않게 되면서 제2트랜지스터의 게이트가 높은 전압값으로 되기 때문에 브레이크다운전압이 상승되므로 브레이크다운전압을 높일 수 있게 된다. 또 다른 항에도 나타낸 바와같이 MOS트랜지스터의 게이트전압을 종래보다 높이는 한편 게이트·드레인사이의 전압을 낮추는 등에 의해 게이트절연막에 걸리는 전계를 약화시켜 게이트절연막의 파괴를 방지하고 있다.

[실시예]

이하, 본 발명의 반도체집적회로에 대해 예시도면을 참조해서 상세히 설명한다.

제1도는 본 발명의 실시예 1에 따른 반도체집적회로를 나타낸 도면으로, 이 제1도의 회로는 상기 제31도의 회로를 개량한 실시예로서 상기 제31도의 A가 제1도의 A에 대응되는 한편, 상기 제31도의 기록용 부하트랜지스터(2)가 제1도의 회로에서는 제1, 제2부하트랜지스터(2₁, 2₂)로 분할 되어 있다. 또, 이 제1도에서 도면의 참조부호 2₁, 2₂, 3,7은 엔헨스먼트형 N챈널트랜지스터를 나타내고, 4∼6은 디플리이션형 N챈널 트랜지스터를 나타낸다. 이 제1도에 도시된 회로구성에서 신호(A)가 “0”인 경우에는 트랜지스터(3)가 오프되므로 트랜지스터(6, 5)를 매개해서 회로점(B1, B2)이 승압전압(SW)까지 충전되는 반면, 신호(A)가 “1”인 경우에는 트랜지스터(3)가 온되기 때문에 트랜지스터(5)의 도통저항을 충분히 크게 해주면 회로점(B1)은 약 OV로 된다. 한편, 트랜지스터(7)는 A가 “1”레벨이기 때문에 온되어 회로점(B1)은 VC(5V)보다 임계치전압정도 낮은 값으로 되므로 제2트랜지스터(2₂)의 회로점(B2)의 전압은 OV보다 상승되어 있음에 따라 OV인 경우의 브레이크다운보다도 전압이 상승된 정도만큼 드레인의 브레이크다운전압이 상승되고, 이 경우 B1은 OV인 반면 B2는 소정레벨의 전압이기 때문에 트랜지스터(6)는 오프된 채 유지되는 한편 SW로 부터의 전류방출이 없으므로, 승압회로의 전류공급능력은 작아도 좋으며, 여기서 VC는 통상 동작의 전원으로서 일반적으로 5V이다.

제2도는 본 발명의 다른 실시예로서, 신호(A)가 “1”인 경우 B2는 트랜지스터(10)의 임계치전압의 절대값전압으로 되는 반면, A가 “1”레벨인 경우에는 예컨대 V_A＋｜V_TH｜＞｜V_TH10｜의 조건을 만족시키면 SW로 부터의 전류유출이 없게 되고, 여기서 V_A는 A가 “1”레벨인 경우의 전압, V_TH9, V_TH10은 트랜지스터(9, 10)의 임계치전압이다.

제3도는 본 발명의 또 다른 실시예로서, 상기 제2도에 도시된 회로에다 트랜지스터(11, 12)를 추가해서 그 게이트를 전원전압(VC)으로 유지시키고 그 트랜지스터(11, 12)의 강하에 의해 트랜지스터(8, 9)의 드레인에서 브레이크다운이 발생되지 않도록 하고 있다.

제4도는 본 발명의 또 다른 실시예로서, A가 1레벨인 경우에는 그 A가 반전외어 나타나는 B1에서의 전압은 약 OV, B2는 VC보다도 트랜지스터(17)의 임계치전압의 절대값만큼 높은 값으로 된다.

제5도는 상기 제4도의 변형예로서 트랜지스터(19)를 추가해서 트랜지스터(14)의 브레이크다운을 방지하면서, 트랜지스터(20, 21, 22)에 의해 회로점(B2)를 전원전압(VC)으로 설정하게 되고, A가 “0”인 경우 트랜지스터(14, 15)가 오프되어 B1, B2가 SW로 충전된다.

제6도의 회로구성도 상기 제4도의 변형예로서, 트랜지스터(19)를 추가해서 트랜지스터(14)의 브레이크다운을 방지하면서, 제4도의 트랜지스터(18)의 오프에 따른 B2의 부유상태를 없게 하기 위해 트랜지스터(21, 22)에 의해 A가“1”인 경우 B2를 VC로 유지시키게 된다.

제7a도는 상기 제2도의 회로를 더 개량한 구성으로, 트랜지스터(24)에 의해 트랜지스터(8)의 브레이크다운을 방지하면서, 트랜지스터(27)에 의해 트랜지스터(10)의 브레이크다운을 방지하고 있고, 트랜지스터(28, 29)에 의해 B2, 를 VC로 유지시켜 제2부하트랜지스터(22)의 드레인브레이크다운전압을 상승시키고 있으며, 이 경우 트랜지스터(28, 29) 대신에 제7b도에 도시된 트랜지스터(30)를 사용해도 좋다.

제8도는 SW를 출력하는 승압회로의 일례를 나타낸 도면으로, P가“0”, P가“1”인 경우 프로그램모드로 되어 a경로를 따라 VC보다도 트랜지스터(31, 32)의 임계치전압만큼 높은 전압이 SW에 출력되고, 통상의 독출모드시에 P가 1로 되어 SW는 b경로를 따라 VC전압으로 되며, 캐패시터(33)와 그 전단의 회로에서 승압전압을 얻을 수 있게 된다.

여기서, 본 발명은 SW를 VP보다도 승압시킨 전압을 사용하지 않는 경우에는 적용할 수 있는 바, 제9도는 SW가 프로그램시(P＝“0”)에는 a경로를 따라 VP가 출력되는 반면 독출시에는 b경로를 따라 VC가 출력되고, 이 경우 상기 제2도와 제3도, 제4도, 제5도, 제6도, 제7도의 실시예를 이용하면 SW뿐만아니라 제어회로내의 VC로 부터의 전류 유출도 0으로 할 수 있다는 장점을 갖게 된다. 즉, 제1도의 경우 A가“1”일때 VC로 부터 트랜지스터(7, 5, 4, 3)와 접지를 통해 직류전류가 흐르게 되지만, 제2도∼제7도의 경우에는 A가“1”이어도 예컨데 제2도에서 트랜지스터(9, 10)가 컷오프되기 때문에 SW, VC와 접지사이에 직류전류가 흐르지 않게 된다.

이상에서 설명한 바와 같이 상기 각 실시예에 따르면 기록용 부하트랜지스터를 2₁, 2₂로 2개 설치해서 기록데이터에 따라 제1레벨의 데이터인 경우에는 2개의 부하트랜지스터의 게이트에 외부로 부터의 프로그램전압보다 높은 전압을 인가해서 기록특성을 개선시키는 한편, 제2레벨의 데이터인 경우에는 프로그램전원측의 제2트랜지스터를 프로그램전압보다 낮으면서 OV보다는 높은 값으로 설정해서 브레이크다운전압을 상승시켜 보다 미세화된 MOSFET를 사용할 수 있게 하고, 메모리셀측 제1부하트랜지스터(2₁)의 게이트를 OV로 하여 오프시켜서 메모리셀을 중성상태로 유지시키게 된다. 또 상기 제2도∼제7도에서는 제1부하트랜지스터(2₁)의 게이트가 완전히 온되기 때문에 제1부하트랜지스터의 임계치전압의 여유가 크게 된다는 잇점을 갖게 되고, 제1, 제2부하트랜지스터(2₁, 2₂)의 게이트 드레인사이의 전위차가 모두 저하되기 때문에 이들 부하트랜지스터(2₁, 2₂)의 게이트절연막파괴도 방지할 수 있게 된다.

제10도와 제12도∼제14도는 상기 각 실시예를 변형시킨 실시예이고, 제15도와 제16도는 각각 상기 제8도와 제9도에 대응되는 구성으로서 출력을 SW1, SW2로 분할해서 고려한 것이다. 먼저, 제10도에서 프로그램시 외에는 입력(IN)＝1인 상태에서 SW1,SW2는 전원(VC)과 동일 레벨이고,이때 B2＝VC, B1＝OV로 되어 트랜지스터(21)가 오프되므로 프로그램용 전원(VP)으로부터 트랜지스터(21, 22)를 매개하는 전류유출이 없게 된다. 또 SW1은 VC로 되어 트랜지스터(82)의 게이트에 입력됨에 따라 트랜지스터(81)의 게이트가 VC로 되므로 트랜지스터(82, 83)을 매개해서 소오스에 「VC＋V_th」이상의 전압은 인가되지 않게 되어 트랜지스터(81)는 오프된다. 그리고 트랜지스터(84, 85)를 매개하는 전류도 트랜지스터(86, 87)가 오프이기 때문에 흐르지 않게 되고, VP가 상승되는 경우에는 트랜지스터(22)의 게이트는 VC레벨이기 때문에 트랜지스터(22)의 드레인과 게이트사이의 전압은 완화된다. 또 프로그램시에는 SW1이 VP보다 상승되는 반면 SW2는 VP이고, 이때 입력(IN)이“1”인 경우에는 B2가 약 VC, B1이 약 OV로 되므로 트랜지스터((86, 87)가 오프되어 SW1의 승압전위로 부터 전류유출이 없게 되는 반면 SW2로 부터 전류가 트랜지스터(82, 83, 81)를 매개해서 접지로 흐르게 된다. 이에 대해 입력(IN)이 0인 경우 트랜지스터(84)가 오프되고, 이때 B1, B2는 SW1로부터 충전되어 승압전위를 출력하게 되는데, 트랜지스터(83)가 존재하기 때문에 SW1로 부터 SW2는 전류가 흐르지 않게 된다. 여기서, 본 실시예에서는 SW2를 SW1로 해도 좋고 만일 승압할 필요가 없는 경우에는 SW1, SW2를 VP로 해도 좋다.

제12도에서는 프로그램시 외에 입력(P)이“0”인 반면 독출시에는 VP가 VC이하로 되는데, 독출시 트랜지스터(96, 97)는 온, 트랜지스터(91)는 오프이기 때문에 B1, B2는 OV로 되어 트랜지스터(2₁, 2₂)가 오프되게 된다. P＝“0”, P＝“1”인 상태에 VP가 상승하게 되는데, 또 VP가 VC보다 트랜지스터(101, 102)의 임계치전압 및 트랜지스터(91)의 임계치전압의 합이상으로 되면 결국 B3는 VC보다 트랜지스터(101, 102)의 임계치전압의 합만큼 높은 전압으로 고정되기 때문에 트랜지스터(91)가 온된다. 그리고, 기록데이터(Din)가 0인경우, 즉 메모리셀의 부유게이트에 전자가 주입되지 않은 때 트랜지스터(91, 92, 97∼99)의 저항치에 의해 B2는 OV보다 높은 소정치로 되는 반면 B1은 OV로 됨에 따라 트랜지스터(21)는 오프된 채로 유지된다. 이어, 기록데이터(Din)가“1”인 경우 트랜지스터(96, 97)는 오프되므로 B1, B2는 VP로 충전된다.

제13a도와 제13b도에서는 프로그램사이외에 P가“1”로 되면서, VP가 VC이하로 되어 트랜지스터(111)가 오프되므로 B1, B2는 0레벨로 되고, P가 1로 되면서 VP가 상승되면 B4는 「VC＋V_th118＋V_th119＋｜V_th119｜」(단 V_th118, V_th119는 트랜지스터((118, 119)의 임계치전압)로 억압되므로 VP는 「VC＋V_th118＋V_th119＋｜V_th111｜」이상으로 되면 트랜지스터(111)가 온되어 B1, B2는 소정값으로 설정되며, 이때 트랜지스터(111∼115)의 저항치를 적당하게 결정해주면 B1은 OV,, B2는 약 5V정도로 설정할 수 있게 되고, P가“0”인 경우에는 B1, B2도 VP로 충전된다. 또 제13b도에서 게이트에 신호(SVPP)가 공급되는 디플리이션형 트랜지스터(120)는 후술하는 목적을 위해 접속되는바, 일반적으로 이러한 반도체집적회로에서는 전원(VP)의 전압을 검출하기 위한 고전압검출회로가 설치되어 전원(VP)이 소정값 이상으로 되면 신호를 출력하게 된다. 즉, 전원(VP)이 소정값이상으로 사승된 것을 검지해서 프로그램모드로 이행하게 되고, 이 고전압검출회로로 부터의 신호가 SVPP로서 VP가 소정의 전압이상인 경우 신호(SVPP)는“1”레벨로 되며, 이 신호(SVPP)가 1레벨일 때 트랜지스터(120)가 온되어 트랜지스터(118, 119)의 접속점이 전원(VC)에 접속된다. 여기서, 상기 소정의 전압을 VA라 하면, VC＋V_th118＋V_th119＋V_th111＞VA＞VC＋Vt_h118＋V_th111을 만족하도록 트랜지스터(111, 118, 119)의 임계치전압을 결정해주면 전원(VP)이 상승해서 VA를 초과하여 프로그램모드로 진입하게 될 때 트랜지스터(111)가 온되어 이 반도체 집적회로내의 모든 회로가거의 동시에 프로그램모드로 된다.

제14도에서는 SW1, SW2가 VC레벨일 때 IN＝1로 되고, 이 때 트랜지스터(129)가 온 되기에 B1이 OV로 되는 한편, 트랜지스터(121의 게이트도“1”이기 때문에 B2는 VC레벨로 된다. 이 경우 입력 (IN)이 “1”인 상태에서 VP가 상승되어 가면 트랜지스터(130, 131, 126∼129)를 매개해서 전류가 흐르게 되지만, 각 트랜지스터의 도통저항을 적절하게 설정해 줌에 따라 B1은 약 OV로 유지시킬 수 있기 때문에 트랜지스터(124, 125)가 오프로 유지되어 B2는 VC레벨로 부터 변화되지 않게 된다. 또 SW1, SW2는 고전압으로 되어 있는 상태에서 IN이“0”레벨로 되면 트랜지스터(121, 129)가 오프되어 B1, B2에는 SW1의 전압이 출력되고, 이 경우 상기 SW2에는 Vp가 직접 공급되도록 해도 좋다. 그리고, IN이“1”레벨로 되어 트랜지스터(129)가 온되어도 트랜지스터(130.126)가 존재하기 때문에 VP의 전압이 「VC＋｜V_th25｜＋V_th30」이상으로 되지 않으면 VP로 부터의 전류는 흐르지 않게 된다.

제15도와 제16도는 각 SW1, SW2를 생성하는 회로로서, 상기 제8도, 제9도와 등가인 구성이면서 동일한 작용이 이루어지게 되므로 그에 대한 설명은 생략한다.

제17도는 본 발명의 또 다른 실시예로서 상기 제32도의 회로구성을 개량한 것이고, 제18도와 제19도는 그 신호파 형도를 나타낸 것으로, 발진기(141)의 출력이 MOS캐패시터(C1)의 일단에 입력되는 한편 MOS캐패시터(C1)의 다른 전극측이 회로점(N1)으로 되고, 이 회로점(N1)에 트랜지스터(T4)의 소오스가 접속됨과 더불어, 그 트랜지스터(T4)의 게이트와 드레인이 회로점(N3)에 접속되면서 트랜지스터(T1)의 소오스에 접속게 된다. 또 회로점(N1)에는 트랜지스터(T5)의 게이트와 드레인이 접속되면서 그 소오스가 상기 트랜지스터(T1)의 게이트에 접속되게 되어 그 접속점이 회로점(N2)으로 된다. 이러한 회로구성에 대하여, 트랜지스터(T1)의 드레인과 트랜지스터(T13)의 소오스가 접속되어 그 접속점이 회로점(N10)으로 되고, 상기 트랜지스터(T13)의 드레인 고압전원 (VP)에 접속되어 프로그램시에는 12.5V, 독출시는 5V(VC)로 되는 한편, 그 게이트에 대해서도 프로그램시에는 승압전위(SW), 독출시에는 VC로 되는 형태인 신호가 입력되게 된다. 이러한 회로형식으로 함으로써 트랜지스터(T13)의 게이트레벨은 VC이하로 되지 않게 되므로 드레인(VP)과의 전위차가 종래보다 축소되어 유전파괴강도가 증가된다.

즉 트랜지스터(T13)의 게이트, 드레인사이의 전위차가 (VP－VC)로 되어 종래의 VP에 비해 VC정도 전위차가 작아지게 되고, N10의 전위는 VC－_TH13으로 되기 때문에 트랜지스터(TT1)에도 강한 전계가 걸리지 않게 된다. 또 상기 트랜지스터(T13)의 소오스와 트랜지스터(T1)드레인 접속점(N10)의 레벨은 트랜지스터(T13)의 게이트전위로 부터 임계치전압(V_TH13)을 뺀 전압으로 되고, 여기서 독출시에는 SW가 VC로 되는 반면 프로그램시에는 승압레벨로 되며, 또 트랜지스터(t1)의 게이트에 인가되는 회로점의 레벨은 독출시 입력신호(IN1)가“1”로 되기 때문에 방전되어“0”으로 되는 반면,프로그램시에는 승압레벨로 된다. 따라서, 회로점(N10)과 회로점(N2)의 전위차는 종래 회로에 비해 작아지게되기 때문에 파괴강도는 증가되게 된다. 또, 다른 회로 구성부분에 대해서도 어느 정도의 파괴대책이 수립되어 있는 바, 트랜지스터(T12)의 게이트에 입력되는 신호(IN3)가 프로그램시에 OV로 되어 출력신호(SW)의 레벨은 승압레벨로 되므로 트랜지스터(T12)의 소오스측에 트랜지스터(T17)를 추가해서 절연파괴를 방지하고 있다. 즉 트랜지스터(T17)의 게이트·소오스전위차는 VP－｜V_TH17｜(V_TH17는 트랜지스터(T17)의 임계치전압) 이상으로는 되지 않게 되고, 또 트랜지스터(T14)도 트랜지스터(T13)와 동일하게 작용하게 된다.

제20도는 본 발명의 또 다른 실시예로서, 예컨데 트랜지스터(T11)는 게이트에 프로그램시 OV로 되는 신호(IN1)가 입력되고, 드레인측에는 디플리이션형 트랜지스터(T10)와 트랜지스터(T15, T16)를 직렬로 접속되며 회로점(N7)에는 회로점(N2)의 레벨보다 2V_TH정도 낮은 전압이 걸리는 상태로 해서 종래회로에 비해 파괴에 대한 보호능력이 향상되도록 하고 있다. 즉, 이 승압회로에서 가장 전위가 높은 부분은 회로저(N1)인 바, N1이 최고 전위로 될 때는 IN10도 최고 전위로 되기 때문에 캐패시터(C1)의 전위차는 크게 되지 않게 된다. 또 회로점(N2)은 N1의 다음으로 전위가 높은 부분이기 때문에 트랜지스터(T10)의 게이트 Vcc로 해드 트랜지스터(T10)의 게이트·드레인사이의 전위차가 너무 크게 될 수 있기 때문에 트랜지스터(T15, T16)를 설치해 주고 있고, 또 본 실시예에서는 SW의 전위가 데이터기록시에는 승압전위, 그 이외에는 VC하기 위해 SW의 전위를 트랜지스터(T13, T14)의 게이트에 공급해 주고 있지만, 이는 VP에 고전압이 인가될때 OV 보다 높은 전압이면 좋다. 즉, 트랜지스터(T13, T14)의 게이트 절연막이 파괴되지 않도록 드레인과 게이트를 유지시키는 게이트전압으로 하면 좋고, 이때문에 제21도에 도시된 바와 같이 기록시에는 VP, 그 이외에는 VP보다 낮은 전위가 출력되도록 저항분할에 의해 게이트전압을 생성해도 좋다.

여기서, 파괴강도를 감소시키는 주요인으로서는 (Ⅰ) 산화막이 얇고 (Ⅱ) 게이트와 드레인 또는 소오스사이의 전위차가 크다는 2가지 점을 열가할 수 있는 바, 제17도와 제20도는 상기(Ⅱ)에서 설명한 전위차가 큰 회로개소를 회로수정에 의해 전위차를 작게해서 파괴강도를 높일 수 있는 대책을 세우고 있고, 미세화에 수반해서 산화막이 얇아짐에 따라 파괴 강도가 감소되는 현재, 본 발명에 따른 회로구성은 금후의 반도체집적회로에 공헌할 수 있게 된다.

제22도는 본 발명의 또 다른 실시예에 따른 불휘발성반도체메모리의 구성을 나타낸 회로도로서, 트랜지스터(T25)와 트랜지스터(T28)의 게이트에 입력되는 신호(IN21)는 프로그램시 트랜지스터(T25, T28)의 드레인전압(VP)보다도 높은 승압전위로 되는 반면, 독출시에는 통상의 전압레벨(예컨대 5V)로 되고, 또 트랜지스터(T30)의 게이트에 입력되는 신호(IN22)는 프로그램시 외부전원전압(VP)봐 높은 승압전위로 되는 반면 독출시에는 OV로 된다.

여기서, 먼저 프로그램모드로 진입되면 입력신호(IN21)는 VC레벨(예컨대 5V)로 부터 승압레벨로 변화되어 외부전원단자(VP)에 드레인에 접속된 트랜지스터(T28)는 강력하게 온상태로 되므로 상기 트랜지스터(T28)의 소오스와 전압변환용 트랜지스터(T29)의 드레인이 접속된 회로점(N25)는 VP레벨까지 상승된다. 또 입력신호(IN21)는 외부전원단자(VP)가 드레인에 접속된 트랜지스터(T25)의 게이트에 인가되므로 상기 트랜지스터(T25)의 소오스는 디플리이션형 트랜지스터(T26)의 드레인과 접속되는 회로점(N23)이 VP레벨가지 상승된다.

그리고, 트랜지스터(T26)의 소오스와 게이트는 전압변환용 트랜지스터(29)게이트와 트랜지스터(T29)의 드레인에 접속되는데, 이 접속점이 회로점(N24)으로 된다.

여기서, 상기 제어회로는 외부전원단자(VP)와 기준전압발생회로의 Vret사이에서 동작하는 반전증폭회로로 구성되어 그 출력인 회로점(N24)으로 부터는 상기 내부전원단자전압(VPP)과 상기 기준전압(V_ref)의 고저에 따른 전압이 출력된다.

이 기준전압발생회로의 출력(V_ref)은 디플리션형 트랜지스터(T21)와 동일형의 트랜지스터(T22)에 의해 형성되는 바, 종래의 회로는 다결정실리콘을 이용하여 저항을 형성했지만 본 실시예의 회로는 트랜지스터의 챈널길이에 의해 기존레벨을 발생시키는 트랜지스터화 함으로써 패턴면적으로 작게 할 수 있는 잇점이 있다.

그리고, 상기 전압변환용 트랜지스터(T29)의 소오스는 트랜지스터(T30)의 드레인과 접속되어 회로점(N26)으로 되고, 트랜지스터(T30)의 게이트에 입력되는 신호(IN22)는 프로그램시 외부전원전압(VP)보다도 높은 승압전위로 되므로 회로점(N26)은 내부전원전압(VPP)과 거의 동일하게 되며, 신호(IN22)는 독출시 OV로 되어 관통전류가 없게 된다.

또, 미세화에 의해 산화막파괴에 대해서도 트랜지스터의 게이트와 드레인·소오스전위차를 작게해서 전계를 약화시키고 있는바, 구체적으로는 입력신호(IN21)가 독출시에 종래에는 OV로 되어 있지만, 본 실시예회로에서는 VC레벨(예컨대 5V)로 해서 드레인측에 접속되는 외부전원전압(VP)과의 전위차를 작게 하고 있다.

제23도는 본 발명의 다른 실시예로서, 외부전원단자(VP)가 드레인에 접속되어 있으면서 프로그램시에 상기 VP가 그 보다 더 높은 승압전위로 되는 반면 독출시에 VC레벨(예컨대 5V)로되는 입력신호(IN21)가 게이트에 인가되는 디플리이션형 트랜지스터(T28)와 소오드단자가 다르게 되어 있는 트랜지스터(T25)가 존재하고 있는, 상기 트랜지스터(T28)의 소오스측과 트랜지스터(T25)의 소오스측에 각각 디플리이션형 트랜지스터(T31, T32)가 접속되어 있으면서, 그 게이트에는 프로그램시 상기 VP가 그 보다 더 높은 승압전위로 되는 반면 독출시에 OV로 되는 신호(IN22)가 입력된다. 또 상기 트랜지스터(T31)와 트랜지스터(T32)의 각 소오스는 전압변환용 트랜지스터(T29)의 드레인과 제어트랜지스터(T36)의 드레인에 접속된다.

상기한 본 실시회로의 특징은 디플리이션형 트랜지스터를 이용함에 따라 신호(IN21, IN22)를 승압하지 않아도 좋다는 것인 바, 본 실시예에서도 드레인과 게이트의 전위차를 작게 함으로써 전계를 약화시켜 산화막이 얇게 되어 있어도 파괴를 일으키지 않는 회로로 구성되어 있다.

제24도는 본 발명의 또 다른 실시예로서 신호(IN21, IN22)를 출력하기 위한 회로이고, ＜H＞는 VP로부터 생성되는 승압된 신호 또는 VP를 그대로 이용하게 된다. 또, 이 회로에서는 데이터기록 H가“0”으로 되어 IN21, IN22에는 ＜H＞가 그대로 출력되는 반면, 그 이외에는 H가“1”로 되어 MOSFET(T33)가 온되므로 IN22는 OV, IN21은 VC로 부터 트랜지스터(T28)의 임계치전압만큼 낮은 값으로 된다. 이 때문에 예컨대 제24도에서는 트랜지스터(T38)의 드레인과 게이트 VP와 VC－V_TH3의 전위차가 인가되므로 종래 게이트 OV가 인가되는 경우에 비하면 Vc－V_TH38정도로 만큼 전계가 약화된다.

또, ＜H＞가 고전압이더라도 트랜지스터(T37)의 게이트와 드레인도 ＜H＞와 VC－V_TH38의 전위차로 되고, MOSFET(T34)도 VC와 ＜H＞의 전위차밖에 걸리지 않게 되므로 이 제24도의 회로에서도 게이트와 드레인사이의 전계는 약화되고 있다.

이상에서 설명한 바와 같이 상기 제22도와 제24도의 실시예에 따르면 외부로 부터 공급되는 전원전압이 고정되어 있다는 조건하에서는 소자의 미세화가 도모되는 경우에도 소자의 산화막파괴가 일어나지 않고 높은 신뢰성을 갖는 반도체집적회로를 제공할 수 있게 된다.

제25도에는 본 발명의 또 다른 실시예에 따른 반도체집적 회로를 나타낸 도면으로, 이 실시예는 기록되어지는 데이터의 상태에 따라 출력상태가 다른 기록제어신호발생회로(201₁∼201_n)와, 이 기록제어신호발생(201₁∼201_n)의 출력을 받아서 불휘발성 반도체메모리셀에 데이터를 기록하기 위한 기록전압을 발생시키는 기록부하회로(202₁∼202_n), 불휘발성 메모리셀어레이(203)의 데이터선을 선택하기 위한 제1차∼제X차의 다단으로 구성된 열선택회로(204₁∼204_x, 205₁∼205_x), 이 열선택회로(204₁∼204_x, 205₁∼205_x)를 선택제어하는 제1차∼제X차의 선택신호 발생회로(206₁₁∼204_m, 206_x1∼206₁), 불휘발성 반도체메모리셀의 드레인이 공통접속된 데이터선에 대해 소정의 기록전압을 공급하기 위한 스위치회로(207₁∼207_n), 상기 열선택회로(204₁∼204_x, 205₁∼205_x)와 상기 스위치회로(207₁∼207_n)의 기초전위를 기록시와 비기록시에 다른 소정의 전위를 발생시키는 기초전위발생회로(208), 상기 열선택회로(204₁∼204_x, 205₁∼205_x)의 입력을 기록시 이외인 경우에 방전하기 위한 방전회로(209₁₁∼209_1n, 209_x1∼209_xn)에 의해 구성된 기록회로를 갖추어 구성되는 바, 이러한 구성에는 다음과 같은 특성이 있다.

즉, 기록제어신호발생회로(201₁)의 출력(1, 1′)이 모두 고전압(예컨대 15V정도)으로되고, 기록제어신호발생회로(201_n)의 출력(n)이 전원전압(예컨대 5V)으로 되는 반면 n′가 접지전압(예컨대 OV)으로 되어, 상기 제1차선택신호발생회로군중에서 선택신호발생기(206₁₁)만이 선택되는 반면 그 이외의 제1차선택신호발생회로중의 선택신호발생기가 비선택상태로 되는데, 그 대표적인 선택신호발생기를 206m으로 하는 경우 선택신호발생기(206₁₁)의 출력단(11)의 전위는 전원전압(예컨대 5V)으로되는 반면, 선택신호발생기(206m)의 출력단(m)은 고전압(예컨대 15V)으로 된다. 여기서, 기록제어신호발생기의 출력(1, 1′)이 모두 고전압이므로 그 출력에 의해 제어되는 기록부하회로(202₁)의 출력(Y1)은 고전위(예컨대 11V정도)로 되고, 제1차열선택회로(204₁)에서 제1차선택신호발생회로에 의해 선택되는 선택신호발생기(206₁₁)의 출력(11)이 그 게이트에 공급되는 P챈널엔헨스먼트형(이하 PE형이라 함) 트랜지스터(211)의 출력단 (Y11)은 고전압(예컨대 9V)으로 되므로 비선택상태인 선택 신호(m)가 그 게이트에 공급되는 PE형 트랜지스터(212)의 출력단(Y1m)은 부유상태로되며, 기록제어신호발생회로(201n)의 출력(n, n′)의 출력단(Yn)은 부유상태로 되므로 전압은 인가되지 않게 된다.

이상에서 설명한 바와 같은 그 드레인에 고전압이 인가되는 회로에서 강전계에 의한 소자의 파괴, 열화, 오동작을 방지하기 위해 예컨대 소자(211)의 게이트를선택시 5V(종래에는 OV)로 해서 게이트신호의 출력상태를 소정 전압을 갖는 진폭으로 함으로써 소자의 게이트와 드레인에 인가되는 전계를 경감시켜 안정한 회로를 설정할 수 있게 된다.

제26도는 상기 제25도의 기록제어신호회로(201)와 기록부하회로(202)의 구체적인 예를 나타낸 도면으로, 이 회로는 제10도의 회로와 등가적인 구성으로서 제10도의 SW1, SW2가 각각 ＜H＞, VP/VC에 대응되고, 또 제27a도와 제27b도는 제26도의 회로에 따른 신호파형도이다.

제28도는 본 발명의 또 다른 실시예를 나타낸 도면으로 이 실시예는 기록되어지는 데이터의 상태에 따라 출력상태가 다른 기록제어신호발생회로(201₁∼201_n)와, 이 기록제어신호 발생회로(201₁∼201_n)의 출력을 인가 받아 불휘발성반도체메모리소자에 데이터를 기록하기위한 소정의 기록전압을 발생시키는 기록부하회로(201₁∼201_n), 메모리셀어레이(203)에서 데이터가 기록될 불휘발성 메모리셀(MC)을 선택하기위한 제1차∼제X차의 다단으로 구성된 열선택회로(204₁∼204_x, 205₁∼205_x), 제1차∼제X차의 선택신호발생회로(206₁∼206_m, 206_x1∼206₁)의 각 출력을 받아서 기록제어신호발생회로 예컨대 201₁의 출력(1) 및 이 출력 예컨대“1”을 게이트입력으로 하는 예컨대 트랜지스터(220)에 의해 변조(제어)되어 후단에 대한 선택신호에 의해 제어되는 신호를 열선택회로의 선택신호로 변화시키는 선택신호변조회로(221₁∼221_n, 221₁∼222_x)로 구성된 기록회로를 갖추고 있는 바, 이러한 회로구성에서는 다음과 같은 특징이 있다.

즉, 기록제어신호(1, 1′)가 고전압(예컨대 15V정도)으로 되고, 기록제어신호(n)가 전원전압(예컨대 5V)으로 되며, n′가 접지전압(예컨대 OV)으로되어, 기록신호가 출력됨에 따라 제1차 선택신호발생회로군중에서 예컨대 선택신호발생기(206₁₁)만이 선택되는 반면, 그 이외의 제1차 선택신호가 모두 비선택상태로 되는데, 그 대표적인 선택신호발생기를 206m으로 하면 선택신호발생기(206₁₁)의 출력단(11, 11′)이 모두 고전압(예컨대 15V 정도)의 선택 상태이므로 선택신호발생기(206m)의 출력(m)이 전원전압(예컨대5V)으로 되고, m′가 접지전압(예컨대 OV)의 비선택상태인 경우 제1열선택회로군을 구성하는 N챈널 엔헨스먼트형(이하 NE형이라 칭함)트랜지스터 123(저항용)과 124(스위칭용)의 NE형 트랜지스터의 케이트에 입력되는 제1차선택신호변조회로의 출력(111, 111′)이 상기 선택신호발생기(206₁₁)의 출력및 상기기록제어신호발생회로(201₁)의 출력(1)을 받아서 모두 고전압(예컨대 15V정도)으로 되고, 상기 기록제어신호(1, 1′)를 받아서 기록부하회로(202₁)의 출력단(Y11)이 고전위(예컨대 11V정도)로 되기 때문에 상기 제1차열선택회로(1)의 1개의 출력인 NE형 트랜지스터(124)의 소오스인 Y1112가 고전위(예컨대 10V정도)로 된다. 또, 상기 제1차열선택 회로군을 구성하는 NE형 트랜지스터 NE형 트랜지스터(125, 126)의 게이트에 입력되는 제1차파선택신호변조회로(222₁)의 출력(m1, m1′)이 상기선택신호발생기(206m)의 출력(m1, m1′) 및 상기 기록제어신호발생회로(201₁)의 출력(1)을 받아서 NE형 트랜지스터(125)의 게이트단자(m1)가 전원전압(예컨대 5V)으로 되는 반면 M1′이 접지전압(예컨대 OV)으로되므로 상기 기록부하회로(1)의 출력단(Y11)이 고전위(예컨대 11V정도)이라 해도 상기 제1차열선택회로(204₁)를 구성하는 NE형 트랜지스터(125)의 게이트와 드레인의 전계는 약화된다.

이 트랜지스터(125)의 소오스 (Y11m)는 소정의 전압(예컨대 3V정도)으로 되고, 게이트가 OV인 트랜지스터(126)의 드레인과 게이트 전계는 더 약화되게되어 상기 제1차 열선택회로(204₁)의 출력중 1개인 N챈널트랜지스터(126)의 소오드(Y11m₂)가 접지전압(예컨대 OV)으로 된다. 또, 기록제어 신호발생회로(201_n)의 출력(n)이 전원전압(예컨대 5V)으로 되는 한편 n′가 접지전압(예컨대 OV)인 경우에는 이들 기록제어신호발생회로(201_n)의 출력을 받아서 기록부하회로의 출력인 Yn1의 출력이 접지전압(예컨대 OV)으로 되고, 또 기록 제어신호발생회로의 출력(n)이 전원전압(예컨대 5V)이기 때문에 선택상태인 11, 11′의 전위가 고전압임에도 불구하고 제1차선택신호변조회로군(221_n)의 출력(11_n)이 소정의 전압(예컨대 6V)정도인 반면 11n′은 소정의 전압(예컨대 7V)로 되므로 기록을 수행하지 않는 경우의 게이트와 챈널사이의 전계도 약화시킬 수 있게 된다. 그리고, 선택신호발생기(206m)의 출력(m, m′)을 받아서 제1차선택신호변조회로의 출력(mn)은 소정의 전압(예컨대 2V정도)으로 되는 반면 mn′는 접지전압(예컨대 OV)으로 되므로 제1차열선택회로의 출력인 Yn₁₂, Ynm₂등은 모두 접지전압으로 된다.

이상과 같이 본 실시예는 트랜지스터의 드레인에 고전압이 인가되는 회로에서 소자가 강전계에 의해 파괴, 열화, 오동작으로 부터 보호되기 때문에 그 드레인에 대해 게이트가 소정의 전압(예컨대 5V)으로 바이어스된 소자를 삽입시킴으로써 강전계를 경감 경감시켜서 안정한 회로를 설정할 수 있는 수단으로 제공된다.

제29도는 기록제어신호발생회로(201)와 기록부하회로(202)의 구체예로서, 이 회로는 제26도에 도시된 회로와 동일한 구성으로 되어 있고, 또 제30a도와 제30b도는 제29도에 도시된 회로의 신호파형도이며, 제11도는 제26도와 제29도의 기록선택신호발생기 예컨대 206₁₁의 구체예를 나타낸 도면으로, 도면의 참조부호 241은 디코더, 242는 기록신호발생기의 출력(11, 11′)을 발생시키는 부분이다.

[발명의 효과]

이상에 설명한 바와 같이 본 발명에 의하면 기록용 부하트랜지스터의 드레인에서 브레이크다운전압이 상승되고, 집적회로의 미세화가 도모되는 경우에도 게이트절연막의 파괴가 발생되지 않게 되어 신뢰성이 높은 반도체집적회로를 제공할 수 있다.

Claims (9)

1. 메모리셀(MC)과 이 메모리셀(MC)과 프로그램용전원(VP)사이에 직렬로 접속된 제1, 제2프로그램용 부하트랜지스터(2₁, 2₂), 상기 프로그램용 전원(VP)보다 높은 승압전압(SW)을 출력하는 승압수단, 프로그램데이터가 제1논리 값이 경우 상기 제1,제2프로그램용 부하트랜지스터(2₁, 2₂)의 게이트에 상기 승압전압(SW)을 인가해주는 반면 프로그램데이터가 제2논리값인 경우 상기 제1프로그램용 부하트랜지스터(2₁)의 게이트에는 OV, 상기 제2부하트랜지스터(2₂)의 게이트에는 상기 프로그램용 전원보다 값이 작으면서 OV보다는 큰 중간전압을 인가해주는 제어회로(3∼7)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로.
2. 제1항에 있어서, 상기 제어회로에는 상기 승압수단의 출력이 입력되고, 전원으로 부터 접지에 이르는 직류통로를 컷오프시키는 수단(9)이 구비된 것을 특징으로 하는 반도체집적회로.
3. 메모리셀(MC)과 이 메모리셀(MC)과 프로그램용 전원(VP)사이에 직렬로 접속된 제1, 제2프로그램용 부하트랜지스터(2₁, 2₂), 프로그램데이터가 제1논리값인 경우 상기 제1, 제2프로그램용 부하트랜지스터(2₁, 2₂)의 게이트에 상기 프로그램용 전원전압(VP)을 인가해 주는 반면, 프로그램데이터가 제2논리값인 경우 상기 제1프로그램용 부하트랜지스터(2₁)의 게이트에는 OV, 상기 제2프로그램용 부하트랜지스터(2₂)의 게이트에는 상기 프로그램용 전원보다 값이 작으면서 OV보다는 큰 중간 전압을 인가해 주는 제어회로(91∼97)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로.
4. 일단에 발진기의 출력이 접속됨과 더불어 다른단에 제1회로점(N1)이 접속된 캐패시터(C1)와, 소오스가 상기 제1회로점(N1)에 접속됨과 더불어 게이트와 드레인이 상기 제2회로점(N3)에 접속된 트랜지스터(T4), 게이트와 드레인이 상기 제1회로점(N1)에 접속됨과 더불어 소오스가 제3회로점(N2)에서 접속된 트랜지스터(T5), 소오스가 상기 제2회로점(N3)에 접속됨과 더불어 게이트가 상기 제3회로점(N2)에 접속되는 한편 드레인이 제4회로점(N10)에 접속된 트랜지스터(T1), 소오스가 상기 제4회로점(T10)에 저속됨과 더불어 드레인이 외부전원전압에 접속되는 한편 게이트에는 프로그램시 상기 외부전원전압보다도 높은 승압레벨, 독출시에는 상기 외부 고압전원보다 낮으면서 OV보다는 높은 중간전압이 공급되는 트랜지스터(T13)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로.
5. 제1전원전압(VPP)이 공급되는 공급단과, 프로그램을 위해 상기 제1전원전압(VPP)보다도 높은 전압(VP)을 공급하는 제2전원전압공급단, 기준전압(Vref)을 출력하는 수단, 전류통로의 일단이 상기 제2전원전압공급단측에 공급되는 전압변환용 트랜지스터(T29), 이 트랜지스터(T29)의 전류통로의 다른 단에서 전압 및 상기 기준전압을 공급받아 양 전압의 고저에 따른 전압을 발생시켜 이 전압을 상기 트랜지스터(T29)의 게이트에 공급해 주는 제어수단(T27)을 구비하여 상기 트랜지스터(T29)의 전류통로의 다른 단으로 부터 상기 제2전원전압보다도 낮은 일정한 제1전원전압을 얻도록 된 회로에 있어서, 상기 트랜지스터의 전류통로의 일단과 상기 제2전원전압공급단 사이에는 보호용 트랜지스터(T28)의 전류통로가 접속되는 한편, 이 보호용 트랜지스터(T28)의 게이트에 접지전위보다 높은 제1레벨과 상기 제2전원전압 보다도 전위가 높은 제2레벨전위를 공급해 주는 게이트 전압 인가수단(T33∼T37)이 더 접속된 것을 특징으로 하는 반도체집적회로.
6. 제5항에 있어서, 상기 제어수단은 상기 제2전원전압공급단과 상기 기준전압 출력단사이에 각 전류통로가 직렬 접속된 제1, 제2부하트랜지스터(T25, T32)와 구동트랜지스터(T27)가 구비되어, 상기 구동트랜지스터(T27)의 게이트가 상기 전압변환용 트랜지스터의 전류통로중 제1전원전압이 얻어지는 일단에 접속됨과 더불어, 상기 부하트랜지스터와 구동트랜지스터의 직렬 접속점은 상기 전압변환용 트랜지스터의 게이트에 결합된 것을 특징으로 하는 반도체집적회로.
7. 기록되어지는 데이터의 상태에 따라 출력상태가 다른 제어신호발생회로(201)와, 이 제어신호발생회로(201)의 출력을 받아서 불휘발성 메모리셀에 데이터를 기록하기 위한 기록전압을 발생시키는 기록부하회로(202), 불휘발성 메모리셀어레이의 데이터선을 선택하기 위한 열선택회로(204, 205), 이 열선택회로(204, 205)를 선택제어하는 선택신호발생회로(206), 상기 열선택회로(204, 205)의 입력을 데이터 기록시 이외에 방전시키는 방전회로(209) 및, 상기 선택신호발생회로(206)에 의해 선택된 열선택선을 OV 보다 높으면서 프로그램전원전압의 승압전위보다는 낮은 전압으로 변화시키는 수단을 구비하여 구성된 것을 특징으로 하는 반도체집적회로.
8. 기록되어지는 데이터의 상태에 따라 출력상태가 다른 제어신호발생회로(201)와, 이 제어신호발생회로(201)의 출력을 받아서 불휘발성 메모리셀에 데이터를 기록하기 위한 기록전압을 발생시키는 기록부하회로(202), 불휘발성 메모리셀어레이의 데이터선을 선택하기 위한 열선택회로(204, 205), 이 열선택회로(204, 205)를 선택제어하는 선택신호발생회로(206)가 구비되고, 상기 열선택회로(204, 205)는 상기 기록부하회로(202)의 출력단과 상기 각 데이터선사이에 각각 제1, 제2트랜지스터(123, 124)가 직렬로 삽입 접속되어 구성되어, 상기 선택신호발생회로(206)에 의해 제1트랜지스터(123)를 보호소자로서 동작시키는 한편, 제2트랜지스터(124)를 선택스위칭소자로서 동작시키도록 된 것을 특징으로 하는 반도체집적회로.
9. 회로점과, 이 회로점과 전원(VP)사이에 직렬 접속된 제1, 제2트랜지스터(2₁, 2₂), 데이터가 제1논리값인 경우 상기 제1, 제2트랜지스터(2₁, 2₂)의 게이트에 상기 전원전압(VP)을 공급해 주는 반면, 데이터가 제2논리값인 경우 상기 제1트랜지스터의 게이트(2₁)에는 OV, 상기 제2부하트랜지스터(2₂)의 게이트에는 상기 전원보다 값이 작으면서 OV보다는 큰 중간전압을 인가해주는 제어회로(91∼97)가 구비되어 구성된 것을 특징으로 하는 반도체집적회로.

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