CN111354407A - 半导体存储器装置及其操作方法 - Google Patents

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Abstract

半导体存储器装置及其操作方法。一种半导体存储器装置通过以下步骤来操作：将编程脉冲施加到所选字线；更新编程脉冲计数值；基于编程脉冲计数值来确定电流感测模式；并且基于电流感测模式来执行编程验证操作。电流感测模式通过确定单状态电流感测操作和全状态电流感测操作之一来确定，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败。

Description

半导体存储器装置及其操作方法
技术领域
各种示例性实施方式总体上涉及电子装置，更具体地，涉及一种半导体存储器装置及其操作方法。
背景技术
具有二维结构的存储器装置具有相对于半导体基板水平布置的串。三维存储器装置具有相对于半导体基板垂直布置的串。在三维存储器装置中多个存储器单元通常在垂直于半导体基板的方向上层叠，因此，三维存储器装置提供了高于二维存储器装置的集成度。
发明内容
根据示例性实施方式，一种操作半导体存储器装置的方法包括以下步骤：将编程脉冲施加到所选字线并更新编程脉冲计数值；基于编程脉冲计数值来确定电流感测模式；以及基于电流感测模式来执行编程验证操作，其中，确定电流感测模式的步骤包括确定单状态电流感测(CSC)操作和全状态电流感测操作之一，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败。
根据另一示例性实施方式，一种操作半导体存储器装置的方法包括以下步骤：将编程脉冲施加到所选字线并更新编程脉冲计数值；基于编程进度来确定电流感测模式；以及基于电流感测模式来执行编程验证操作，其中，确定电流感测模式的步骤包括确定单状态电流感测操作和全状态电流感测操作之一，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败。
根据另一示例性实施方式，一种半导体存储器装置包括：存储器单元阵列，其包括多个存储器单元；电流感测电路，其基于对所述多个存储器单元当中的所选存储器单元的编程验证结果来生成通过信号或失败信号；以及控制逻辑，其接收通过信号或失败信号并控制电流感测电路的操作，其中，控制逻辑控制电流感测电路执行全状态电流感测操作和单状态电流感测操作之一，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败。
附图说明
图1是示出根据本公开的示例性实施方式的半导体存储器装置的框图；
图2是示出图1的存储器单元阵列的示例性实施方式的图；
图3是示出图2所示的存储块BLK1、BLK2至BLKz之一(BLKa)的电路图；
图4是示出图2所示的存储块BLK1、BLK2至BLKz之一的另一示例性实施方式(BLKb)的电路图；
图5是示出作为包括在如图1所示的存储器单元阵列110中的存储块BLK1、BLK2至BLKz之一的存储块BLKc的示例性实施方式的电路图；
图6是示出根据本公开的示例性实施方式的页缓冲器131的示意图；
图7是示出包括多个平面的半导体存储器装置的示例性实施方式的框图；
图8是示出三级单元的目标编程状态的曲线图；
图9A和图9B是示出基于单状态CSC操作的编程操作的图；
图10是示出根据本公开的示例性实施方式的控制逻辑140a的框图；
图11是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图；
图12是示出图11所示的半导体存储器装置的操作方法的详细流程图；
图13A和图13B是示出根据本公开的示例性实施方式的编程操作的图；
图14是示出图12所示的半导体存储器装置的操作方法的详细流程图；
图15是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图；
图16A和图16B是示出根据图15所示的示例性实施方式的编程操作的图；
图17是示出根据本公开的另一示例性实施方式的控制逻辑140b的框图；
图18是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图；
图19是示出图18所示的半导体存储器装置的操作方法的详细流程图；
图20A和图20B是示出根据图12所示的示例性实施方式的编程操作的图；
图21是示出图19所示的半导体存储器装置的操作方法的详细流程图；
图22是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图；
图23A和图23B是示出根据图22所示的示例性实施方式的编程操作的图；
图24是示出包括图1的半导体存储器装置的存储器系统的示例性实施方式(1000)的框图；
图25是示出图24所示的存储器系统的应用示例的框图；以及
图26是示出包括参照图25描述的存储器系统的计算系统的框图。
具体实施方式
将从下面参照附图详细描述的示例性实施方式使本发明的优点和特征及其实现方法清楚。然而，其可按照不同的形式具体实现，不应被解释为限于本文所阐述的示例性实施方式。相反，这些示例性实施方式被提供以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例性实施方式的范围。
将理解，当元件被称为“连接”或“联接”到另一元件时，其可直接连接或联接到另一元件，或者也可存在中间元件。相反，当元件被称为“直接连接”或“直接联接”到另一元件时，不存在中间元件。描述组件之间的关系的其它表达(例如，“在...之间”、“直接在...之间”或“与...相邻”和“与...直接相邻”)可类似地解释。
以下，将参照附图详细描述本公开的示例性实施方式，使得本领域技术人员能够容易地实现本公开的技术精神。
本公开的各种示例性实施方式提供了一种具有改进的可靠性的半导体存储器装置。
本公开的各种示例性实施方式提供了一种具有改进的可靠性的半导体存储器装置的操作方法。
图1是示出根据本公开的示例性实施方式的半导体存储器装置100的框图。
参照图1，半导体存储器装置100可包括存储器单元阵列110、地址解码器120、读写电路130、控制逻辑140、电压发生器150和电流感测电路160。
存储器单元阵列110可包括多个存储块BLK1、BLK2至BLKz。多个存储块BLK1、BLK2至BLKz可通过字线WL联接到地址解码器120。多个存储块BLK1、BLK2至BLKz可通过位线BL1、BL2至BLm联接到读写电路130。多个存储块BLK1、BLK2至BLKz中的每一个可包括多个存储器单元。根据示例性实施方式，多个存储器单元可以是具有垂直沟道结构的非易失性存储器单元。根据本公开的示例性实施方式，存储器单元阵列110可具有二维结构或三维结构。包括在存储器单元阵列110中的多个存储器单元中的每一个可存储至少一比特的数据。根据本公开的示例性实施方式，存储器单元阵列110中的各个存储器单元可以是存储1比特数据的单级单元(SLC)、存储2比特数据的多级单元(MLC)、存储3比特数据的三级单元(TLC)、甚至存储4比特数据的四级单元(QLC)、或者甚至存储五比特或更多比特的数据的单元。
地址解码器120可通过字线WL联接到存储器单元阵列110。地址解码器120可由控制逻辑140控制。地址解码器120可通过半导体存储器装置100中的输入/输出缓冲器(图1中未示出)接收地址。
地址解码器120可被配置为将所接收的地址的块地址解码，并且基于所解码的块地址，地址解码器120可选择至少一个存储块BLK1、BLK2或BLKz。另外，地址解码器120可分别将读电压Vread和通过电压Vpass施加到所选字线和未选字线WL。更具体地，在读操作的读电压施加操作期间，地址解码器120可将电压发生器150所生成的读电压Vread施加到所选存储块的所选字线，并且地址解码器120可将通过电压Vpass施加到未选字线。此外，在编程验证操作期间，地址解码器120可将电压发生器150所生成的验证电压施加到所选存储块的所选字线，并且地址解码器120可将通过电压Vpass施加到未选字线。
地址解码器120可被配置为将所接收的地址的列地址解码。地址解码器120可将所解码的列地址传送至读写电路130。
半导体存储器装置100的读操作和编程操作可以页为单位来执行。应读操作和编程操作的请求接收的地址可包括块地址、行地址和列地址。地址解码器120可响应于块地址和行地址选择一个存储块和一条字线。列地址可由地址解码器120解码并提供给读写电路130。在本公开的示例性实施方式中，联接到一条字线的存储器单元可被称为“物理页”。
读写电路130可包括多个页缓冲器PB1、PB2至PBm。读写电路130可在存储器单元阵列110的读操作期间作为读电路操作，在存储器单元阵列110的写操作期间作为写电路操作。页缓冲器PB1、PB2至PBm可通过位线BL1、BL2至BLm联接到存储器单元阵列110。在读操作和编程验证操作期间，页缓冲器PB1、PB2至PBm可将感测电流连续地供应到联接到存储器单元的位线以感测存储器单元的阈值电压。此外，页缓冲器PB1、PB2至PBm可通过感测节点来检测由于存储器单元的编程状态而变化的电流的改变量，并将结果作为感测数据锁存。读写电路130可响应于从控制逻辑140输出的页缓冲器控制信号来操作。
在读操作期间，读写电路130可从存储器单元感测数据，暂时地存储所读取的数据，并将数据DATA输出到半导体存储器装置100的输入/输出缓冲器(图1中未示出)。根据示例性实施方式，除了页缓冲器(或页寄存器)PB1、PB2至PBm之外，读写电路130可另外包括列选择电路。
如图1所示，控制逻辑140可联接到地址解码器120、读写电路130、电压发生器150和电流感测电路160。控制逻辑140可通过半导体存储器装置100的输入/输出缓冲器(图1中未示出)接收命令CMD和控制信号CTRL。控制逻辑140可响应于控制信号CTRL来控制半导体存储器装置100的一般操作。另外，控制逻辑140可输出用于控制页缓冲器PB1、PB2至PBm的感测节点的预充电电位电平的控制信号。控制逻辑140可控制读写电路130执行存储器单元阵列110的读操作。
控制逻辑140可响应于从电流感测电路160接收的通过信号PASS/失败信号FAIL来确定对预定目标编程状态或完整目标编程状态执行的验证操作的通过或失败状态。
在读操作期间，电压发生器150可响应于从控制逻辑140输出的控制信号来生成读电压Vread和通过电压Vpass。在电压发生器150中，可设置接收内部电源电压的多个泵浦电容器以生成多个变化的电压电平。控制逻辑140可控制电压发生器150选择性地启用多个泵浦电容器以生成多个电压。
在验证操作期间，电流感测电路160可响应于从控制逻辑140接收的允许比特VRY_BIT<#>来生成基准电流。电流感测电路160还可通过将基准电压(通过基准电流生成)与从读写电路130中的页缓冲器PB1至PBm接收的感测电压VPB进行比较来输出通过信号PASS/失败信号FAIL。
更具体地，电流感测电路160可通过比较由来自页缓冲器PB1至PBm中的每一个中所包括的位线感测锁存器(参见图6)的值生成的电压来确定与预定目标编程状态或完整目标编程状态对应的验证操作是否完成。包括在页缓冲器PB1、PB2至PBm中的每一个中的位线感测锁存器LAT1、LAT2、LAT3等将在下面参照图6描述。
地址解码器120、读写电路130和电压发生器150可以是被配置为对存储器单元阵列110执行读操作、写操作和擦除操作的“外围电路”的一部分。控制逻辑140可控制外围电路对存储器单元阵列110执行读操作、写操作和擦除操作。
图2示出图1的存储器单元阵列110的示例性实施方式。
参照图2，存储器单元阵列110可包括多个存储块BLK1、BLK2至BLKz。存储块BLK1、BLK2至BLKz中的每一个可具有三维结构。各个存储块可包括层叠在基板上方的多个存储器单元。多个存储器单元可在+X方向、+Y方向和+Z方向上布置。各个存储块的电路结构将在下面参照图3和图4详细描述。
图3是示出图2所示的存储块BLK1、BLK2至BLKz中的一个(BLKa)的电路图。
参照图3，存储块BLKa可包括多个单元串CS11、CS12至CS1m和CS21、CS22至CS2m。根据示例性实施方式，单元串CS11、CS12至CS1m和CS21、CS22至CS2m中的每一个可按照U形状形成。在存储块BLKa中，“m”个单元串可布置在行方向(即，+X方向)上。图3示出两个单元串布置在列方向(即，+Y方向)上。然而，应该容易理解，三个或更多个单元串可布置在列方向上。
单元串CS11、CS12至CS1m和CS21、CS22至CS2m中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1、MC2至第n存储器单元MCn、管式晶体管PT以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST中的每一个以及存储器单元MC1、MC2至MCn中的每一个可具有彼此相似的结构。根据示例性实施方式，选择晶体管SST和DST和存储器单元MC1、MC2至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层。根据示例性实施方式，可在各个单元串中设置用于提供沟道层的柱。根据实施方式，用于提供沟道层、隧穿绝缘层、电荷储存层和阻挡绝缘层中的至少一个的柱可被设置到各个单元串。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与存储器单元MC1、MC2至MCp之间。
根据示例性实施方式，布置在同一行中的单元串的源极选择晶体管SST可联接到在行方向上延伸的同一源极选择线SSL，并且布置在不同行中的单元串的源极选择晶体管SST可联接到不同的源极选择线。在图3中，第一行中的单元串CS11、CS12至CS1m的源极选择晶体管SST可联接到第一源极选择线SSL1。第二行中的单元串CS21、CS22至CS2m的源极选择晶体管SST可联接到第二源极选择线SSL2。
根据本公开的示例性实施方式，单元串CS11、、CS12至CS1m和CS21、CS22至CS2m的源极选择晶体管SST还可共同联接到一条源极选择线SSL。
各个单元串的第一存储器单元MC1、MC2至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
第一至第n存储器单元MC1、MC2至MCn可被分成第一至第p存储器单元MC1、MC2至MCp和第(p+1)至第n存储器单元MCp+1至MCn。第一存储器单元MC1至第p存储器单元MCp可依次布置在+Z方向的反方向上，并且可串联联接在源极选择晶体管SST与管式晶体管PT之间。第(p+1)至第n存储器单元MCp+1、MCp+2至MCn可依次布置在+Z方向上，并且可串联联接在管式晶体管PT与漏极选择晶体管DST之间。第一至第p存储器单元MC1、MC2至MCp和第(p+1)至第n存储器单元MCp+1、MCp+2至MCn可通过管式晶体管PT彼此联接。各个单元串的第一至第n存储器单元MC1、MC2至MCn的栅极可分别联接到第一至第n字线WL1、WL2至WLn。
各个单元串的管式晶体管PT的栅极可联接到管线PL。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MCp+1、MCp+2至MCn之间。布置在行方向上的单元串可联接到在行方向上延伸的漏极选择线DSL。第一行中的单元串CS11、CS12至CS1m的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的单元串CS21、CS22至CS2m的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
布置在列方向上的单元串可联接到在列方向上延伸的位线。在图3中，第一列中的单元串CS11和CS21可联接到第一位线BL1。第m列中的串CS1m和CS2m可联接到第m位线BLm。
单个页是指布置在行方向上布置的单元串中的联接到同一字线WL的存储器单元。例如，单个页可由第一行中的单元串CS11、CS12至CS1m中的联接到第一字线WL1的存储器单元形成。另一页可由第二行中的单元串CS21、CS22至CS2m中的联接到第一字线WL1的存储器单元形成。当漏极选择线DSL1和DSL2中的一个被选择时，布置在一个行方向上的单元串可被选择。当第一至第n字线WL1、WL2至WLn中的一个被选择时，可从所选单元串选择一个页。
根据本公开的示例性实施方式，偶数位线和奇数位线可代替第一至第m位线BL1、BL2至BLm。另外，布置在行方向上的单元串CS11、CS12至CS1m或CS21、CS22至CS2m中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11、CS12至CS1m或CS21、CS22至CS2m中的奇数单元串可分别联接到奇数位线。
根据示例性实施方式，第一至第n存储器单元MC1、MC2至MCn中的一个或更多个可用作虚拟存储器单元，以例如减小源极选择晶体管SST与存储器单元MC1、MC2至MCp之间的电场。另选地，可提供一个或更多个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MCp+1、MCp+2至MCn之间的电场。较多的虚拟存储器单元可帮助改进存储块BLKa的操作可靠性，但可能导致存储块BLKa的大小增加。另一方面，较少的虚拟存储器单元可帮助减小存储块BLKa的大小，但这可能以存储块BLKa的操作可靠性降低为代价实现。
为了有效地控制虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKa上的擦除操作之前或之后，可对一部分或全部的虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚拟存储器单元的虚拟字线的电压，虚拟存储器单元可具有所需阈值电压。
图4是示出图2所示的存储块BLK1、BLK2至BLKz之一的另一示例性实施方式(BLKb)的电路图。
参照图4，存储块BLKb可包括多个单元串CS11’、CS12’至CS1m’和CS21’、CS22’至CS2m’。多个单元串CS11’、CS12’至CS1m’和CS21’、CS22’至CS2m’中的每一个可在+Z方向上延伸。多个单元串CS11’、CS12’至CS1m’和CS21’、CS22’至CS2m’中的每一个可包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1、MC2至MCn以及至少一个漏极选择晶体管DST，它们层叠在存储块BLK1’下方的基板(图4中未示出)上。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与第一至第n存储器单元MC1、MC2至MCn之间。布置在同一行中的单元串的源极选择晶体管SST可联接到同一源极选择线SSL。布置在第一行中的单元串CS11’至CS1m’的源极选择晶体管SST可联接到第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管SST可联接到第二源极选择线SSL2。根据本公开的示例性实施方式，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管SST可共同联接到单条源极选择线。
各个单元串的第一至第n存储器单元MC1、MC2至MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。第一至第n存储器单元MC1、MC2至MCn的栅极可分别联接到第一至第n字线WL1、WL2至WLn。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1、MC2至MCn之间。布置在行方向上的单元串的漏极选择晶体管DST可联接到在行方向上延伸的漏极选择线DSL。第一行中的单元串CS11’至CS1m’的漏极选择晶体管DST可联接到第一漏极选择线DSL1。第二行中的单元串CS21’至CS2m’的漏极选择晶体管DST可联接到第二漏极选择线DSL2。
结果，除了从存储块BLKb的各个单元串去除管式晶体管PT之外，图4所示的存储块BLKb可具有与图3所示的存储块BLKa相似的等效电路。
根据另一示例性实施方式，偶数位线和奇数位线可代替第一位线BL1至第m位线BLm。另外，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数单元串可分别联接到偶数位线，布置在行方向上的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数单元串可分别联接到奇数位线。
根据示例性实施方式，第一存储器单元MC1至第n存储器单元MCn中的至少一个可用作虚拟存储器单元。例如，可提供一个或更多个虚拟存储器单元以减小源极选择晶体管SST与第一存储器单元MC1至第n存储器单元MCn之间的电场。另选地，可提供一个或更多个虚拟存储器单元以减小漏极选择晶体管DST与存储器单元MC1至MCn之间的电场。当提供较多的虚拟存储器单元时，存储块BLKb的操作可靠性可改进，而存储块BLKb的大小可增加。当提供较少的存储器单元时，存储块BLKb的大小可减小，并且存储块BLKb的操作可靠性可劣化。
为了有效地控制一个或更多个虚拟存储器单元，各个虚拟存储器单元可具有所需阈值电压。在存储块BLKb上的擦除操作之前或之后，可对一部分或全部的虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，通过控制施加到联接到虚拟存储器单元的虚拟字线的电压，虚拟存储器单元可具有所需阈值电压。
图5是示出如图1所示的存储器单元阵列110中所包括的存储块BLK1、BLK2至BLKz之一的示例性实施方式(存储块BLKc)的电路图。
参照图5，存储块BLKc可包括多个单元串CS1至CSm。多个单元串CS1至CSm可分别联接到多条位线BL1至BLm。单元串CS1至CSm中的每一个可包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST中的每一个和存储器单元MC1至MCn中的每一个可具有彼此相似的结构。根据示例性实施方式，选择晶体管SST和DST和存储器单元MC1至MCn中的每一个可包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。根据示例性实施方式，用于提供沟道层的柱可设置在各个单元串中。根据示例性实施方式，用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱可设置到各个单元串。
各个单元串的源极选择晶体管SST可联接在公共源极线CSL与第一存储器单元MC1至第n存储器单元MCn之间。
各个单元串的第一存储器单元MC1至第n存储器单元MCn可联接在源极选择晶体管SST与漏极选择晶体管DST之间。
各个单元串的漏极选择晶体管DST可联接在对应位线与存储器单元MC1至MCn之间。
联接到同一字线的存储器单元可形成单个页。当漏极选择线DSL被选择时，单元串CS1至CSm可被选择。当字线WL1至WLn之一被选择时，可从所选单元串选择一个页。
根据另一示例性实施方式，偶数位线和奇数位线可代替第一位线BL1至第m位线BLm。单元串CS1至CSm中的偶数单元串可分别联接到偶数位线，其中的奇数单元串可分别联接到奇数位线。
如上所述，联接到一条字线的存储器单元可被称为“物理页”。在图5的示例中，包括在存储块BLKc中的存储器单元当中的联接在多条字线WL1至WLn之一上的“m”个存储器单元可构成单个物理页。
如图2至图4所示，存储器单元阵列1100可具有三维结构。另选地，如图5所示，存储器单元阵列110可具有二维结构。
图6是示出根据本公开的示例性实施方式的页缓冲器131的示意图。
在读或编程验证操作期间，可通过位线BL感测存储在存储器单元中的数据或存储器单元的阈值电压。页缓冲器131可包括存储感测结果的位线感测锁存器(BSLAT)1314。另外，位线感测锁存器1314可用于确定在编程执行操作期间要施加到位线BL的编程允许电压或编程禁止电压。
页缓冲器131可包括在编程操作期间存储外部输入的编程数据的多个数据锁存器(1311、1312和1313)。例如，如图6所示的示例性实施方式，页缓冲器131可存储3比特数据。数据锁存器(LAT1)1311可存储最高有效比特(MSB)。数据锁存器(LAT2)1312可存储中央有效比特(CSB)。数据锁存器(LAT3)1313可存储最低有效比特(LSB)。数据锁存器1311、1312和1313可维持所存储的编程数据，直至存储器单元被完全编程为止。
另外，高速缓存锁存器(CSLAT)1315可在读操作期间从位线感测锁存器1314接收从存储器单元读取的数据并通过数据输出线Data_out将读取的数据输出到页缓冲器131的外部。
页缓冲器131可包括控制位线BL、位线感测锁存器1314、数据锁存器1311、1312和1313和高速缓存锁存器1315之间的连接的位线连接晶体管1316。位线连接晶体管1316可由位线连接信号PB_SENSE控制。例如，当从存储器单元读取数据时，位线连接晶体管1316可导通以将位线BL和位线感测锁存器1314彼此连接。另外，当存储在位线感测锁存器1314中的数据被传送至高速缓存锁存器1315时，位线连接晶体管1316可截止。
在存储器单元的编程操作的验证处理中，指示联接到对应位线BL的存储器单元的阈值电压是否大于与目标状态对应的验证电压的值可被存储在位线感测锁存器1314中。例如，当联接到位线BL的存储器单元的阈值电压小于与目标状态对应的验证电压时，值“0”可被存储在位线感测锁存器1314中。在值“0”被存储在位线感测锁存器1314中的同时，如果施加编程脉冲，则编程允许电压可被施加到位线BL。
随着编程处理进行，当联接到位线BL的存储器单元的阈值电压大于与目标状态对应的验证电压时，值“1”可被存储在位线感测锁存器1314中。当值“1”被存储在位线感测锁存器1314中时，位线感测锁存器1314的值可在后续编程循环中维持在“1”。当施加编程脉冲时，编程禁止电压可被施加到位线BL。由于可能不需要增加与擦除状态E对应的存储器单元的阈值电压，所以从编程开始，联接到与擦除状态E对应的存储器单元的页缓冲器131的位线感测锁存器1314可具有值“1”。
因此，联接到页缓冲器131的位线BL的存储器单元是否被编程为目标编程状态可由位线感测锁存器1314的值标识。电流感测电路160可基于存储在位线感测锁存器1314中的值来执行电流感测操作。因此，电流感测电路160可确定与预定目标编程状态对应的验证操作是否已完成或者与所有编程状态对应的验证操作是否已完成。
图7是根据本公开的示例性实施方式的包括多个平面的半导体存储器装置100的框图。
图7中示出半导体存储器装置100的存储器单元阵列110的许多平面当中的第一平面111和第二平面112。尽管图7中仅示出两个平面111和112，但根据示例性实施方式的半导体存储器装置100的存储器单元阵列110可被配置为包括三个或更多个平面。
第一平面111和第二平面112中的每一个可包括多个存储块。第一平面111和第二平面112可通过位线BL分别联接到第一页缓冲器组135和第二页缓冲器组136。第一页缓冲器组135可联接到第一电流感测电路161。第二页缓冲器组136可联接到第二电流感测电路162。第一页缓冲器组135和第二页缓冲器组136可构成图1所示的读写电路130。
当存储器单元阵列110包括两个平面时，半导体存储器装置100可同时对两个平面中的存储块执行编程操作。即，可同时对包括在第一平面111中的存储块BLK_ia和包括在第二平面112中的存储块BLK_ib执行编程操作。
在对存储块BLK_ia和BLK_ib执行编程操作的同时，第一电流感测电路161可输出通过信号PASS或失败信号FAIL以便对存储块BLK_ia中的存储器单元执行验证操作。基于通过基准电流生成的基准电压与从第一页缓冲器组135中的页缓冲器接收的第一感测电压VPB1的比较来生成通过信号PASS或失败信号FAIL。类似地，第二电流感测电路162可输出通过信号PASS或失败信号FAIL以便对存储块BLK_ib中的存储器单元执行验证操作。基于通过基准电流生成的基准电压与从第二页缓冲器组136中所包括的页缓冲器接收的第二感测电压VPB2的比较来生成通过信号PASS或失败信号FAIL。
在对具有多个平面的半导体存储器装置100执行编程操作时，除非针对包括在例如第一平面111中的存储器单元的目标编程状态的验证操作完成，否则针对下一目标编程状态的验证操作可能不执行。在这种情况下，即使对包括在第二平面112中的存储器单元完成编程验证时，也可能不针对下一目标编程状态执行验证操作。这可能导致不必要的编程脉冲被连续地施加到第二平面112的存储器单元，从而导致扰动。
根据本公开的示例性实施方式，当满足预定条件时，在半导体存储器装置100中执行对所有目标编程状态的验证操作(而非对单独的编程状态执行验证操作)。因此，这样，即使编程由于多个平面之一中存在慢单元而未能正确地执行时，仍可执行确定可能正常的另一平面的通过或失败的验证操作。当通过验证操作对正常平面确定通过状态时，则对应正常平面的字线被浮置，以使得不会有附加编程脉冲施加到正常平面。因此，这防止由于施加不必要的编程脉冲而发生的扰动。
图8是示出三级单元(TLC)的目标编程状态的曲线图。
参照图8，三级单元(TLC)通常具有八个阈值电压状态。在三级单元(TLC)的这八个阈值电压状态当中，存在擦除状态E和七个目标编程状态，即，第一至第七目标编程状态P1、P2至P7。存在与擦除状态E和第一至第七目标编程状态P1、P2至P7对应的比特代码。各种比特代码可被指派给八个编程状态，即，擦除状态E和第一至第七编程状态P1、P2至P7。
三级单元(TLC)的八个阈值电压状态可基于第一至第七读电压R1、R2至R7来划分。另外，第一至第七验证电压VR1、VR2至VR7可用于确定与编程操作的各个目标编程状态对应的存储器单元是否被完全编程。
例如，第二验证电压VR2可被施加到字线以验证所选物理页中的存储器单元当中与第二目标编程状态P2对应的存储器单元(如图8中看到的)。与第二目标编程状态P2对应的存储器单元可通过图6的数据锁存器1311、1312和1313来区分。例如，当“101”是与第二目标编程状态对应的比特代码时，要编程为第二目标编程状态P2的存储器单元是与具有分别存储有值“1”、“0”和“1”的数据锁存器1311、1312和1313的页缓冲器131联接的存储器单元。在可编程为第二目标编程状态P2的存储器单元当中，还未编程为第二目标编程状态P2的存储器单元是联接到具有值“0”的位线感测锁存器1314的存储器单元，并且已完全编程为第二目标编程状态P2的存储器单元是联接到具有值“1”的位线感测锁存器1314的存储器单元。
通过将第二验证电压VR2施加到字线并执行位线(BL)感测来确定存储器单元的阈值电压，当存储器单元的阈值电压小于第二验证电压VR2时位线感测锁存器1314的值可维持在“0”。当存储器单元的阈值电压大于第二验证电压VR2时，位线感测锁存器1314则可具有值“1”。当位线感测锁存器1314的值为“1”时，编程禁止电压可被施加到联接到对应存储器单元的位线BL。因此，即使当编程脉冲被施加到字线时，对应存储器单元的阈值电压将不再增加。
因此，根据示例性实施方式，响应于第二验证电压VR2而改变位线感测锁存器1314的值的操作可对要编程为第二目标编程状态P2的各个存储器单元单独地执行。确定要编程为第二目标编程状态P2的存储器单元是否确实被完全编程(验证通过/失败确定)可由图1的电流感测电路160或图7的第一电流感测电路161和第二电流感测电路162执行。
如图1所示，根据本公开的示例性实施方式，电流感测电路160可执行确定验证通过还是失败的操作。验证通过或失败通过将(1)基准电压与(2)感测电压VPB进行比较来确定，所述基准电压基于与要编程为第二目标编程状态P2的存储器单元的数量对应的基准电流，所述感测电压VPB基于与要编程为第二目标编程状态P2的存储器单元当中具有大于第二验证电压VR2的阈值电压的存储器单元的数量对应的感测电流。换言之，电流感测电路160可通过将基准电压与感测电压VPB进行比较来确定针对第二目标编程状态P2的验证通过或失败，所述感测电压VPB由要编程为第二目标编程状态P2的存储器单元当中的联接到存储值“1”的位线感测锁存器BSLAT的存储器单元的数量确定。
在图7的示例中，第一电流感测电路161可通过将基准电压与第一感测电压VPB1进行比较来确定验证通过还是失败，所述基准电压与存储块BLK_ia的所选物理页中所包括的存储器单元当中要编程为第二目标编程状态P2的存储器单元的数量对应，所述第一感测电压VPB1与要编程为第二目标编程状态P2的存储器单元当中具有大于第二验证电压VR2的阈值电压的存储器单元的数量对应。第二电流感测电路162可通过将基准电压与第二感测电压VPB2进行比较来确定验证通过还是失败，所述基准电压与存储块BLK_ib的所选物理页中所包括的存储器单元当中要编程为第二目标编程状态P2的存储器单元的数量对应，所述第二感测电压VPB2与要编程为第二目标编程状态P2的存储器单元当中具有大于第二验证电压VR2的阈值电压的存储器单元的数量对应。
如上所述，电流感测电路可针对预定目标编程状态(例如，P2)确定验证通过/失败。以下，贯穿本公开，针对多个目标编程状态当中的预定目标编程状态确定验证通过/失败的操作被称为“单状态CSC操作”。在单状态CSC操作中，可确定要编程为预定目标编程状态的存储器单元是否被完全编程。
相比之下，针对所有目标编程状态P1至P7确定验证通过/失败的操作被称为“全状态CSC操作”。在全状态CSC操作中，可通过将与所选物理页中所包括的存储器单元的数量对应的基准电压与所选物理页中所包括的存储器单元当中完全编程的存储器单元的数量进行比较来确定完整编程操作是否完成。换言之，在全状态CSC操作中，电流感测电路160可通过将基准电压与感测电压VPB进行比较来确定针对第二目标编程状态P2的验证通过或失败，所述感测电压VPB由所选物理页中所包括的所有存储器单元当中联接到存储值“1”的位线感测锁存器BSLAT的存储器单元的数量确定。
图8出于例示性目的示出三级单元的目标编程状态。根据本公开的示例性实施方式的半导体存储器装置中所包括的多个存储器单元可以是多级单元(MLC)。在另一示例性实施方式中，半导体存储器装置中所包括的多个存储器单元可以是四级单元。
图9A和图9B是示出基于单状态CSC操作的编程操作的图。
参照图9A和图9B，可同时对第一平面和第二平面执行编程操作。图9A和图9B所示的编程操作可包括总共19个编程循环。更具体地，图9A示出对第一平面和第二平面执行的第一至第十编程循环，图9B示出对第一平面和第二平面执行的第十一至第十九编程循环。在图9A中，对第一平面和第二平面的编程操作可进行直至点A1和A2，在图9B中，对第一平面和第二平面的编程操作可从点A1和A2进行。
第一编程脉冲VP1可在第一编程循环中被施加到所选字线。第一验证电压VR1可被施加到所选字线以用于验证操作。由于作为第一编程循环的结果，不太可能存在编程为第二目标编程状态P2或更大编程状态的存储器单元，所以在第一编程循环中可仅施加第一验证电压VR1。在施加第一验证电压VR1之后，与要编程为第一目标编程状态P1的存储器单元当中具有大于第一验证电压VR1的阈值电压的存储器单元联接的页缓冲器的位线感测锁存器1314的值可改变为“1”。与要编程为第一目标编程状态P1的存储器单元当中具有低于第一验证电压VR1的阈值电压的存储器单元联接的页缓冲器的位线感测锁存器1314的值可维持在“1”。
在施加第一验证电压VR1之后，可执行针对第一目标编程状态P1的单状态CSC操作。由于要编程为第一目标编程状态P1的存储器单元中的仅一些可被完全编程，所以第一编程循环中的单状态CSC操作在第一平面和第二平面二者中可失败(CSC1-Fail)。
随后，可执行第二编程循环。第二编程脉冲VP2可被施加到所选字线，并且第一验证电压VR1和第二验证电压VR2可被施加到所选字线。当施加第一验证电压VR1和第二验证电压VR2时，与要编程为第一目标编程状态P1和第二目标编程状态P2的存储器单元当中完全编程的存储器单元联接的页缓冲器的位线感测锁存器1314的值可改变为“1”。与编程为第一目标编程状态P1和第二目标编程状态P2的存储器单元当中未完全编程的存储器单元联接的页缓冲器的位线感测锁存器1314的值可维持在“0”。
各个编程循环中施加的验证电压可适当地选择。例如，尽管在图9A和图9B的示例性实施方式中，第二验证电压VR2可在第二编程循环中开始施加，但第二验证电压VR2可从第一编程循环开始施加，或者第二验证电压VR2可从第三编程循环开始施加。
针对第一目标编程状态P1的单状态CSC操作可在第二编程循环中再次执行。在图9A和图9B的示例性实施方式中，针对第一目标编程状态P1的编程操作即使在第二编程循环中也可能未完成。因此，第二编程循环中的单状态CSC操作可在第一平面和第二平面二者中失败(CSC1-Fail)。
随后，可执行第三编程循环。第三编程脉冲VP3可被施加到所选字线并且第一验证电压VR1至第三验证电压VR3可被施加到所选字线。当第一验证电压VR1至第三验证电压VR3被施加时，与要编程为第一目标编程状态P1至第三目标编程状态P3的存储器单元当中完全编程的存储器单元联接的页缓冲器的位线感测锁存器1314的值可改变为“1”。与编程为第一目标编程状态P1至第三目标编程状态P3的存储器单元当中未完全编程的存储器单元联接的页缓冲器的位线感测锁存器1314的值可维持在“0”。
针对第一目标编程状态P1的单状态CSC操作可在第三编程循环中再次执行。在图9A和图9B的示例性实施方式中，针对第一目标编程状态P1的第一平面和第二平面上的编程操作可在第三编程循环中完成。因此，单状态CSC操作可在第一平面和第二平面二者中通过(CSC1-Pass)。
随后，可执行第四编程循环。第四编程脉冲VP4可被施加到所选字线并且第二验证电压VR2至第四验证电压VR4可被施加到所选字线。由于针对第一目标编程状态P1的单状态CSC操作已通过，所以可能不施加第一验证电压VR1。当第二验证电压VR2至第四验证电压VR4被施加时，与要编程为第二目标编程状态P2至第四目标编程状态P4的存储器单元当中完全编程的存储器单元联接的页缓冲器的位线感测锁存器1314的值可改变为“1”。与编程为第二目标编程状态P2至第四目标编程状态P4的存储器单元当中未完全编程的存储器单元联接的页缓冲器的位线感测锁存器1314的值可维持在“0”。
由于在第三编程循环中针对第一目标编程状态P1的单状态CSC操作已通过，所以可在第四编程循环中执行针对第二目标编程状态P2的单状态CSC操作。在图9A和图9B的示例性实施方式中，针对第二目标编程状态P2的编程操作在第四编程循环中可能未完成。因此，第四编程循环中的单状态CSC操作可在第一平面和第二平面二者中失败(CSC2-Fail)。
随后，在第五编程循环中，针对第二目标编程状态P2的单状态CSC操作可通过(CSC2_Pass)。上述编程循环可重复。将省略第六至第十四编程循环的重复说明。
在第十五编程循环中，针对第六目标编程状态P6的第一平面上的单状态CSC操作可失败(CSC6_Fail)。另一方面，针对第六目标编程状态P6的第二平面上的单状态CSC操作可通过(CSC6_Pass)。当第一平面包括更多慢单元时，可发生这种通过/失败不一致。当第一平面的存储器单元当中与第六目标编程状态P6对应的存储器单元中的一些是慢单元时，可重复针对第六目标编程状态P6的单状态CSC操作。在图9A和图9B的示例性实施方式中，针对第六目标编程状态P6的第一平面上的单状态CSC操作可重复直至第十八编程循环。因此，在第二平面中，针对第六目标编程状态P6的第二平面上的单状态CSC操作可通过，并且针对第七目标编程状态P7的单状态CSC操作可能不执行。因此，在针对第六目标编程状态P6的第一平面上的单状态CSC操作已通过之后，可执行第十九编程循环中针对第七目标编程状态P7的单状态CSC操作。
包括在第二平面中的存储器单元的编程操作可在第十七或第十八编程循环中完成。然而，由于未执行针对第七目标编程状态的单状态CSC操作，所以可能未检查出编程操作是否还未完成。因此，当对包括慢单元的第一平面重复地执行针对预定目标编程状态(例如，P6)的单状态CSC操作时，尽管第二平面已被完全编程，但由于无法检查出编程完成，所以不必要的编程脉冲可被施加到字线。
依据根据本发明的示例性实施方式的半导体存储器装置及其操作方法，当满足预定条件时，可执行针对所有目标编程状态的验证操作，而非针对单独的目标编程状态的验证操作。例如，当编程循环已进行预定临界次数时，或者当针对预定目标编程状态的验证完成时，可执行全状态CSC操作，而非单状态CSC操作。因此，即使当由于多个平面之一中的慢单元而没有正常地执行编程时，也可检查另一正常平面的验证通过还是失败。当检查出正常平面的验证通过时，对应平面的字线可被浮置以不施加附加编程脉冲。因此，可防止当施加不必要的编程脉冲时可发生的扰动。
图10是示出根据本公开的示例性实施方式的控制逻辑140a的框图。
参照图10，根据本公开的示例性实施方式的控制逻辑140a可包括编程脉冲计数器141和感测模式控制器143。编程脉冲计数器141可对在编程操作期间施加到所选字线的编程脉冲进行计数以更新编程脉冲计数值N_PGM。换言之，每当执行编程循环时，可更新编程脉冲计数值N_PGM。这样，可确定所执行的编程循环次数。编程脉冲计数器141可将编程脉冲计数值N_PGM传送至感测模式控制器143。感测模式控制器143可基于编程脉冲计数值N_PGM来生成电流感测模式信号CSC_MD。更具体地，感测模式控制器143可将所接收的编程脉冲计数值N_PGM与预定临界计数值进行比较以生成电流感测模式信号CSC_MD。感测模式控制器143可包括诸如存储临界计数值的寄存器的存储单元。
当编程脉冲计数值N_PGM小于临界计数值时，感测模式控制器143可生成用于执行单状态CSC操作的电流感测模式信号CSC_MD并将其传送至电流感测电路160。当编程脉冲计数值N_PGM大于或等于临界计数值时，感测模式控制器143可生成用于执行全状态CSC操作的电流感测模式信号CSC_MD并将其传送至电流感测电路160。
所生成的电流感测模式信号CSC_MD可被传送至电流感测电路160。更具体地，电流感测模式信号CSC_MD可被传送至图7所示的电流感测电路161和162。电流感测电路161和162可基于电流感测模式信号CSC_MD来执行单状态CSC操作或全状态CSC操作。
图11是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图。
参照图11，半导体存储器装置的操作方法可包括：将编程脉冲施加到所选字线并更新编程脉冲计数值N_PGM(S110)；基于编程脉冲计数值N_PGM来确定电流感测模式(S130)；基于所确定的电流感测模式来执行编程验证操作(S150)；以及确定编程验证是否完成(S170)。半导体存储器装置的方法还可包括：当编程验证未完成时增加编程脉冲值(S190)。
在步骤S110，编程脉冲可被施加到所选字线以执行编程操作，以增加与施加有编程允许电压的位线联接的存储器单元的阈值电压。在施加编程脉冲之后，可更新编程脉冲计数值N_PGM。这将由图10的编程脉冲计数器141执行。
在步骤S130，可基于更新的编程脉冲计数值来确定执行单状态CSC操作还是全状态CSC操作。在步骤S150，电流感测电路可基于所确定的电流感测模式来执行编程验证操作。换言之，根据步骤S130的确定结果，电流感测电路可执行单状态CSC操作和全状态CSC操作中的至少一个。
在步骤S170，可确定完整编程操作是否已完成。换言之，在步骤S170，可确定针对第一目标编程状态P1至第七目标编程状态P7的完整编程操作是否已完成。在作为步骤S170的确定结果的编程验证完成之后，完整编程操作可终止。
图11所示的步骤S110、S130、S150和S170可构成单个编程循环。当作为步骤S170的确定结果，编程验证未完成时，在步骤S190增加编程脉冲值之后，可执行后续编程循环。
图12是示出图11所示的半导体存储器装置的操作方法的详细流程图。图12的步骤S110、S170和S190可与图11相同。因此，将省略重复说明。
在步骤S131，当新的编程循环开始时，更新的脉冲计数值可与临界计数值进行比较。临界计数值可根据实验或仿真适当地确定。在步骤S133，可确定编程脉冲计数值是否大于或等于临界计数值。
当编程脉冲计数值小于临界计数值时，可执行针对单独的目标编程状态的电流感测操作(S151)。换言之，可在步骤S151执行单状态CSC操作。
当编程脉冲计数值大于或等于临界计数值时，可执行对所有目标编程状态的电流感测操作(S153)。换言之，可在步骤S153执行全状态CSC操作。
在执行对单独的目标编程状态的电流感测操作或对所有目标编程状态的电流感测操作之后，可确定编程验证是否完成(S170)。
图13A和图13B是示出根据图12所示的示例性实施方式的编程操作的图。在图13A中，第一平面和第二平面上的编程操作可进行直至点B1和B2，在图13B中，第一平面和第二平面上的编程操作可从点B1和B2开始。
在图13A和图13B的示例性实施方式中，在图12的步骤S131考虑的临界计数值可为“15”。因此，当编程脉冲计数值为1至14时，控制逻辑140a可控制电流感测电路161和162执行单状态CSC操作。将省略与参照图9A和图9B所述相同的第一至第十四编程循环的操作的详细描述。
在第十五编程循环中，编程脉冲VP15和验证电压VR6和VR7可被施加到第一平面和第二平面的所选字线。由于更新的编程脉冲计数值为15并且临界计数值也为15，所以处理流程可进行到图12中的步骤S153，以针对所有目标编程状态执行电流感测操作。由于第一平面和第二平面上的完整编程操作在第十五编程循环中未完成，所以全状态CSC操作可失败(ALL CSC-Fail)。
在第十六编程循环中，编程脉冲VP16和验证电压VR6和VR7可被施加到第一平面和第二平面的所选字线。由于更新的编程脉冲计数值为16并且临界计数值为15，所以处理流程可进行到图12中的步骤S153，以对所有目标编程状态执行电流感测操作。由于第一平面和第二平面上的完整编程操作在第十六编程循环中未完成，所以全状态CSC操作可失败(ALL CSC-Fail)。
在第十七编程循环中，编程脉冲VP17和验证电压VR6和VR7可被施加到第一平面和第二平面的所选字线。由于更新的编程脉冲计数值为17并且临界计数值为15，所以可执行对所有目标编程状态的电流感测操作。由于对第一平面的完整编程操作在第十七编程循环中未完成，所以全状态CSC操作可失败(ALL CSC-Fail)。由于第一平面包括更多慢单元，所以在第十八编程循环和第十九编程循环中全状态CSC操作可失败。
由于第二平面上的完整编程操作在第十七编程循环中未完成，所以全状态CSC操作可失败(ALL CSC-Fail)。当第二平面上的完整编程操作完成时，第二平面上的局部字线可被浮置。因此，即使当执行后续编程循环时，编程脉冲也可能不施加到第二平面的所选字线。
参照图13A和图13B，根据半导体存储器装置及其操作方法，可通过在编程循环执行预定次数之后执行针对所有目标编程状态的电流感测操作来执行验证处理。因此，即使当更多慢单元分布在预定平面中并且对应平面上的编程循环被重复时，可确定编程操作完成的平面是否被完全编程。因此，可通过使局部字线浮置来防止当不必要的编程脉冲被施加到完全编程的平面的局部字线时发生的扰动现象。
图14是示出图12所示的半导体存储器装置100的操作方法的详细流程图。首先，在步骤S210，编程脉冲可被施加到所选字线并且编程脉冲计数值可更新。在步骤S220，编程脉冲计数值可与临界计数值进行比较。当编程脉冲计数值小于临界计数值时，可执行针对第i目标编程状态的电流感测操作(S231)。换言之，在步骤S231，可执行针对第i目标编程状态的单状态CSC操作。在编程操作的开始，即，在第一编程循环中，值i可为1(一个)。
在步骤S233，可确定针对第i目标编程状态的编程验证通过/失败。当在步骤S233确定验证失败时，可增加编程脉冲值(S239)。处理流程然后可进行到步骤S210，以使得可执行后续编程循环。然而，单状态CSC操作的目标编程状态的索引值(即，值i)可能不改变。
当在步骤S233确定验证通过时，可确定第i目标编程状态是不是最终目标编程状态(S235)。当第i目标编程状态被确定为最终目标编程状态时，由于完整编程验证通过，所以编程操作可终止。另一方面，当第i目标编程状态不是最终目标编程状态时，处理流程可进行到步骤S237以增加值i。因此，在后续编程循环中，可执行针对下一目标编程状态的单状态CSC操作。在步骤S237之后，处理流程可进行到步骤S239以增加编程脉冲值，并且后续编程循环可被重复。
作为步骤S220的确定结果，当编程脉冲计数值大于或等于临界计数值时，可执行针对所有目标编程状态的电流感测操作(即，全状态CSC操作)(S251)。在步骤S253，可确定是否存在完全编程的平面。当不存在完全编程的平面时，可增加编程脉冲值(S259)并且可执行后续编程循环。
作为步骤S253的确定结果，当存在完全编程的平面时，完全编程的平面的局部字线可被浮置(S255)。由于第二平面在图13B的第十七编程循环中被完全编程，所以第二平面的局部字线可被浮置。
随后，在步骤S257，可确定所有平面是否被完全编程(S257)。当所有平面被完全编程时，编程操作可终止。当存在未完全编程的平面时，可增加编程脉冲值(S259)并且可执行后续编程循环。参照图13A、图13B和图14，参照图13A和图13B描述的编程操作可根据图14的流程图来执行。
参照图13A和图13B，第九编程循环中针对第四目标编程状态P4的单状态CSC操作可通过。例如，当与第五目标编程状态P5至第七目标编程状态P7对应的比特代码具有相同的LSB数据时(即，当与第五目标编程状态P5至第七目标编程状态P7对应的比特代码具有不同的CSB和MSB数据时)，在后续编程操作(即，与第五目标编程状态P5至第七目标编程状态P7对应的存储器单元的编程操作)中可能不需要如图6所示存储LSB数据的数据锁存器1313的数据。因此，与下一物理页对应的LSB数据可预先存储在数据锁存器1313中。在上述示例中，当与第四目标编程状态P4对应的单状态CSC操作通过时，下一页的LSB数据可被输入到页缓冲器的数据锁存器1313。
按照相同的方式，当与第六目标编程状态P6和第七目标编程状态P7对应的比特代码具有相同的LSB数据和CSB数据(即，当与第六目标编程状态P6和第七目标编程状态P7对应的比特代码具有不同的MSB数据时)，如果与第五目标编程状态P5对应的单状态CSC操作完成，则可能不需要在后续编程操作中存储在数据锁存器1312中的CSB数据。在图13A和图13B的示例性实施方式中，可在执行第十一编程循环之后输入下一物理页的CSB数据。
在上述示例性实施方式中，当与第六目标编程状态P6对应的单状态CSC操作完成时，在后续编程操作中可能不需要存储在数据锁存器1311中的MSB数据。然而，如图13A和图13B所示，当在针对第六目标编程状态P6的单状态CSC操作通过之前操作切换到全状态CSC操作时，可能未识别出第六目标编程状态P6是否被完全编程。因此，下一物理页的MSB数据可能未预先输入。
因此，根据本公开的示例性实施方式，当编程循环执行的次数达到预定临界计数值时，针对所有目标编程状态的电流感测操作和针对单独的目标编程状态的电流感测操作可并行执行。因此，当预定平面中存在慢单元时，可确定另一平面是否被完全编程。另外，通过检查单状态CSC操作是否通过，下一页的LSB数据、CSB数据和MSB数据可被预先输入到页缓冲器131的数据锁存器1311、1312和1313。该示例性实施方式将在下面参照图15以及图16A和图16B描述。
图15是示出根据本公开的示例性实施方式的半导体存储器装置100的操作方法的流程图。图15的步骤(S310、S331、S333、S351、S353、S370和S390)可与图12的步骤(S110、S131、S133、S151、S153、S170和S190)基本上相同。然而，在图13A和图13B中，作为步骤S133的确定结果，当编程脉冲计数值大于或等于临界计数值时，可仅执行针对所有目标编程状态的电流感测操作。另一方面，当在步骤S333确定编程脉冲计数值大于或等于临界计数值时，可首先执行对所有目标编程状态的电流感测操作，然后可执行针对单独的目标编程状态的电流感测操作。
根据图15的示例性实施方式，当编程脉冲计数值小于阈值计数值时，可仅执行单状态CSC操作(S351)。另一方面，当编程脉冲计数值大于或等于临界计数值时，可执行全状态CSC操作S353和单状态CSC操作S351二者。
图16A和图16B是示出根据图15所示的示例性实施方式的编程操作的图。在图16A中，第一平面和第二平面上的编程操作可进行直至点C1和C2，在图16B中，第一平面和第二平面上的编程操作可从点C1和C2进行。
在图16A和图16B的示例性实施方式中，在图15的步骤S331考虑的临界计数值可为“15”。
因此，当编程脉冲计数值为1至14时，控制逻辑140a可控制电流感测电路161和162执行单状态CSC操作。与参照图9A、图9B、图13A和图13B所述相同的第一至第十四编程循环的操作的重复说明将被省略。
在第十五编程循环中，编程脉冲VP15和验证电压VR6和VR7可被施加到第一平面和第二平面的所选字线。由于更新的编程脉冲计数值为15并且临界计数值也为15，所以处理流程可进行到图12中的步骤S353，以执行针对所有目标编程状态的电流感测操作以及对单独的目标编程状态的电流感测操作。由于第一平面和第二平面上的完整编程操作在第十五编程循环中未完成，所以全状态CSC操作可失败(ALL CSC-Fail)。
在第十七编程循环中，针对第二平面的编程验证可完成以使局部字线浮置。
针对第六目标编程状态P6的单状态CSC操作可在第十八编程循环中通过。因此，可在执行第十八编程循环之后输入下一页的MBS数据。
参照图13A、图13B、图16A和图16B，由于在图13A和图13B的情况下从第十五编程循环仅执行全状态CSC操作，所以下一页的MBS数据可能未输入，而在图16A和图16B的情况下可执行全状态CSC操作和单状态CSC操作二者，并且可在针对第六目标编程状态P6的单状态CSC操作通过之后输入下一页的MBS数据。
图17是示出根据本公开的另一示例性实施方式的控制逻辑140b的框图。
参照图17，根据本公开的示例性实施方式的控制逻辑140b可包括编程进度存储单元142和感测模式控制单元144。编程进度存储单元142可基于完成的编程状态来生成正在执行验证的目标编程状态的索引值PSI。例如，当确定第一目标编程状态P1至第七目标编程状态P7当中的第一目标编程状态P1至第三目标编程状态P3的验证通过时，正在执行验证的目标编程状态P4的索引值PSI可为四。感测模式控制单元144可基于所接收的索引值PSI来生成电流感测模式信号CSC_MD。更具体地，感测模式控制单元144可将所接收的索引值PSI与预定临界计数值进行比较以生成电流感测模式控制信号CSC_MD。感测模式控制单元144可包括诸如存储临界计数值的寄存器的存储单元。
当索引值PSI小于临界计数值时，感测模式控制单元144可生成用于执行单状态CSC操作的电流感测模式信号CSC_MD并将其传送至电流感测电路。当索引值PSI大于或等于临界计数值时，感测模式控制单元144可生成用于执行全状态CSC操作的电流感测模式信号CSC_MD并将其传送至电流感测电路160。
图18是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图。
参照图18，半导体存储器装置的操作方法可包括：将编程脉冲施加到所选字线(S410)；基于编程进度来确定电流感测模式(S430)；基于所确定的电流感测模式来执行编程验证操作(S450)；以及确定编程验证是否完成(S470)。半导体存储器装置的操作方法还可包括：当编程验证未完成时增加编程脉冲值(S490)。
在步骤S410，编程脉冲可被施加到所选字线以执行编程操作，以增加与施加有编程允许电压的位线联接的存储器单元的阈值电压。
在步骤S430，可基于当前编程进度来确定执行单状态CSC操作还是全状态CSC操作。在步骤S450，电流感测电路可基于所确定的电流感测模式来执行编程验证操作。换言之，根据步骤S430的确定结果，电流感测电路可执行单状态CSC操作和全状态CSC操作中的至少一个。
在步骤S470，可确定完整编程操作是否已完成。换言之，在步骤S470，可确定针对第一目标编程状态P1至第七目标编程状态P7的完整编程操作是否已完成。在作为步骤S470的确定结果，编程验证完成之后，编程操作可结束。
图19是示出图18所示的半导体存储器装置100的操作方法的详细流程图。图19的步骤S410、S470和S490可与图11的那些相同。因此，将省略其详细描述。
在步骤S431，正在执行验证的目标编程状态的索引值PSI可与临界索引值进行比较。临界索引值可根据实验或仿真来适当地确定。在步骤S433，可确定当前目标编程状态的索引值PSI是否大于或等于临界索引值。
当当前目标编程状态的索引值PSI小于临界索引值时，可执行针对单独的目标编程状态的电流感测操作(S451)。换言之，可在步骤S451执行单状态CSC操作。
当当前目标编程状态的索引值PSI大于或等于临界索引值时，可执行针对所有目标编程状态的电流感测操作(S453)。换言之，可在步骤S453执行全状态CSC操作。
在执行对单独的目标编程状态的电流感测操作或对所有目标编程状态的电流感测操作之后，可确定编程验证是否完成(S470)。
图20A和图20B是示出根据图12所示的示例性实施方式的编程操作的图。在图20A中，第一平面和第二平面上的编程操作可进行直至点D1和D2，在图20B中，第一平面和第二平面上的编程操作可从点D1和D2进行。
在图20A和图20B的示例性实施方式中，在图19的步骤S431考虑的临界索引值可为“6”。
因此，当正在执行验证的目标编程状态是第一状态P1至第五状态P5时，控制逻辑140b可控制电流感测电路161和162执行单状态CSC操作。与参照图9A和图9B所述相同的第一至第十一编程循环的操作的重复说明将被省略。
针对第五目标编程状态P5的单状态CSC操作可在第十一编程循环中通过。因此，针对第六目标编程状态P6的验证可从第十二编程循环开始。因此，由于当第十二编程循环开始时索引值PSI为六并且临界索引值也为六，所以针对所有目标编程状态的电流感测操作可从第十二编程循环执行。
参照图20A和图20B，根据半导体存储器装置及其操作方法，可通过在针对预定状态(例如，P6)的验证开始之后执行针对所有目标编程状态的电流感测操作来执行验证处理。因此，即使由于更多慢单元分布于预定平面中，对应平面上的编程循环被重复时，也可确定编程操作完成的平面是否被完全编程。因此，可通过使局部字线浮置来防止当不必要的编程脉冲被施加到完全编程的平面的局部字线时发生的扰动现象。
图21是示出图19所示的半导体存储器装置100的操作方法的详细流程图。首先，正在执行编程验证的目标编程状态的索引值PSI可被设定为一。在步骤S510，编程脉冲可被施加到所选字线。在步骤S520，当前执行验证的目标编程状态的索引值PSI可与临界索引值进行比较。当正在执行验证的当前目标编程状态的索引值PSI小于临界索引值时，可执行针对正执行验证的单独的目标编程状态的电流感测操作(S531)。换言之，在步骤S531，可执行针对第PSI目标编程状态的单状态CSC操作。
在步骤S533，可确定针对第PSI目标编程状态的编程验证通过/失败。当在步骤S533确定验证失败时，可增加编程脉冲值(S539)。处理流程然后可进行到步骤S510，并且可执行后续编程循环。然而，单状态CSC操作的目标编程状态(即，PSI值)可能未改变。
当在步骤S533确定验证通过时，索引值PSI可增加一(S537)，并且处理流程可进行到步骤S539以增加编程脉冲值。可执行后续编程循环。
作为步骤S520的确定结果，当当前执行验证的目标编程状态的索引值PSI大于或等于临界索引值时，可执行针对所有目标编程状态的电流感测操作(即，全状态CSC操作)(S551)。在步骤S553，可确定是否存在完全编程的平面。当不存在完全编程的平面时，可增加编程脉冲值(S559)并且可执行后续编程循环。
作为步骤S553的确定结果，当存在完全编程的平面时，完全编程的平面的局部字线可被浮置(S555)。
随后，在步骤S557，可确定所有平面是否被完全编程(S557)。当所有平面被完全编程时，编程操作可终止。当存在未完全编程的平面时，可增加编程脉冲值(S559)并且可执行后续编程循环。参照图20A、图20B和图21，参照图20A和图20B描述的编程操作可根据图21的流程图来执行。
图22是示出根据本公开的示例性实施方式的半导体存储器装置的操作方法的流程图。图22的步骤(S610、S631、S633、S651、S653、S670和S690)可与图19的步骤(S410、S431、S433、S451、S453、S470和S490)基本上相同。然而，作为图19的确定结果，当当前目标编程状态的索引值PSI大于或等于临界索引值时，可仅执行针对所有目标编程状态的电流感测操作。另一方面，作为步骤S633的确定结果，当当前目标编程状态的索引值PSI大于或等于临界索引值时，可首先执行针对所有目标编程状态的电流感测操作，然后可执行针对单独的目标编程状态的电流感测操作。
根据图22所示的示例性实施方式，当正在执行验证的目标编程状态的索引值PSI小于临界索引值时，可仅执行单状态CSC操作(S651)。然而，当当前目标编程状态的索引值PSI大于或等于临界索引值时，可执行全状态CSC操作(S653)和单独的目标编程状态(S651)二者。
图23A和图23B是示出根据图22所示的示例性实施方式的编程操作的图。在图23A中，第一平面和第二平面上的编程操作可进行直至点E1和E2，在图23B中，第一平面和第二平面上的编程操作可从点E1和E2进行。
在图23A和图23B的示例性实施方式中，在图22的步骤S631考虑的临界索引值是“6”。
因此，在针对第一目标编程状态P1至第五目标编程状态P5执行验证的第一至第十一编程循环期间，控制逻辑140b可控制电流感测电路161和162执行单状态CSC操作。
在第十二编程循环中，由于正在执行验证的目标编程状态是第六目标编程状态P6，所以索引值PSI可为六。因此，在图22中，处理流程可进行到步骤S653，以使得可执行针对所有目标编程状态的电流感测操作和针对单独的目标编程状态的电流感测操作。在第十三编程循环和后续编程循环中，可执行针对所有编程状态的电流感测操作和针对单独的目标编程状态的电流感测操作。
在第十七编程循环中，针对第二平面的编程验证可完成以使局部字线浮置。
针对第六目标编程状态P6的单状态CSC操作可在第十八编程循环中通过。因此，可在执行第十八编程循环之后输入下一页的MBS数据。
参照图20A、图20B、图23A和图23B，由于在图20A和图20B的情况下仅从第十二编程循环执行全状态CSC操作，所以可能未输入下一页的MBS数据，而在图23A和图23B的情况下可执行全状态CSC操作和单状态CSC操作二者，以使得可在针对第六目标编程状态P6的单状态CSC操作通过之后输入下一页的MBS数据。
图24是示出包括图1的半导体存储器装置100的存储器系统1000的示例性实施方式(1000)的框图。
如图24所示，存储器系统1000可包括半导体存储器装置100和控制器1100。半导体存储器装置100可以是参照图1描述的半导体存储器装置100。以下，将省略重复的说明。
控制器1100可联接到主机和半导体存储器装置100。控制器1100可被配置为应主机的请求访问半导体存储器装置100。例如，控制器1100可控制半导体存储器装置100的读操作、编程操作、擦除操作和/或后台操作。控制器1100可被配置为提供半导体存储器装置100与主机之间的接口。控制器1100可被配置为驱动用于控制半导体存储器装置100的固件。
控制器1100可包括随机存取存储器(RAM)1110、处理单元1120、主机接口1130、存储器接口1140和纠错块1150。RAM 1110可用作处理单元1120的操作存储器、半导体存储器装置100与主机之间的高速缓存存储器以及半导体存储器装置100与主机之间的缓冲存储器中的至少一个。处理单元1120可控制控制器1100的一般操作。另外，控制器1100可暂时地存储在写操作期间从主机提供的编程数据。
主机接口1130可与主机进行接口以在主机与控制器1100之间执行数据交换。例如，控制器1100可通过包括通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议、集成驱动电子器件(IDE)协议、私有协议或其组合的各种接口协议来与主机通信。
存储器接口1140可与半导体存储器装置100进行接口。例如，存储器接口包括NAND接口或NOR接口。
纠错块1150可使用纠错码(ECC)来检测并纠正从半导体存储器装置100接收的数据中的错误。处理单元1120可根据纠错块1150的错误检测结果来控制半导体存储器装置100控制读电压并执行重读。根据示例性实施方式，纠错块1150可作为控制器1100的组件之一来提供。
控制器1100和半导体存储器装置100可被集成在单个半导体装置中。在示例性实施方式中，控制器1100和半导体存储器装置100可被集成到一个半导体装置中，以构成存储卡。例如，控制器1100和半导体存储器装置100可被集成到一个半导体装置中，以构成诸如PC卡(个人计算机存储卡国际协会(PCMCIA))、紧凑闪存(CF)卡、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)的存储卡。
控制器1100和半导体存储器装置100可被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可包括被配置为在半导体存储器中存储数据的存储装置。当存储器系统1000用作半导体驱动器(SSD)时，联接到存储器系统2000的主机的操作速度可显著增加。
在另一示例中，存储器系统1000可作为诸如计算机、超级移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑匣子、数字相机、3维电视、数字音频记录仪、数字音频播放器、数字照片播放器、数字照片记录仪、数字视频记录仪、能够在无线环境中发送/接收信息的装置、形成家庭网络的各种电子装置之一、形成计算机网络的各种电子装置之一、形成车联网的各种电子装置之一、RFID装置或形成计算系统的各种元件之一等的电子装置的各种元件之一来提供。
在示例性实施方式中，半导体存储器装置100或存储器系统1000可被嵌入在各种形式的封装中。例如，半导体存储器装置100或存储器系统1000可被嵌入在诸如堆叠式封装(PoP)、球格阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插封装(PDIP)、华夫晶片封装、晶圆形式晶片、板载芯片(COB)、陶瓷双列直插封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形集成电路(SOIC)、收缩型小外形封装(SSOP)、薄小外形封装(TSOP)、薄四方扁平封装(TQFP)、系统封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理层叠封装(WSP)等的封装中。
图25是示出图24所示的存储器系统1100的应用示例(2000)的框图。
参照图25，存储器系统2000可包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可包括多个半导体存储器芯片。这多个半导体存储器芯片可被分成多个组。
在图25中，示出多个组通过第一通道CH1至第k通道CHk来与控制器2200通信。各个半导体存储器芯片可按照与上面参照图1描述的半导体存储器装置100基本上相同的方式来配置和操作。
各个组可被配置为通过单个公共通道来与控制器2200通信。控制器2200可按照与参照图24描述的控制器1100基本上相同的方式来配置，并且被配置为通过多个第一通道CH1至第k通道CHk来控制半导体存储器装置2100的多个存储器芯片。
图26是示出包括参照图25描述的存储器系统2000的计算系统3000的框图。
计算系统3000可包括中央处理单元3100、随机存取存储器(RAM)3200、用户接口3300、电源3400、系统总线3500和存储器系统2000。
存储器系统2000可通过系统总线3500电联接到CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供的数据或由中央处理单元3100处理的数据可被存储在存储器系统2000中。
图26示出半导体存储器装置2100通过控制器2200联接到系统总线3500。然而，半导体存储器装置2100可直接联接到系统总线3500。控制器2200的功能可由中央处理单元3100和RAM 3200执行。
图26示出提供上面参照图25描述的存储器系统2000。然而，存储器系统2000可被上面参照图24描述的存储器系统1000代替。根据示例性实施方式，计算系统3000可包括上面参照图24和图25描述的存储器系统1000和2000二者。
本公开的示例性实施方式提供了一种具有改进的可靠性的半导体存储器装置的操作方法。
本公开的另一示例性实施方式提供了一种具有改进的可靠性的半导体存储器装置。
在上述示例性实施方式中，所有步骤可选择性地执行或跳过。另外，各个示例性实施方式中的步骤可能不总是以常规顺序执行。此外，本说明书和附图中所公开的示例性实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而非旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，可基于本公开的技术范围进行各种修改。对于本领域技术人员而言将显而易见的是，在不脱离本发明的精神或范围的情况下，可对本发明的上述示例性实施方式进行各种修改。因此，本发明旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
尽管出于例示性目的公开了本公开的示例性实施方式，但本领域技术人员将理解，可进行各种修改、添加和替换。因此，本发明旨在涵盖所有这些修改，只要其落入所附权利要求及其等同物的范围内即可。
相关申请的交叉引用
本申请要求2018年12月24日提交于韩国知识产权局的韩国专利申请号10-2018-0168700的优先权，其完整公开通过引用并入本文。

Claims (18)

1.一种操作半导体存储器装置的方法，该方法包括以下步骤：
将编程脉冲施加到所选字线并且更新编程脉冲计数值；
基于所述编程脉冲计数值来确定电流感测模式；以及
基于所述电流感测模式来执行编程验证操作，
其中，确定所述电流感测模式的步骤包括：确定单状态电流感测操作和全状态电流感测操作之一，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败。
2.根据权利要求1所述的方法，其中，确定所述电流感测模式的步骤包括：将所述编程脉冲计数值与预定临界计数值进行比较。
3.根据权利要求2所述的方法，其中，当所述编程脉冲计数值大于所述预定临界计数值时，执行所述编程验证操作的步骤包括执行所述全状态电流感测操作。
4.根据权利要求3所述的方法，其中，执行所述编程验证操作的步骤还包括：在执行所述全状态电流感测操作之后，执行所述单状态电流感测操作。
5.根据权利要求4所述的方法，该方法还包括以下步骤：当作为执行所述全状态电流感测操作的结果，存在完全编程的平面时，将所述完全编程的平面的局部字线浮置。
6.根据权利要求2所述的方法，其中，当所述编程脉冲计数值小于所述临界计数值时，执行所述编程验证操作的步骤包括执行所述单状态电流感测操作。
7.一种操作半导体存储器装置的方法，该方法包括以下步骤：
将编程脉冲施加到所选字线并且更新编程脉冲计数值；
基于编程进度来确定电流感测模式；以及
基于所述电流感测模式来执行编程验证操作，
其中，确定所述电流感测模式的步骤包括：确定单状态电流感测操作和全状态电流感测操作之一，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败。
8.根据权利要求7所述的方法，其中，确定所述电流感测模式的步骤包括：将预定临界索引值与指示当前执行验证的目标编程状态的索引值进行比较。
9.根据权利要求8所述的方法，其中，执行所述编程验证操作的步骤包括：当所述索引值大于所述预定临界索引值时，执行所述全状态电流感测操作。
10.根据权利要求9所述的方法，其中，执行所述编程验证操作的步骤还包括：在执行所述全状态电流感测操作之后，执行所述单状态电流感测操作。
11.根据权利要求10所述的方法，该方法还包括以下步骤：当作为执行所述全状态电流感测操作的结果存在完全编程的平面时，将所述完全编程的平面的局部字线浮置。
12.根据权利要求8所述的方法，其中，执行所述编程验证操作的步骤包括：当所述索引值小于所述预定临界索引值时，执行所述单状态电流感测操作。
13.一种半导体存储器装置，该半导体存储器装置包括：
存储器单元阵列，该存储器单元阵列包括多个存储器单元；
电流感测电路，该电流感测电路基于对所述多个存储器单元当中的所选存储器单元的编程验证结果来生成通过信号或失败信号；以及
控制逻辑，该控制逻辑接收所述通过信号或所述失败信号并且控制所述电流感测电路的操作，
其中，所述控制逻辑控制所述电流感测电路执行全状态电流感测操作和单状态电流感测操作之一，所述全状态电流感测操作用于针对所有目标编程状态确定验证通过还是失败，所述单状态电流感测操作用于针对一个目标编程状态确定验证通过还是失败。
14.根据权利要求13所述的半导体存储器装置，其中，所述控制逻辑包括：
编程脉冲计数器，该编程脉冲计数器对在编程操作期间编程脉冲被施加到与所述所选存储器单元联接的目标字线的次数进行计数；以及
感测模式控制器，该感测模式控制器基于由所述编程脉冲计数器计数的编程脉冲计数值来生成用于确定所述电流感测电路的感测模式的电流感测控制信号。
15.根据权利要求14所述的半导体存储器装置，其中，所述感测模式控制器将所述编程脉冲计数值与预定临界计数值进行比较并且生成所述电流感测控制信号，以用于当所述编程脉冲计数值小于所述预定临界计数值时控制所述电流感测电路针对一个目标编程状态执行电流感测操作，并且用于当所述编程脉冲计数值大于所述预定临界计数值时控制所述电流感测电路针对所有目标编程状态执行电流感测操作。
16.根据权利要求13所述的半导体存储器装置，其中，所述控制逻辑包括：
编程进度存储单元，该编程进度存储单元在编程操作期间生成当前执行验证的目标编程状态的索引值；以及
感测模式控制单元，该感测模式控制单元基于所述索引值来生成用于确定所述电流感测电路的感测模式的电流感测控制信号。
17.根据权利要求16所述的半导体存储器装置，其中，所述感测模式控制单元将所述索引值与预定临界索引值进行比较并且生成所述电流感测控制信号，以用于当所述索引值小于所述预定临界索引值时控制所述电流感测电路针对一个目标编程状态执行电流感测操作，并且用于当所述索引值大于所述预定临界索引值时控制所述电流感测电路针对所有目标编程状态执行电流感测操作。
18.根据权利要求13所述的半导体存储器装置，其中，所述存储器单元阵列包括多个平面，并且
当所述多个平面当中存在针对所有目标编程状态的编程操作完成的平面时，所述控制逻辑被配置为将与针对所有编程状态的所述编程操作完成的所述平面联接的局部字线浮置。
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