TW395090B - Digital circuit - Google Patents

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經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（I ) 發明背畏 本發明有朗一種數位電路，且較待別地有關一種數位 電路其中電源供應之雜訊的效醮被降低。 其中利用反相器，電阻器及電容器而使用充電/放電 時間來獲得隨惹之延遲信號之延遲電路傑廣泛地利用於 數位電路中。 如第7圖中所示，習知之延遲電路包含：一反相器 101，具有一 P通道電晶體3及一 η通道電晶體4; 一 反相器102,具有一 ρ通道電晶體5及一 η通道電晶體 6; —電阻器7,連接於反相器101之輸出端舆反相器1〇2 之輪入端之間；一電容器8,插置於接地與電阻器7之 一端之間；一輸入端1,連接於反相器101之閘極；以及 一输出端2,用於取出反相器102之輸出信號。 電阻器7及電容器8建構一集成電路103,此外，ρ 通道電晶體3及5之源極像連接於一電源供應VDL)，而 η通道電晶體4及6二者偽接地。 熟知地，顯示於输入端1之输入信號Vin偽反相且由 反相器101輪出，該反相及輸出之信號由集成電路103所 集成，而其波形被平滑化，該波形俗藉輪入修飾之倍號 於反相器102而再成形，反相器102顯示該輪出端2以一 具有相同相位於輸入信號Vin之输出信號Vout,其偽相 對於输入倍號以td來延S。 現將參照第8圖中所示之信號波形圖來詳細描述第7 圖中所示之延遲電路之作業。 (請先閲讀背面之注意事項再填寫本頁) 该- 訂 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（> ) 餒設第8b圏中之時間tO處之输入倍號傜於接地準位， 於此例中，P通道電晶體3像導通（on),且集成電路103 换由電源經P通道電晶體3來充霣，基於此因，集成電 路103之输出端9之信號VI呈電源供應電壓Vdd(0),如 第8c圖中所示。因而，η通道電晶體6開啓而输出信號 Vout到逹接地準位，如第8d圖中所示。 當輸入信號Vin接箸在第8b圜中所示之時間tl處自接 地準位升高至電源供應電壓Vdd(0)時，P通道電晶體3 關閉而η通道電晶體4開啓，基於此因，累積在電容器 8上之電荷經由電阻器7及η通道電晶體4而排放於接 地。假設η通道電晶醴4之”導通（on) ”電阻相對於電阻 器7之電阻R而言傜十分低且因而可予以忽略，可取得 下列之計算。 Vl = Vdd(0) ♦ exp ( - t / C R ).....(1) 其中C偽雷容器8之電容，而t偽時間。 若悔設反相器102之臨限值係Vdd(0)/2,則用以改變 输出倍號Vout自接地準位至電源供應電KVdd(O)所需之 時間td可利用方程式1來計算，且若Vl=Vdd(0>/2時 可利用下一方程式2。 td= CR · Xn2 ..... (2) 特別地，反相器102執行反相而輪出信號呈電源供應電 KVdd(O),如第8d圖中所示；當延遲時間td在時間tl之 後經過時，則倍號VI從電源供謳電KVdd(O)降低至 Vdd(0)/2,如第8c圖中所示。 -4 - — 111·:,--^---------訂------ • /s\. . (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標隼局員工消費合作社印製 A7 B7五、發明説明（々） 同樣地，输出倍號Vout以根據方程式2所計算之延遅 時間td而落後在赖入倍號Vin之後，且如第8b圖中所示 當输入信號在時間t2處從電源供應電壓Vdd (02)降落至接 地準位，刖输出倍號會減少至如第8d圖中所示，因此， 可利用方程式2來計算以取得第7圔中所示之延遲電路 中所箱延遲時間td之CR值。 現將以一實例其中雜訊僳重叠於一電源上，來説明一 延《電路之作業。 現讓我們假設持缠若干奈秒至數十奈秒之火花式雜訊 在第8a圖中之時間t3處重疊在電源之上。由於集成電路 103之時間常數傜極大於該火花式雜訊之期間，故集成 電路103並不會堪應於該火花式雜訊，而信號VI保持電 源供窸Vdd未改變於時間t3之上，如第8c圔中之所不〇 另一方面，p通道電晶體及η通道電晶體之源極係分 別地連接於電獠及接地，而反相器102具有一高響應速 率，馨匾於該火花式雜訊且允許臨限值以一快的步伐一 起隨著電源供鼴電壓中之改變而改變。 所以，一旦電源供應電壓在第8a圆中之時間t4處到達 2Vdd(0)時，反相器102之臨限值在時間t4處到達Vdd(0> ，而欲作為反相器102之高準位之電源供應電壓Vdd(0) 呈低準位，因此，反相器102输出一相對應於電源供應 霣應之高準位而取代了输出所企望之接地準位，因而發 生不正常。 -5 - (請先閲讀背面之注意事項再填寫本頁) 装. 訂 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印裝 A7 B7五、發明説明（4 ) 因為上述習知之延遲電路僳使得其容量確定延瀝 時間之單一霄棰或連接於接地準位或連接於霉源供應準 位，故由CR所確定之時間常數成比例於火花式雜訊而缓 慢地改變該由電容器及電阻器所组成之集成電路之输出 信號。 另一方面，因為反相器之臨限值像瞬間地改變，故當雜 訊重叠在電源上之時，與該集成電路之輪出所顯示之反 相器之臨限值會快速地增加。 基於眈因，習用技術之缺黠係，由集成電路所输出之 霄IS及欲作為反相器之高準位呈一低準位，且該延遅電 路之输出瞬時地跟随電源供應電®而升高至高準位，而 導致不正常。 一般地，根據此等在電源供應電壓中之改變不僅會發生 在延遲電路中而且會發生在數位電路中。 發瞄槪沭 本發明之目的在於提供一種數位式電路其像接地及連 接於一電源而當雜訊重叠時不會發生不正常。 本發明之另一目的在於提供一種延遲電路其中可設定 所要之延«時間而不會增加該布局之表面面積。 有箱於此，根據本發明之數位式轚路包含··一波形修 飾電路，用以變化所輸人之脈波信號之上升及下降；一 開醑，用以當所修飾之波形之電壓超過相蘭於電源供慝 電壓之臨限值時連接一電源與一輪出端；以及一霣壓控 制霉路，用以根據該電源之電醱中之改變來變化上述波 -6 - (請先聞讀背面之注意事項再填寫本頁} 尊

、1T νΛ IT · 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明（ ) 1 1 形 修 m 轚 路 之 输 出 電 壓 Ο 為 了 再 成 形 一 波 形 9 一 输 入 信 1 號 與 該 電 源 供 應 電 壓 相 bh 較 作 為 參 考 值 且 該 输 入 信 號 與 1 電 源 供 m 電 壓 根 據 該 比 較 結 果 而 開 賭 9 若 雜 訊 於 此 時 被 請 1 先 1 施 加 於 電 源 供 應 η 壓 刖 fcb 較 之 參 考 值 會 改 變 t 而 施 加 聞 | 讀· 不 需 要 之 m 波 信 號 或 消 除 —- 所 需 之 脈 波 信 號 〇 相 對 地 背 ή 之 Ί 9 霄6控制電路會根據當含 於 電 源 供 應 電 S 中 之 雜 訊 被 注 意 I 施 加 於 波 形 修 飾 電 路 之 输 出 的 參 考 值 中 之 改 變 而 改 變 波 事 項 再 1 1 形 修 飾 電 路 之 输 出 〇 所 以 9 當 输 入 倍 與 電 源 供 應 電 填I 寫1 本 m 相 比 較 作 為 —‘ 參 考 值 以 便 再 成 形 —- 波 形 時 » 並 不 會 發 頁 I I 生 不 正 常 0 1 1 具 有 一 集 成 電 路 之 延 羥 電 路 可 使 用 作 此 一 數 位 式 電 路 1 1 9 根 據 本 發 明 之 該 延 遅 電 路 偽 種 用 於 延 遅 所 輪 入 之 脈 1 訂 波 信 號 之 延 遲 電 路 9 包 括 —- 電 阻 器 9 用 以 接 收 —~* m 波 1 信 號 一 第 一 電 容 器 串 聯 連 接 於 此 電 阻 器 一 第 二 電 1 l 阻 器 » 其 中 一 端 係 並 聯 連 接 於 該 第 一 電 容 器 而 另 一 端 刖 1 1 連 接 於 相 對 鼴 上 述 脈 波 信 號 之 高 準 位 的 電 源 供 應 電 壓 1 1 以 及 一 開 商 • 具 有 —* 输 出 端 其 % 連 接 於 該 第 一 電 容 器 輿 X 1 上 述 第 二 電 容 器 之 連 接 黏 Ο 1 1 於 此 例 中 9 當 接 收 白 上 述 連 接 點 之 倍 號 超 過 — 預 定 之 廉 限 值 時 該 開 蘭 連 接 上 述 電 源 於 該 输 出 端 9 且 當 接 收 1 白 上 述 連 接 點 之 信 號 下 降 於 該 預 定 之 臨 限 值 之 下 時 » 連 1 1 J 1 接 上 述 連 接 點 至 該 输 出 端 〇 於 此 例 中 9 採 用 一 電 容 器 作 為 上 述 電 壓 控 制 電 路 9 因 1 I 此 参 該電源供應罨匾之雜訊可施加到RC電路 -7 - (集成霄路） 1 1 1 1 1 1 本紙張尺度適用中國國家梯準（CNS ) A4規格（210 X297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（知） 之輪出且予以输出。因為該開鼷之®限值仍以電源供匾 霄壓中之改變來變化，故當罨源供應電壓之雜訊施加於 該集成電路之输出時由於第二電容器之存在，使输入信 號輿參考值中之同時變化防止了不正常之發生。此外， 因為該安排僅涉及連接該等電容器與電源，故布局之表 面面積並不會增加。當該開關傜由CMOS(互補型金颶氣化 物半導體）組成時，該産品適合於使用為一半導體積體 電路。 此外，該集成電路之時間常數偽由該等電容器之電容 所決定，該延遲時間刖由此時間常數及由該開闋之臨限 值來決定。為了設定該等電容器之電容以助於指定一持 定之延遅時間，可取先前由一單一習知電容所實現之電 容量作為上述第一與第二電容器之電容之總和。換言之 ，該等電容之结和偽設定使得，當與一 CMOS電晶體之臨 限值同時確定之一集成電路之時間常數僳以一單一電容 器來實現時，該總和傺等於所取得之電容。 諸比例傜選取來使得其中常數a為1或大於1之該開 鼷的臨限值被設定為"電源供應電颸/a”之值，而該第一 電容器舆上述第二電容器之電容比例刖設定為” a-1”之 值。因此，該集成電路之输出舆該開鼸之臨限值彼此相 等。例如，若該臨限值像電源供應電壓之一半時，則該 第一與第二電容器之霍容量彼此相等。 另一特性像，其中確定延遲時間之霉容器偽僅接地之 習知數位式電路被改變為一種安排其中該電容器被畫分 一 8 一 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（夕） 為複數之電容器而並未改變總電容值，而其餘電容器則 連接於一霣源，造成延遲時間等於習知延醒霉路之延羥 時間且防止發生不正常即使當雜訊重叠於接地及電源上 之時，而並不會增加該布局之表面面積。 圖式簡簞說明 第1画傜一方塊圏，描繪本發明之一實施例之結構； 第2匾傺一電路圖，描繪根據本發明之集成電路及延 理電路之結構； 第3團傜一電路画，描繪根據本發明之數位式電路之 結構； 第4a至4d圖傜信號波形圖，描繪該延遲電路之作業； 第5a及5b圖偽該集成電路之等效電路圖； 第6圖傜一園式，描飨其中反相器10 2之臨限值及集 成罨路104之输出電鼷根據電源供應電壓之方式； 第7圖傜一電路圖，描繪一習知之數位式電路；以及 第8a至8d圖你信號波形圖，描繪該習知數位式電路之 作業。 »住富掄例詳細锐明 現將參照諸圖式來説明本發明之諸實施例。描繪於第 1圔中之數位式電路包含：一波形修飾電路，用以變化 一輪入之脈波倍號之上升及下降；一開關，用以當該修 飾之波形的電壓超過相對於該電源供醮電K之臨限值時 達接一轚頻舆一输出端，及用以當未超過該臨限值時斷 接上述霄源與該输出端；以及一電壓控制電路，用以根 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（^ ) 摊該霉源之電壓中之改變來變化上脈波形修飾電路之输 出電壓。由電壓控制電路施加變化之電源供慝電壓至波 形修飾霣路之输出會防止不正常發生，即使當該開籣之 臨限儐根據該電源供應霍壓之變化而變化時。 較佳地，將使用一連接於上述電源線與上述波形修飾 電路之輸線之電容器作為電壓控制電路，而提供於該電 容器之電荷之容量則建構一相對於上述開籣之臨限值與 電源供應電壓之比例的預定容量。待別地，此電容器之 電容傺以臨限值對電源供應電壓之比例中之改變而受化。 第2圖偽一電路匾，描繪根據本發明之集成電路及延 «電路之結構。該集成電路10 4包含：一電阻器7 ,用以 接收一脈波信號；一第一電容器（C2)ll,串聯連接於此 霉阻器7;以及一第二電容器（C>10,其中一端並聯連接 於該第一電容器11而另一端則連接於相對慝上述脈波倍 號之高準位的電源供應電壓Vdd,如第2圖中所示。配 置有第二電容器10之集成電路的輪出V2偽輸出於當産生 於電源Vdd中之雜訊成分被施加之時。基於此因，當開 鬭與電源供應電S同時地自該集成電路104向下游地執 行時，會吸收雜訊成分及避免不正常。特別地，該輸入 電壓根據當霄源供應電壓與該輸入電壓像由一比較器比 較時或當一反相器或一非（NOT)電路偽由一藉該電源供 應霣鼷之比例所確定之一所指定之臨限值所激活時之參 考轚壓中之變化而變化。因此，會避免不良之開蘭。 於第2團中所示之集成II路104中，一延趣電路傑藉 -10- -L— (請先閱讀背面之注意事項再填寫本頁) 京·

、1T -kA ___ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印裝 A7 B7五、發明説明（今） 連接一由電源供應電壓之比例所確定之一所指定之睡限 儐所激活之開醑102所形成，此開鼷具有一输出端其偽 連接於該第一電容器11與上述第二電容器10之連接點。 此外.該閬朗102於當接收自上述連接黏之信號超遇一 預定之臨限值時連接上述電源於該输出點，而於當接收 自上述連接黏之信號降落至該預定之臨限值之下方時自 該输出端斷接上述電源。於一實施例中，此開籣102傺 由一反相器或一由一指定之臨限值所激活之非（HOT)電 路所組成。由該非（NOT)電路101所反相之信號像由集電 路104所集成。當該集成電路104之输出電壓舆該指定之 臨限值相交時，開鼷102會激活，因而該脈波信號會由 韉應於該集成電路之時間常數之延涯時間所延遯。 第3圖傜一電路匾，描獪本發明一實施例，反相器101 及102,輸入端1 ,及輪出端2之結構傷相同於第7圈中 所描繪之習知之延遅電路。 集成電路10 4包含：一電阻器7及電容器10舆11;電 容器10與11之共用連接點你連接於該集成電路104之輪 出端12;以及電容器10舆11之另外電極則接地及連接於 窜源。 根據本實施例之延羥電路之作業在基本上係相同於第 8麵中所描繪之習知延運電路之作業。待別地，輸入於 輸入端1之输入信號Vi η係反相且由反相器101所輸出，該 反相及輪出信號傜由集成電路104來集成，且其波形披 平滑化，該波形偽藉输入此倍號至反相器102所整形。 -11- (請先.W讀背面之注意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS )八4規格（210Χ297公釐） 經濟部中央標準局貝工消費合作社印製 A7 B7五、發明説明（、。） 反相器102顯示輪出绱2以一具有相同於输入倍號Vin之 相位之输出倍號Vout，其像由相對於輪入信號td之時間 來延《。 現在參照第4圖中所描繪之倍號波形圖來詳細描繪第 3圔中所示之延«電路之作業。 若現在假設输入信號Vin在第4b圖中之時間t0處傺於 接地準位，P通道電晶體3係導通，而集成電路104傺 由電源經由〇通道電晶體3來充電。基於此因，集成電 路104之输出端12之信號V2呈一電源供應電壓Vdd(0), 如第4c圖中所示。因此，η通道電晶體6像開啓，而输 出信號Vout到達接地準位，如第4d圔中所示。此處，SW 傺反相器101之等效表示。 當输入信號Vin接著在第4b圖中所示之時間tl處自接 地準位升高至電源供應電壓Vdd(0)時，p通道電晶體3 圃閉而η通道電晶體4開啓。基於此因，累積於電容器 10上之電荷俗經由電阻器7及η通道電晶體4來抹放。 於此過程中，累積於電容器11上之電荷則同時排放。 假設η通道電晶體4之"導通”雷阻相對於電阻器7之 電阻R傜十分地低且因而可予以忽略，則該集成電路104 之時間常數可根據第5b圖中所描繪之集成電路104之等 效電路圔來計算之。 於第5b匾中，可取得下列方程式： (請先閲讀背面乏注意事項再填寫本頁) 装- 、π i 1 = i 2 M3 ........(3) VI +V2 = Vdd ........(4) -12- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（*，） V2 = R · i3 (5) i 1 = Cl · (dVl/dt) ........(6) i 2 = C2 · (dV2/dt) ........(7) 其中il及i2分別地傜流經電容器10及11之電流；VI及V2 分別地偽霣容器10及11之電壓；Vdd僳電源供應電壓； 而i3則為流經霣阻器7之電流。 下一方程式可藉衍生該集成電路.104之输出電壓V2自 方程式3至7而取得。 V2 = Vdd · exp (-t/CR ♦ (C1 + C2))).....(8) 此外，輪出霉壓改變自接地準位至電源供應電壓Vdd(0) 所需之時間td ’可利用下一方程式來計算，其僳相類似 於方程式2。 td ' = (C1+C2) R · in2 .......(9) 其中Vdd(0)/2傜反相器102之臨限值。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 同樣地，如第4d國中所示，當输入信號Vin在第4b圈 中所示之時間t2處自電源供慝轚壓Vdd(0)下降至接地準 位時，蝓出信號Vout會降低且以利用方程式9所計算之 延«時間td落後於输入信號Vin之後。因此，可利用方 程式9來計算所需之（C1 + C2)R以取得第3圖中所示之延 β霣路所酹之延羥時間td。 同時可從方程式9顯示出時間常數偽由電容器10及11之 霣容C1及C2來確定，因此，可達成相同於習知之延》電 路之延邂值td之延*值td'而不會增加«I由劃分電容器8 之霣容C之諸霣容器之表面積，其中該時間常數像由第 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X 297公釐）

Claims (1)

1. 經濟部中夬標準局貝工消费合作社印裝 A8 B8 C8 D8六、申請專利範圍 1. 一種數位式電路，包含： 一波形修飾竃路，用以變化所输入之脈波信號之上 升及下降； 一開關，用以當所修飾之波形的電壓超過相對於電 源供應電壓之睡限值時建接一轚源與一輸出端，及當 並未超過該臨限值時斷接該電源與該輪出端；以及 一霄壓控制電路，用以根據該電源之電壓中之改變 來變化該波形修飾電路之输出電壓。 2. 如申請專利範圍第1項之數位式電路，其中該電壓控 制霣路包含達接於該波形修餘電路之一輪出線及連接 於一霣源供應線之諸霄容器。 3. 如申_專利範圍第2項之數位式電路，其中累稹於該等 罨容器上之霉荷之容量表示一相對於該臨限值與該開 闋之電源供應電壓之比例的預定容量。 4. 一種集成電路，用以根據一預定之時間常數來修飾所 输入之脈波倍號之上升及下降，包含： 一霣阻器，用以接收一脈波倍號； 一第一霣容器，串聯連接於該轚阻器；以及 一第二霉容器，其中一端像並聯連接於該第一電容 器，而另一端則連接於相對匾該脈波倍號之高準位的 電源供應霉S。 5. —種延邂霄路，用以延遲所输入之脈波倍號，包含： 一霣阻器，用以接收一脈波信號； 一第一霣容器，串聯連接於該電阻器； -16- (請先閲讀背面之注意事項再填寫本I ) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）