KR100291259B1 - 디지탈회로 - Google Patents

Abstract

다음의 구성은 노이즈가 접지 또는 전원에 중첩되는 경우 레이아웃의 표면적을 증가없이 또는 오동작을 일으키지 않고 소망하는 지연 시간을 제공할 목적으로 채택된다. 특정한 구성으로, 입력된 펄스 신호의 상승 및 하강을 변화시키는 파형 변환 회로와, 상기 변환된 파형의 전압이 전원 전압과 관련된 임계값 이상인 경우 전원과 출력 단자를 접속하는 스위치와, 전원 전압의 변화에 따라 상술한 파형 변환 회로의 출력 전압을 변화시키는 전압 제어 회로를 포함한다. 파형을 정형화하기 위하여, 입력 신호는 기준 전압에 따라 전원 전압과 비교되고, 입력 신호 및 전원 전압은 상기 비교 결과에 따라 스위치된다. 이 때, 노이즈가 전원 전압에 공급되는 경우, 비교 기준이 변경되기 때문에, 불필요한 펄스 신호를 공급하고, 필요한 펄스 신호를 제거하게 된다. 반대로, 전압 제어 회로는 전원 전압에 포함된 노이즈가 파형 변환 회로의 출력부에 공급되는 경우 기준의 변화에 따라 파형 변환 회로의 출력을 변화시킨다. 따라서, 입력 신호가 파형을 정형화하기 위해 기준값에 따라 전원 전압과 비교되는 경우에는 오동작이 발행하지 않는다.

Description

디지탈 회로

본 발명은 디지탈 회로에 관한 것으로, 특히 전원 노이즈의 영향을 감소시킨 디지탈 회로에 관한 것이다.

디지탈 회로에 있어서, 임의의 신호의 지연 신호를 얻기 위해서 인버터 및 저항과 용량을 이용해 충방전 시간을 이용한 지연 회로가 많이 이용되고 있다.

도 7 에 도시된 바와 같이, 종래의 지연 회로는 p 채널 트랜지스터(3) 및 n 채널 트랜지스터(4)를 갖는 인버터(101)와, p 채널 트랜지스터(5) 및 n 채널 트랜지스터(6)를 갖는 인버터(102), 상기 인버터(101)의 출력단과 상기 인버터(102)의 입력단 사이에 접속된 저항(7)과, 상기 인버터(101)의 게이트와 접속된 입력단(1) 및, 상기 인버터(102)의 출력 신호를 복구하는 출력단(2)을 포함한다.

저항(7) 및 캐패시터(8)는 적분 회로(103)를 구성한다. 또한, p 채널 트랜지스터(3, 5)의 소스는 전원 Vdd 와 접속되고, n 채널 트랜지스터(4, 6)의 소스는 모두 접지와 접속된다.

공지된 바와 같이, 입력단(1)에 나타나는 입력 신호 Vin 은 인버터에 의해 반전 출력된다. 이 반전 출력된 신호는 적분 회로(103)에 의해 적분되고, 그 파형은 평탄하게 된다. 파형은 인버터(102)에 변형된 신호를 입력시켜서 정형화된다. 인버터(102)는 입력 신호와 관련해 td 만큼 지연된 입력 신호 Vin 과 동위상을 갖는 출력 신호 Vout 을 출력 단자(2)에 출력시킨다.

도 7 에 도시된 지연 회로의 동작은 도 8 에 도시된 신호 파형도를 참조하여 상세히 설명된다.

도 8b 에서는 입력 신호 Vin 이 시각 to 에서 접지 레벨에 있다고 가정한다. 이 경우, p 채널 트랜지스터는 온이며, 적분 회로(103)는 p 채널 트랜지스터(3)를 통해 전원에 의해 충전된다. 이 때문에, 적분 회로(103)의 출력단(9)의 신호 v1 은 도 8c 에 도시된 바와 같이 전원 전압 Vdd(0)로 된다. 따라서, 도 8c 에 도시된 바와 같이, n 채널 트랜지스터(6)는 스위치 온되고, 출력 신호 Vout 은 접지 레벨에 도달한다.

다음에, 도 8b 에 도시된 시각 t1 에서 입력 신호 Vin 이 접지 레벨로부터 전원 전압 Vdd(0)까지 상승하면, p 채널 트랜지스터(3)는 스위치 오프되고, n 채널 트랜지스터(4)는 스위치 온된다. 이 때문에, 캐패시터(8)상에 축적된 전하는 저항(7) 및 n 채널 트랜지스터(4)를 통해 접지로 방전된다. 저항(7)의 저항값 R 에 대하여 n 채널 트랜지스터(4)의 ″온″ 저항이 충분히 낮아서 거의 무시할 수 있다고 하면, 다음의 계산이 이루어질 수 있다.

여기서, C 는 캐패시터(8)의 용량이고, t 는 시간이다.

만약, 인버터(102)의 임계값이 Vdd(0)/2 라면, 출력 신호 Vout 을 접지 레벨에서 전원 전압 Vdd(0)까지 변경하기 위해 필요한 시간 td 는 수학식 1 을 이용해 계산될 수 있으며, 수학식 2 는 v1=Vdd(0)/2 인 경우 이용될 수 있다.

특히, 도 8c 에 도시된 바와 같이, 신호 v1 시각 t1 으로부터 지연 시간 td 만큼 경과하여 전원 전압 Vdd(0) 으로부터 Vdd(0)/2 까지 감쇠하면, 인버터(102)는 반전하여 출력 신호 Vout 는 도 8d 에 도시된 바와 같이 전원 전압 Vdd(0) 으로 된다.

마찬가지로, 출력 신호 Vout 는 수학식 2 를 토대로 계산된 지연 시간 td 만큼 입력 신호 Vin 뒤에 처지고, 도 8b 에 도시된 시각 t2 에서 입력 신호 Vin 이 전원 전압 Vdd(0) 으로부터 접지 레벨까지 하강하는 경우 도 8d 에 도시된 바와 같이 감소된다. 따라서, 도 7 에 도시된 지연 회로에서 필요한 지연 시간 td 를 얻기 위해서 CR 값은 수학식 2 를 이용해 계산될 수 있다.

노이즈가 전원에서 중첩되는 경우의 지연 회로의 동작에 대하여 설명한다.

도 8a 의 시각 t3 에서 전원상에 수 나노초(nanoseconds) 내지 수십 나노초의 스파이크 노이즈가 나타난다고 가정한다. 적분 회로(103)의 시정수는 스파이클 노이즈의 시간폭 보다 훨씬 크기 때문에, 적분 회로(103)는 스파이크 노이즈에 응답하지 않으며, 신호 v1 은 도 8c 에 도시된 바와 같이 시각 t3 을 넘어서는 전원 전압 Vdd 가 변경되지 않도록 유지한다.

한편, p 채널 트랜지스터 및 n 채널 트랜지스의 소스는 전원 및 접지와 각각 접속되고, 인버터(102)는 고응답 속도를 갖아서, 스파이크 노이즈에 응답하며, 임계값이 전원 전압의 변화와 더불어 빠른 속도로 변화될 수 있도록 한다.

따라서, 전원 전압이 도 8a의 시각 t4 에서 2Vdd(0)에 도달하면, 인버터(102)의 임계값은 시각 t4 에서 Vdd(0) 에 도달하고, 인버터에 대하여 고레벨로 이용될 목적으로 전원 전압 Vdd(0)이 저레벨로 되면, 인버터(102)는 기대한 접지 레벨을 출력하는 대신에 전원 전압에 대응하는 고레벨을 출력하여 오동작을 일으킨다.

상술한 종래의 지연 회로는 지연 시간을 결정하는 용량의 한 전극을 접지 레벨이나 전원 레벨에 접속시키기 때문에, CR 에 의해 결정되는 시상수는 스파이크 노이즈에 비례하여 캐패시터 및 저항으로 구성된 적분 회로의 출력 신호를 서서히 변화시킨다.

한편, 인버터의 임계값은 순간적으로 변화하기 때문에, 적분 회로의 출력에 나타나는 인버터의 임계값은 노이즈가 전원에 중첩되는 경우에 급속히 증가한다.

이 때문에, 종래의 인버터에서는 인버터에 대하여 고레벨로 이용되는 적분 회로에 의해 출력되는 전압이 저레벨로 되고, 지연 회로의 출력이 전원 전압을 따라 고레벨로 순간적으로 상승하여 오동작을 일으키게 되는 결함이 있다.

전원 전압에서의 이러한 변화에 기인한 오동작은 일반적으로 지연 회로에서 뿐만 아니라 디지탈 회로에서 나타난다.

본 발명의 목적은 접지 및 전원에 접속되어, 노이즈가 중첩되는 경우에 오동작을 방지할 수 있는 디지탈 회로를 제공하는데 있다.

본 발명의 다른 목적은 레이아웃 면적을 증가시키지 않으면서 소망하는 지연 시간이 설정될 수 있는 지연 회로를 제공하는데 있다.

이러한 관점에서, 본 발명에 속하는 디지탈 회로는 입력된 펄스 신호의 상승 및 하강을 변화시키는 파형 변환 회로와, 변형된 파형의 전압이 전원 전압에 관련된 임계값을 넘는 경우에 전원과 출력 단자를 접속하는 스위치와, 전원 전압의 변화에 따라 상술한 파형 변환 회로의 출력 전압을 변화시키는 전압 제어 회로를 포함한다. 파형을 정형화하기 위하여, 입력 신호는 기준 전압에 따라 전원 전압과 비교되고, 입력 신호 및 전원 전압은 상기 비교 결과에 따라 스위치된다. 이 때, 노이즈가 전원 전압에 공급되는 경우, 비교 기준은 변경되어, 불필요한 펄스 신호가 공급되거나, 또는 필요한 펄스 신호가 제거된다. 역으로, 전압 제어 회로는 전원 전압이 파형 변환 회로의 출력에 공급되는 경우, 기준의 변화에 따라서 파형 변환 회로의 출력을 변화시킨다. 따라서, 파형 정형을 위하여 입력 신호가 기준값에 따라 전원 전압과 비교되는 경우에는 오동작이 전혀 일어나지 않는다.

적분 회로를 구비한 지연 회로가 상기 디지탈 회로로서 이용될 수 있다. 본 발명의 지연 회로는 입력된 펄스 신호를 지연하기 위한 지연 회로로서, 펄스 신호를 수신하는 저항과, 상기 저항과 직렬로 접속된 제 1 캐패시터와, 한쪽이 상기 제 1 캐패시터와 병렬로 접속되고, 다른 쪽이 상술한 펄스 신호의 고레벨과 대응하는 전원 전압부와 접속된 제 2 캐패시터와, 상기 제 1 캐패시터와 상기 제 2 캐패시터의 접점과 접속된 출력 단자를 구비한 스위치를 포함한다.

이 경우, 스위치는 상술한 접점으로부터 수신된 신호가 소정의 임계값을 이상인 경우 상기 전원을 출력 단자와 접속하며, 상기 접점으로부터 수신된 신호가 소정의 임계값 이하인 경우 상기 접점과 출력 단자를 접속한다.

이 경우, 캐패시터는 상기 전압 제어 회로로서 채용된다. 따라서, 전원 전압의 노이즈는 RC 회로(적분 회로)의 출력부에 공급되어 출력될 수 있다. 스위치의 임계값은 전원 전압의 변화에 따라 변화하기 때문에, 전원 전압의 노이즈가 제 2 캐패시터의 출현으로 인해 적분 회로의 출력부에 공급되는 경우에 발생하는 오동작을 입력 신호 및 기준값의 동시 변화를 통해 방지할 수 있다. 또한, 레이아웃의 표면적은 회로가 캐패시터와 전원의 접속부만을 포함하기 때문에 증가하지 않는다.

또한, 적분 회로의 시상수는캐패시터의 용량에 의해 결정된다. 지연 시간은 상기 시상수 및 스위치의 임계값에 의해 결정된다. 특정 지연 시간을 할당할 목적으로 캐패시터의 용량값을 설정하기 위하여, 단일한 종래의 용량값에 의해 이전에 실현되는 용량은 상기 제 1 및 제 2 캐패시터의 용량값의 합에 따라 얻어질 수 있다. 즉, 용량값의 합은 CMOS 트랜지스터의 임계값과 연관하여 결정된 적분 회로의 시상수가 단일 캐패시터로 실현될 때 얻어지는 용량값과 동일하도록 설정된다.

시상수 a 가 1인 스위치의 임계값이 값 ″전원 전압/a″ 로 설정되며, 제 1 캐패시터와 상기 제 2 캐패시터의 용량비가 값 ″a-1″ 로 설정되도록 비율이 설정된다. 따라서, 적분 회로의 출력 및 스위치의 임계값은 서로 일치한다. 예를 들면, 제 1 및 제 2 캐패시터의 용량값은 임계값이 반 전원 전압인 경우 서로 일치한다.

다른 특징으로는, 지연 시간을 결정하는 캐패시터가 접지에만 접속된 종래의 디지탈 회로에 있어서 상기 캐패시터가 전체 용량값을 변경하지 않으면서 다수의 캐패시터로 분할되는 배열로 변경되고, 상기 분할된 캐패시터중 일부는 접지에 접속되고, 나머지 캐패시터는 전원에 접속되어, 지연 시간이 종래의 지연 회로의 지연 시간과 동일하기 때문에, 노이즈가 레이아웃의 표면적을 증가시키기 않으면서 접지 및 전원에 중첩되더라도 오동작의 발생을 방지할 수 있다.

도 1 은 본 발명의 일례의 구성을 도시한 블럭도

도 2 는 본 발명의 적분 회로 및 지연 회로의 구성을 도시한 회로도

도 3 은 본 발명의 디지탈 회로의 구성을 도시한 회로도

도 4a 내지 도 4d 는 지연 회로의 동작을 예시한 신호 파형도

도 5a 내지 도 5b 는 적분 회로의 등가 회로도

도 6 은 인버터(102)의 임계값과 적분 회로(104)의 출력 전압이 전원 전압에 의존하는 방식을 도시한 도면

도 7 은 종래의 디지탈 회로를 도시한 회로도

도 8a 내지 도 8d 는 종래의 디지탈 회로의 동작을 예시한 신호 파형도

*도면의 주요부분에 대한 부호의 설명*

10 : 전압 제어 회로 100 : 전원

102 : 스위치 104 : 파형 변환 회로

이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 도 1 에 도시된 디지탈 회로는 입력된 펄스 신호의 상승 및 하강을 변화시키는 파형 변환 회로와, 상기 변형된 파형의 전압이 전원 전압과 관련된 임계값 이상인 경우 전원과 출력 단자를 접속하며, 파형의 전압이 임계값 이하인 경우 상기 전원과 출력 단자를 분리시키는 스위치와, 전원 전압의 변화에 따라 상기 파형 변환 회로의 출력 전압을 변경하는 전압 제어 회로를 포함한다. 변경 전원 전압과 파형 변화 회로의 출력을 전압 제어 회로에 의해 적용함으로써 스위치의 임계값이 전원 전압의 변동에 따라 변화하더라도 오동작이 발생하는 것을 방지할 수 있다.

바람직하다면, 상기 캐패시터는 상기 전원선 및 상기 파형 변환 회로의 출력선에 접속되어 전압 제어 회로로서 이용된다. 캐패시터에 공급되는 전하의 용량은 상기 스위치의 임계값 대 전원 전압의 비율과 관련된 소정의 용량으로 이루어진다. 특히, 상기 캐패시터의 용량값은 임계값 대 전원 전압의 비율의 변화에 따라 변화한다.

도 2 는 본 발명의 적분 회로 및 지연 회로의 구성을 도시한 회로로이다. 적분 회로(104)는 펄스 신호르 수신하는 저항(7)과, 상기 저항(7)과 직렬로 접속된 제 1 캐패시터(C2)(11) 및, 도 2에 도시된 바와 같이 한쪽이 제 1 캐패시터(11)와 병렬로 접속되고, 다른 쪽이 상기 펄스 신호의 고레벨에 대응하는 전원 전압 Vdd 에 접속된 제 2 캐패시터(C1)(10)를 포함한다. 상기 제 2 캐패시터(10)를 구비한 적분 회로의 출력 V2 는 전원 Vdd 에서 발생되는 노이즈 성분이 유입되는 동안 출력된다. 이 때문에, 상기 노이즈 성분이 흡수되며, 적분 회로(104) 아래의 전원 전압과 연관되어 스위칭이 행해지는 경우에 오동작을 피할 수 있게 된다. 특히, 입력 전압은, 전원 전압 및 입력 전압이 비교기에 의해 비교되는 경우, 또는 인버터나 NOT 회로가 전원 전압의 비율에 의해 결정되는 소정의 임계값에 의해 동작하는 경우에 기준 전압의 변동에 따라 변화한다. 따라서, 부적절한 스위칭을 방지할 수 있게 된다.

도 2 에 도시된 적분 회로(104)에 있어서, 지연 회로는 전원 전압의 비율에 의해 결정되는 소정의 임계값에 의해 동작되는 스위치(102)를 접속함으로써 이루어진다. 상기 스위치는 제 1 캐패시터(11)와 상기 제 2 캐패시터(10)의 접점과 접속된 출력 단자를 구비한다. 또한, 스위치(102)는 상기 접점으로부터 수신되는 신호가 소정의 임계값 이상인 경우에는 상기 전원과 출력 단자를 접속하고, 상기 접점으로부터 수신되는 신호가 소정의 임계값 이하인 경우에는 상기 전원을 출력 단자로부터 분리시킨다. 일례로서, 상기 스위치(102)는 소정의 임계값에 의해 동작되는 인버터 또는 TON 회로로 구성된다. NOT 회로(101)에 의해 반전된 신호는 적분 회로(104)에 의해 적분된다. 스위치(102)는 적분 회로(104)의 출력 전압이 소정의 임계값을 교차하는 경우에 동작된다. 따라서, 펄스 신호는 적분 회로의 시상수에 대응하는 지연 시간에 의해 지연된다.

도 3 은 본 발명의 일례를 도시한 회로도이다. 인버터(101, 102), 입력 단자(1) 및 출력 단자(2)의 구성은 도 7 에 도시된 종래의 지연 회로와 동일한 구성을 갖는다.

적분 회로(104)는 저항(7)과 캐패시터(10, 11)를 포함하고, 상기 캐패시터(10, 11)의 공통 접점은 적분 회로(104)의 출력 단자(12)와 접속되고, 캐패시터(10, 11)의 다른 전극은 접지와 전원에 접속된다.

본 실시예에 따른 지연 회로의 동작은 기본적으로 도 8 에 도시된 종래의 지연 회로의 동작과 동일하다. 마찬가지로, 입력 단자(1)에 입력된 입력 신호 Vin 은 인버터(101)에 의해 반전 출력된다. 상기 반전 출력된 신호는 적분 회로(104)에 의해 적분되고, 그 파형은 평탄하게 된다. 상기 파형은 상기 신호를 인버터(102)에 입력함으로써 정형화된다. 인버터(102)는 입력 신호와 관련해 td 만큼 지연된 입력 신호 Vin 과 동위상을 갖는 출력 신호 Vout 을 출력 단자(2)에 출력시킨다.

도 3 에 도시된 지연 회로의 동작은 도 4 에 도시된 신호 파형도를 참조하여 상세히 설명된다.

입력 신호 Vin이 도 4b 의 시각 t0 에서 접지 레벨에 있고, p 채널 트랜지스터(3)가 온이며, 적분 회로(104)가 p 채널 트랜지스터(3)를 통해 전원에 의해 충전된다고 가정한다. 이 때문에, 적분 회로(104)의 출력단(12)의 신호 v2 는 도 4c 에 도시된 바와 같이 전원 전압 Vdd(0)이라고 가정한다. 따라서, n 채널 트랜지스터(6)는 스위치 온되고, 출력 신호 Vout 는 도 4d 에 도시된 바와 같이 접지 레벨에 도달한다. 여기서, SW 는 인버터(101)의 등가 회로이다.

다음에, 입력 신호 Vin 이 도 4b 에 도시된 시각 t1 에서 접지 레벨로부터 전원 전압 Vdd(0)까지 상숭한 경우, p 채널 틀내지스터(3)는 오프로 스위치되고, n 채널 트랜지스터(4)는 스위치 온된다. 이 때문에, 캐패시터(10)상에 축적된 전하는 저항(7) 및 n 채널 트내지스터(4)를 통해 방전된다. 이 공정에서, 캐패시터(11)상에 축적된 전하는 동시에 방전된다.

n 채널 트랜지스터(4)의 ″on″ 저항이 저항(7)의 저항값 R 에 관련해 충분히 낮아서 거의 무시할 수 있다고 하면, 적분 회로(104)의 시상수가 도 5b 에 도시된 적분 회로(104)의 등가 회로도에 기초해 계산될 수 있다.

도 5b 에서, 다음의 수학식을 얻을 수 있다.

여기서, i1 및 i2 는 캐패시터(10, 11)를 각각 경우해 흐르는 전류이고, V1 및 V2 는 캐패시터(10, 11)를 각각 교차하는 전압이고, Vdd 는 전원 전압이며, i3 는 저항(7)을 경우해 흐르는 전류이다.

다음의 수학식은 수학식 3 내지 7 로부터 적분 회로(104)의 출력 전압 V2 를 유도함으로써 얻을 수 있다.

또한, 접지 레벨로부터 전원 전압 Vdd(0)까지 변화하는 출력 전압 Vout 에 필요한 시간 td' 는 수학식 2 와 유사한 다음의 수학식을 이용하여 계산될 수 있다.

여기서, Vdd(0)/2 는 인버터(102)의 임계값이다.

마찬가지로, 도 4d 에 도시된 바와 같이 출력 신호 Vout 은 감소하며, 입력 신호 Vin 이 도 4b 에 도시된 시각 t2 에서 전원 전압 Vdd(0)로부터 접지 레벨까지 강하하는 경우, 수학식 9 를 이용해 계산된 지연 시간 td 만큼 입력 신호 Vin 뒤에 처지게 된다. 따라서, 수학식 9 를 이용하여 도 3 에 도시된 지연 회로에 필요한 지연 시간 td 를 얻기 위해 필요한 (C1 + C2)R 을 계산할 수 있다.

또한, 수학식 9 를 통해 시상수가 캐패시터(10, 11)의 용량값 C1 및 C2 의 합에 의해 결정됨을 알 수 있다. 따라서, 종래의 지연 회로의 지연값 td 와 동일한 지연값 td' 가 캐패시터(8)의 용량 C 를 분할함으로써 캐패시터의 표면적을 증가시키지 않으면서 실현될 수 있으며, 상기 시상수는 도 7 에 도시된 종래의 적분 회로(103)에 의해, 즉, C = C1 + C2 가 되도록 적분 회로(104)를 구성함으로써 결정된다.

이하, 노이즈가 전원에 중첩되는 경우에 지연 회로의 동작을 설명한다.

수 나노초 내지 수십 나노초의 스파이크 노이즈가 도 8a 에서와 동일한 방식으로 도 4 의 시각 t3 에서 전원상에 중첩된다고 가정한다. 이 때, 노이즈 펄스는 적분 회로(104)의 등가 회로에서 매유 좁기 때문에 전류는 인버터(101)를 통해 흐르지 않는다. 따라서, 적분 회로(104)의 등가 회로는 도 5a 의 SW 가 전원 또는 접지와 분리되어 있음을 고려할 수 있다. 따라서, 적분 회로(104)의 출력 전압 V2 는 다음의 수학식에 의해 추정될 수 있다.

여기서, Vdd 는 일정한 전원 전압 Vdd(0)상에 노이즈를 중첩함으로써 얻어지는 전원 전압이다.

한편, 인버터(102)의 임계값 Vt 는 Vdd/2 로 설정된다. 이 때문에, 인버터(102)의 임계값 Vt 및 수학식 10으로 표시된 V2 는 도 6 에 도시된 바와 같다. 부호 20 으로 표시된 그래프는 C1 = C2 에서의 V2 및 Vt 에 관한 것이며, 부호 21 은 C2/C1 〉1 에서의 Vt 를 나타내고, 부호 22 는 C2/C1〈1 에서의 V1 을 나타낸다.

도 6 에 도시된 바와 같이, 적분 회로(104)의 출력 전압 V2 및 인버터(102)의 임계값 Vt 는 C2/C1 = 1, 즉 C1 = C2 인 경우에 서로 동일하다. 따라서, 인버터(102)는 스파이크 노이즈가 전원에 중첩되는 경우에도 적분 회로(104)의 출력 전압 V2 를 고레벨로서 이용하여 동작한다. 그 결과, 인버터(102)는 저레벨로 반전되지 않으며, 도 1 내지 도 3 에 도시된 실시예의 지연 회로는 노이즈가 전원상에 중첩되는 경우에 오동작을 일으키지 않는다.

이하, 인버터(102)의 임계값 Vt 가 Vdd/a 인 경우(여기서, a 는 1 이나 그 이상의 값이다)에 용량 C2 및 용량 C1 의 비율 C2/C1 을 결정하기 위한 방법을 설명한다.

적분 회로(104)의 출력 전압 V2 는 다음의 수학식에 의해 구해진다.

출력 전압 V2 와 인버터(102)의 임계값 Vt 가 서로 같다고 가정하면, 다음의 수학식을 얻을 수 있다.

특히, 인버터(102)의 임계값 Vt 가 Vdd/a 이고, 캐패시터 C2 와 캐패시터 C1 의 비율이 수학식 13 을 만족하는 경우, 적분 회로(104)의 출력 전압 V2 및 인버터(102)의 임계값 Vt 는 서로 일치하고, 접지 및 전원상에 노이즈를 중첩해도 오동작이 일어나지 않게 된다.

본 발명은 그 기본적인 특성 및 범주를 벗어나지 않는 다른 특정한 형태에서 실행될 수 있다. 따라서, 본 발명의 실시예는 예시적인 것으로서 모든 관점에서 고려되어야 하며, 한정되어서는 않된다. 상술한 설명 보다는 오히려 첨부된 클레인에 의해 지지되는 본 발명의 범주 내에서의 모든 변화가 이루어질 수 있음은 당 업자에게는 명백하다.

명세서, 클레임, 도면 및 요약서로 구성된 일본 특허 출원 제 9-023590 호(1997년 2월 6일 출원됨)의 전체 문헌은 전체적으로 본 명세서에서 참조하여 구현된다.

이상 설명한 바와 같이, 본 발명의 지연 회로는 종래의 지연 회로에 있어서 지연 시간을 결정하고 있는 캐패시터를 접지부에 대해서만 접속했던 것을 전체 용량값은 변하지 않도록 캐패시터를 복수로 분할하고, 복수로 분할한 캐패시터의 일부를 접지에 대하여 접속함과 동시에 나머지 캐패시터를 전원에 대하여 접속하여, 지연 시간이 종래의 지연 회로의 지연 시간과 같고, 레이아웃 면적이 증가하지 않으면서 전원 및 접지에 노이즈가 중첩해도 오동작을 일으키지 않도록 하는 효과를 얻을 수 있다.

Claims (16)

1. 디지탈 회로에 있어서,

   입력된 펄스 신호의 상승 및 하강을 변화시키는 파형 변환 회로와,

   상기 변환된 파형의 전압이 전원 전압과 관련된 임계값을 초과할 때 상기 전원과 출력 단자를 접속하고, 상기 변환된 파형의 전압이 임계값을 초과하지 않을때 상기 전원과 출력 단자를 분리시키는 스위치와,

   상기 전원 전압의 변화에 따라 상기 파형 변환 회로의 출력 전압을 변화시키는 전압 제어 회로를 포함하는 디지탈 회로.
2. 제 1 항에 있어서,

   상기 전압 제어 회로는 상기 파형 변환 회로의 출력선 및 전원선에 접속된 캐패시터를 포함하는 디지탈 회로.
3. 제 2 항에 있어서,

   상기 캐패시터에 축적된 전하량은 임계값 대 상기 스위치의 전원 전압의 비율과 관련된 소정의 용량을 나타내는 디지탈 회로.
4. 소정의 시상수에 따라 입력된 펄스-신호의 상승 및 하강을 변경하는 적분 회로에 있어서,

   펄스 신호를 수신하는 저항과,

   상기 저항과 직렬로 접속된 제 1 캐패시터와,

   한쪽이 상기 제 1 캐패시터와 병렬로 접속되고, 다른 한쪽이 펄스 신호의 고레벨에 대응하는 전원 전압부과 접속된 제 2 캐패시터를 포함한 적분 회로.
5. 입력된 펄스 신호를 지연시키는 지연 회로에 있어서,

   펄스 신호를 수신하는 저항과,

   상기 저항과 직렬로 접속된 제 1 캐패시터와,

   한쪽이 제 1 캐패시터와 병렬로 접속되고, 다른 쪽이 펄스 신호의 고레벨에 대응하는 전원 전압과 접속된 제 2 캐패시터와,

   상기 제 1 캐패시터와 제 2 캐패시터의 접점과 접속된 출력 단자를 구비한 스위치를 포함하며, 상기 스위치는 상기 접점으로부터 수신된 신호가 소정의 임계값 이상인 경우 전원과 출력 단자를 접속하고, 접점으로부터 수신된 신호가 소정의 임계값 이하로 하강할 때 전원과 출력 단자를 분리시키는 스위치를 포함하는 지연 회로.
6. 제 5 항에 있어서,

   상기 제 1 및 제 2 캐패시터는 동일한 정전 용량을 갖는 전하를 축적하는 지연 회로.
7. 제 5 항에 있어서,

   상기 제 1 및 제 2 캐패시터는 스위치의 임계값에 관련된 다른 정전 용량을 갖는 전하를 축적하는 지연 회로.
8. 제 5 항에 있어서,

   입력 신호를 반전하여 적분 회로에 입력시키는 제 1 NOT 회로가 더 제공되고,

   상기 스위치는 소정의 임계값을 초과하는 전압의 공급 동안 상기 반전된 신호를 출력하는 제 2 NOT 회로를 구비하는 지연 회로.
9. 펄스 신호를 입력하는 입력 단자와 지연된 펄스 신호를 출력하는 출력 단자를 구비한 지연 회로에 있어서,

   상기 입력 단자로부터 수신된 펄스 신호를 반전하는 제 1 인버터와,

   저항 및 제 1 캐패시터를 구비하고 상기 제 1 인버터로부터 수신된 펄스 신호를 적분하도록 구성된 적분 회로와,

   전원과 제 1 캐패시터에 접속된 제 2 캐패시터와,

   신호의 전압이 소정의 임계값보다 높거나 낮을 때, 상기 적분 회로 및 제 2 캐패시터에 의해 출력된 신호를 반전시키는 제 2 인버터를 포함한 지연 회로.
10. 제 9 항에 있어서,

    상기 제 2 인버터는 CMOS 트랜지스터를 구비하고,

    상기 CMOS 트랜지스터는 n 채널 트랜지스터와 p 채널 트랜지스터의 게이트가 제 1 및 제 2 캐패시터와 각각 접속되어 있고,

    상기 p 채널 트랜지스터의 소스는 전원과 접속되고,

    상기 채널들을 구비한 트랜지스터의 드레인은 출력 단자와 접속된 지연 회로.
11. 제 10 항에 있어서,

    상기 n 채널 트랜지스터의 소스는 접지되어 있는 지연 회로.
12. 제 10 항에 있어서,

    제 1 및 제 2 캐패시터의 용량값의 합은 단일 캐패시터가 CMOS 트랜지스터의 임계값과 관련해 설정된 적분 회로의 시상수를 구하기 위해 이용될 때 제공된 용량값과 동일한 레벨로 설정되는 지연 회로.
13. 제 10 항에 있어서,

    제 1 및 제 2 캐패시터의 용량값의 합은 적분 회로의 시상수를 제공하기 위하여 C 와 동일한 레벨로 설정되며, 여기서 C 는 적분 회로의 시상수를 결정하는 단일 캐패시터의 용량값인 지연 회로.
14. 제 10 항에 있어서,

    상기 제 2 인버터의 임계값은 값 ″전원 전압/a″로 설정되고, 여기서 a 는 1 또는 그 이상의 상수이고,

    상기 제 1 캐패시터 C1 과 제 2 캐패시터 C2 의 용량비 C2/C1 은 값 ″a-1″ 로 설정되는 지연 회로.
15. 제 10 항에 있어서,

    상기 제 2 인버터의 임계값은 전원 전압의 1/2로 설정되며, 상기 제 1 및 제 2 캐패시터의 용량비는 1:1 로 설정되는 지연 회로.
16. 제 10 항에 규정된 지연 회로를 구비한 반도체 집적 회로.