CN207200679U - 一种漏电保护型自举采样开关电路 - Google Patents

Abstract

本实用新型涉及一种漏电保护型自举采样开关电路，包括：漏电保护型栅压自举电路、栅压复位电路和NMOS开关电路；所述漏电保护型栅压自举电路，包括漏电保护开关；所述漏电保护开关一端连接电源VDD，另一端连接MOS管，在时钟为高电平期间断开所述电源VDD与所述MOS管的连接；所述NMOS开关电路包括N型MOS管M9和M10；N型MOS管M9作为采样开关，其栅端电压由漏电保护型栅压自举电路和栅压复位电路控制；N型MOS管M10作为采样开关M9的DUMMY管，用来消除沟道注入电荷的影响，其栅端的控制时序与采样开关M9的栅端的控制时序相反，通过时钟CLK经过一段时间延时得到。本实用新型满足较高要求的线性度，以及解决常用的自举采样开关的漏电问题。

Description

一种漏电保护型自举采样开关电路

技术领域

本实用新型属于模拟集成电路设计领域，尤其是涉及一种漏电保护型自举采样开关电路。

背景技术

在CMOS电路设计中，常用的MOS开关主要包括自举开关、CMOS开关、以及众所周知的PMOS开关和NMOS开关。开关开启的时候，输入信号Vin通过采样开关存储在电容上；开关断开时，电容上的电荷保持不变。采样开关电路的性能直接影响采样信号的精确度。

对于简单结构的NMOS开关来说，当输入信号幅度比较大时，开关NMOS管不能完全导通，导通电阻较大；对于PMOS开关来说，当输入信号幅度较小时，开关PMOS管不能完全导通，导通电阻较大。比较大的导通电阻将导致采样保持电路需要较长时间的建立时间。此外，NMOS开关和PMOS开关的导通电阻随输入信号的幅度变化而变化，直接影响ADC的线性度。CMOS开关是将NMOS管和PMOS管并联，两管并联可以解决在输入信号过低或者过高时导通电阻过大的情况，但是CMOS开关的电阻仍然会随着输入信号电压的变化而变化。

以NMOS开关管为例，MOS管处于漏源电压很小的导通状态，即工作在三极管区(线性区)，此时的导通电阻为：

其中，μn表示NMOS管的迁移率，Cox为单位面积的栅氧化层电容，VDD为电源电压，Vin为输入信号，VTH为NMOS管的阈值电压。NMOS管的栅源电压V_GS＝V_DD-V_in一般不会超过电源电压。μ_nC_ox是和工艺相关的常数。那么，开关导通电阻Ron和输入信号Vin、阈值电压VTH相关，不是一个恒值，存在非线性，即导通电阻随输入信号变化而变化。

为解决开关的非线性问题，常常采用自举采样开关，如图2所示为一种常用的自举开关结构图。在时钟控制信号CLK为高电平时，自举采样开关处于闭合状态，此时P型MOS管M4的源端接VDD，衬底接B点，栅极为低电平，M4处于导通状态。此状态下的B点电位为(VDD+Vin)，而由于寄生电容的存在，会和栅压自举电容C1一起进行电荷分配，导致实际的B点的电位是小于(VDD+Vin)。而当输入信号Vin＝0时，M4的衬底的电位小于源端电压VDD，如图3所示为P型MOS管M4的剖面图，源端(S)跟衬底(B)之间会形成一个PN结。而当S跟B之间，也即是图2中的电源跟B点之间的电压差大于PN结的正向导通电压(硅管为0.7V，锗管为0.3V)时，PN结将正向导通，而其PN结的正向导通电流特性为：

其中，I为通过PN结正向电流，I0是不随电压变化的常量，T是热力学温度，e是电子的电荷量，k为玻尔兹曼常数，V为PN结的正向压降。由于在常温(300K)下，kT/e＝0.026V，而PN结的正向压降约为十分之几伏，则exp(eV/kT)>>1，那么

可见，PN结的正向电流与PN结的正向压降V＝VDD-VB成指数关系，V越大，向N阱注入的电流就越大，这是不能接受的。

实用新型内容

为了解决单管开关和CMOS管开关在导通变化幅度较大的信号时会引入严重的非线性，本实用新型提出了一种漏电保护型自举采样开关，解决常用的自举采样开关的漏电问题，满足较高要求的线性度。

为实现上述目的，本实用新型提供了一种漏电保护型自举采样开关电路，包括：漏电保护型栅压自举电路、栅压复位电路和NMOS开关电路；其特征在于，所述漏电保护型栅压自举电路，包括漏电保护开关；所述漏电保护开关一端连接电源VDD，另一端连接MOS管，在时钟为高电平期间断开所述电源VDD与所述MOS管的连接；所述的NMOS开关电路包括N型MOS管M9和M10；其中，N型MOS管M9作为采样开关，其栅端电压由漏电保护型栅压自举电路和栅压复位电路控制；N型MOS管M10作为采样开关M9的DUMMY管，用来消除沟道注入电荷的影响，其栅端的控制时序与采样开关M9的栅端的控制时序相反，通过时钟CLK经过一段时间延时得到。

优选地，所述漏电保护开关为P型MOS管M3,所述MOS管为P型MOS管M4；所述P型MOS管M3一端连接电源VDD，另一端连接P型MOS管M4，在时钟为高电平期间断开所述电源VDD与所述P型MOS管M4的连接；所述漏电保护型栅压自举电路在信号采样期间，相当于一个固定电压源VDD接在采样开关M9的栅端和源端之间，实现自举采样开关的栅压自举功能。

优选地，在时钟信号CLK与其反向时钟信号CLKB的控制下，采样N型MOS管M9的栅端电压在信号采样期间跟随输入信号为(VDD+Vin)，那么N型MOS管M9的栅源电压VGS保持为一固定值。

优选地，在时钟信号CLK与其反向时钟信号CLKB的控制下，N型MOS管M9的栅端电压在信号保持期间拉到地电位，采样开关进行复位。

本实用新型是旨在针对单管开关和CMOS管开关在导通变化幅度较大的信号时会引入严重的非线性，为了满足较高要求的线性度，以及解决常用的自举采样开关的漏电问题而发明了一种漏电保护型自举采样开关电路。

附图说明

为了更清楚地说明本实用新型实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是自举采样开关的原理示意图；

图2是一种常用的自举采样开关结构图；

图3是自举采样开关P型MOS管M4的剖面图；

图4是本实用新型的一种漏电保护型自举采样开关结构图；

图5是本实用新型的一种漏电保护型自举采样开关断开状态图；

图6是本实用新型的一种漏电保护型自举采样开关闭合状态图。

具体实施方式

下面结合附图对本实用新型实施例进行详细描述。应当明确，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

图4是本实用新型的一种漏电保护型自举采样开关结构图。如图4所示，一种漏电保护型自举采样开关，其包括：1、漏电保护型栅压自举电路，2、栅压复位电路，3、NMOS开关电路。

漏电保护型栅压自举电路包括：N型MOS管M2、M5、M7、M8，P型MOS管M1、M3、M4、M6，和栅压自举电容C1。其中，栅压自举电容的上极板接PMOS管M4和M6的漏端，下极板接NMOS管M5的漏端、M7和M8的源端，M5的源端接地，栅端由时钟信号CLK经反向器取反信号CLKB控制；PMOS管M3的栅端由时钟信号CLK控制，源端接电源VDD，漏端接PMOS管M4的源端，M4的栅极与NMOS管M7、M8的栅极、PMOS管M6的源极、NMOS开关电路中的采样开关M9的栅极、栅压复位电路中的NMOS管M11的漏极相接；PMOS管M6的栅极与NMOS管M7的漏极相接；NMOS管M8的漏端与NMOS开关电路中的采样开关M9的源端相接，并接入输入信号Vin；P型MOS管M4和M6的衬底均接到B点。

栅压复位电路包括：N型MOS管M11、M13和P型MOS管M12。其中，M12和M13的栅极接时钟控制信号CLKB，M12的源端接电源，M12的漏端与M13的漏端、M11的源端相接；M13的源端接地，M11的栅端接电源。

NMOS开关电路包括：N型MOS管M9和M10。其中，N型MOS管M9作为采样开关，其栅端电压由漏电保护型栅压自举电路和栅压复位电路控制，漏端接输出信号；N型MOS管M10源端和漏端短接到输出端，作为采样开关M9的DUMMY管，用来消除沟道注入电荷的影响，其栅端的控制时序与采样开关M9的栅端的控制时序相反，通过时钟CLK经过一段时间延时得到。

漏电保护型栅压自举电路在信号采样期间，相当于一个固定电压源VDD接在采样开关M9的栅端和源端之间，如图1(b)所示，使得采样开关管M9的栅源电压VGS保持为一固定值，导通电阻不随输入信号变化而变化，提高线性度。

栅压复位电路包括N型MOS管M11、M13和P型MOS管M12，在时钟控制信号CLKB的作用下实现自举采样开关的复位功能，如图1(a)所示。

图5是本实用新型的一种漏电保护型自举采样开关断开状态图。

图6是本实用新型的一种漏电保护型自举采样开关闭合状态图。

如图5和6所示，结合漏电保护型自举采样开关的结构图4，详细说明其提高线性度的过程以及解决N阱漏电的问题：

如图5所示，当时钟控制信号CLK为低电平，CLKB为高电平时，PMOS管M1、M3导通，NMOS管M2截止，从而PMOS管M6处于截止状态；NMOS管M13导通，PMOS管M12截止，从而NMOS管M11导通，此时采样开关M9的栅极电压为0，处于截止状态，相应的NMOS管M7和M8也处于截止状态，PMOS管M4导通；自举电容C1的底板通过NMOS管M5放电至低电平，C1的顶板通过PMOS管M3、M4连接至电源VDD，形成充电通路。此状态下，采样开关M9处于关断状态，电路处于保持相位，栅压自举电容C1通过MOS管M3ˉM5形成充电通路进而充电至VDD。

如图6所示，当时钟控制信号CLK为高电平，CLKB为低电平时，PMOS管M1、M3处于截止状态，NMOS管M5、M13也处于截止状态；PMOS管M12导通，使得NMOS管M11的源端电压为VDD，保证M11处于截止态；NMOS管M2导通，使得PMOS管M6导通，进而使得PMOS管M4截止，NMOS管M7、M8导通，栅压自举电容C1的下极板连接至输入信号Vin，由于电容两端的电荷不能突变，因此此时B点的电压为VDD+Vin，进而使得采样开关M9的栅极电压为VDD+Vin，从而采样开关管的栅源电压保持为固体值VDD，保证了其导通电阻不随输入信号的变化而变化，具有良好的线性度。

值得注意的是，在自举采样开关闭合状态时，NMOS管M7的作用是使得NMOS管M6的栅极电压等于输入电压Vin，使得M6的栅源电压VGS6＝-VDD，(若没有M7，VGS6＝-(VDD+Vin))不至于在Vin特别大时，导致M4可能击穿。

同理，在自举采样开关闭合状态时，PMOS管M3为漏电保护开关(LKPSW，leakageprojection switch)，其作用是断开PMOS管M4到电源VDD的连接。由于M4的阱接最高电位VDD+Vin，实际上由于寄生电容的存在，会和栅压自举电容C1一起进行电荷分配，导致实际的B点的电位是小于VDD+Vin，在输入信号Vin＝0时，若没有PMOS管M3，则PMOS管M4的源端接至电源VDD，导致M4的阱电位小于其源端电位，形成一个PN结，从而导致M4的源端向阱流入电流，若PN结正向导通，注入N阱的电流将会成指数增加。因此加入的PMOS管M3正好断开了M4管的源端与电源的连接，避免了正向PN结的形成，从而有效阻止此问题的发生。此外还可以使得通过自由调整自举电容C1的大小，来实现任意幅度的自举电压，提高了开关设计的灵活度。

此外，在自举采样开关闭合状态时，栅压复位电路中PMOS管M12的作用的是使NMOS管M11的源端电压上拉到VDD，防止M11导通。由于自举采样开关闭合状态时，采样开关M9的栅端电压也即是NMOS管M11的漏端电压为(VDD+Vin)，M11的栅端电压为VDD。若没有PMOS管M12的存在，由于NMOS管M13的截止导致M11的源端电压未知，因此可能引起M11发生导通的现象，这是不被允许的。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种漏电保护型自举采样开关电路，包括：漏电保护型栅压自举电路、栅压复位电路和NMOS开关电路；其特征在于，

所述漏电保护型栅压自举电路，包括漏电保护开关；所述漏电保护开关一端连接电源VDD，另一端连接MOS管，在时钟为高电平期间断开所述电源VDD与所述MOS管的连接；

所述NMOS开关电路包括N型MOS管M9和M10；其中，N型MOS管M9作为采样开关，其栅端电压由漏电保护型栅压自举电路和栅压复位电路控制；N型MOS管M10作为采样开关M9的DUMMY管，用来消除沟道注入电荷的影响，其栅端的控制时序与采样开关M9的栅端的控制时序相反，通过时钟CLK经过一段时间延时得到。

2.根据权利要求1所述的电路，其特征在于，所述漏电保护开关为P型MOS管M3,所述MOS管为P型MOS管M4；所述P型MOS管M3一端连接电源VDD，另一端连接P型MOS管M4，在时钟为高电平期间断开所述电源VDD与所述P型MOS管M4的连接；所述漏电保护型栅压自举电路在信号采样期间，相当于一个固定电压源VDD接在采样开关M9的栅端和源端之间，实现自举采样开关的栅压自举功能。

3.根据权利要求1所述的电路，其特征在于，在时钟信号CLK与其反向时钟信号CLKB的控制下，采样N型MOS管M9的栅端电压在信号采样期间跟随输入信号为VDD+Vin，那么N型MOS管M9的栅源电压VGS保持为一固定值。

4.根据权利要求1所述的电路，其特征在于，在时钟信号CLK与其反向时钟信号CLKB的控制下，N型MOS管M9的栅端电压在信号保持期间拉到地电位，采样开关进行复位。