JPH03270252A - バイアス電圧発生回路およびそれを用いた電流検出回路 - Google Patents
バイアス電圧発生回路およびそれを用いた電流検出回路Info
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- JPH03270252A JPH03270252A JP7236390A JP7236390A JPH03270252A JP H03270252 A JPH03270252 A JP H03270252A JP 7236390 A JP7236390 A JP 7236390A JP 7236390 A JP7236390 A JP 7236390A JP H03270252 A JPH03270252 A JP H03270252A
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- 238000010586 diagram Methods 0.000 description 15
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
バイアス電圧発生回路およびそれを用いた電流検出回路
に関し、 電源電圧が大きく変動してもバイアス電圧を安定化でき
ることを第１の目的とし、また、デイプリージョン形Ｍ
ＯＳトランジスタを不要にすることを第２の目的とし、 バイアス電圧発生回路は、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとを直
列接続した第１の回路と、第２のＰチャネルＭＯＳトラ
ンジスタと第２のＮチャネルＭＯＳトランジスタとを直
列接続した第２の回路とを備えるとともに、これら第１
および第２の回路を高電位側電源線と低電位側電源線と
の間に並列接続し、前記第１および第２のＰチャネルＭ
ＯＳトランジスタのゲートを接続し、前記第１および第
２のＮチャネルＭＯＳトランジスタのゲートを接続し、
前記第■のＮチャネルＭＯＳトランジスタのゲート−ソ
ース間を共通にし、前記第２のＰチャネルＭＯＳトラン
ジスタのゲート−トレインを接続し、前記第２のＮチャ
ネルＭＯＳトランジスタのソースと低電位側電源線との
間を抵抗を介して接続し、前記第１および第２のＰチャ
ネルＭＯ３ｔ−ランジスタの電流利得の比よりも、前記
第１および第２のＮチャネルＭＯＳトランジスタの電流
利得の比を大きく設定したことを特徴とする。
に関し、 電源電圧が大きく変動してもバイアス電圧を安定化でき
ることを第１の目的とし、また、デイプリージョン形Ｍ
ＯＳトランジスタを不要にすることを第２の目的とし、 バイアス電圧発生回路は、第１のＰチャネルＭＯＳトラ
ンジスタと第１のＮチャネルＭＯＳトランジスタとを直
列接続した第１の回路と、第２のＰチャネルＭＯＳトラ
ンジスタと第２のＮチャネルＭＯＳトランジスタとを直
列接続した第２の回路とを備えるとともに、これら第１
および第２の回路を高電位側電源線と低電位側電源線と
の間に並列接続し、前記第１および第２のＰチャネルＭ
ＯＳトランジスタのゲートを接続し、前記第１および第
２のＮチャネルＭＯＳトランジスタのゲートを接続し、
前記第■のＮチャネルＭＯＳトランジスタのゲート−ソ
ース間を共通にし、前記第２のＰチャネルＭＯＳトラン
ジスタのゲート−トレインを接続し、前記第２のＮチャ
ネルＭＯＳトランジスタのソースと低電位側電源線との
間を抵抗を介して接続し、前記第１および第２のＰチャ
ネルＭＯ３ｔ−ランジスタの電流利得の比よりも、前記
第１および第２のＮチャネルＭＯＳトランジスタの電流
利得の比を大きく設定したことを特徴とする。
また、電流検出回路は、一方のＮチャイ、ルＭ○Ｓトラ
ンジスタのゲートと入力信号が接続されるところの他方
のＮチャネルＭ ＯＳ トランジスタのソースとを接続
するとともるこ、一方のＮチャネルＭＯ３Ｉ−ランジス
タのドレインと他方のＮチャネルＭＯＳトランジスタの
ゲートとを接続し、これらのＮチャネルＭＯ３ｌ−ラン
ジスタのそれぞれを一対のＰチャネルＭＯＳトランジス
タを介して高電位側電源線に接続し、該一対のＰチャネ
ルＭ○Ｓトランジスタのゲートを共通０こして、前記バ
イアス電圧発生回路の第１または第２のＰチャネルＭＯ
Ｓトランジスタのゲートに接続したことを特徴とする。
ンジスタのゲートと入力信号が接続されるところの他方
のＮチャネルＭ ＯＳ トランジスタのソースとを接続
するとともるこ、一方のＮチャネルＭＯ３Ｉ−ランジス
タのドレインと他方のＮチャネルＭＯＳトランジスタの
ゲートとを接続し、これらのＮチャネルＭＯ３ｌ−ラン
ジスタのそれぞれを一対のＰチャネルＭＯＳトランジス
タを介して高電位側電源線に接続し、該一対のＰチャネ
ルＭ○Ｓトランジスタのゲートを共通０こして、前記バ
イアス電圧発生回路の第１または第２のＰチャネルＭＯ
Ｓトランジスタのゲートに接続したことを特徴とする。
（産業上の利用分野〕
本発明は、バイアス電圧発生回路およびそれを用いた電
流検出回路に関する。
流検出回路に関する。
安定した基準電圧を発生できるバイアス電圧発生回路や
、微小な電流変化を安定して検出できる電流検出回路な
どは、例えば、ＥＥＰＲｏＭ（ｅＩｅｃｔｒｉｃａｌ
ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）などの半導体記憶装置に
必要とされる。メモリセル内の記憶情報を読みだしたり
、あるいは書き込んだりするセンスアンプに当該回路を
使用する。
、微小な電流変化を安定して検出できる電流検出回路な
どは、例えば、ＥＥＰＲｏＭ（ｅＩｅｃｔｒｉｃａｌ
ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａ
ｄ ｏｎｌｙ ｍｅｍｏｒｙ）などの半導体記憶装置に
必要とされる。メモリセル内の記憶情報を読みだしたり
、あるいは書き込んだりするセンスアンプに当該回路を
使用する。
（従来の技術］
第５．６図は従来のバイアス電圧発生回路の一例を示す
図である。
図である。
一つの例（第５図参＠）では、高電位側電源線１０と低
電位側電源線１１との間に、ＰチャネルＭＯＳトランジ
スタ１２およびＮチャネルＭＯＳトランジスタ１３を直
列接続し、これら二つのＭＯｓトランジスタのゲートお
よびトレイン−ソース間を共通にするとともに、共通点
からバイアス電圧Ｖａを取り出している。共通点の電位
を一定にでき、安定したバイアス電圧Ｖａを、例えは電
流制御用トランジスタ１４に与えることができる。
電位側電源線１１との間に、ＰチャネルＭＯＳトランジ
スタ１２およびＮチャネルＭＯＳトランジスタ１３を直
列接続し、これら二つのＭＯｓトランジスタのゲートお
よびトレイン−ソース間を共通にするとともに、共通点
からバイアス電圧Ｖａを取り出している。共通点の電位
を一定にでき、安定したバイアス電圧Ｖａを、例えは電
流制御用トランジスタ１４に与えることができる。
また、他の例（第６図（ａ）参照）では、高電位側電源
線２０と低電位側電源線２１との間に、負荷抵抗２２お
よびＮチャネルＭＯＳトランジスタ２３を直列接続する
とともに、ＮチャネルＭＯＳトランジスタ２３のソース
−ゲート間を接続し、接続点がらバイアス電圧ｖｂを取
り出している。接続点の電位を一定にでき、安定したバ
イアス電圧ｖｂを、例えば電流制御用トランジスタ２４
に与えることができる。
線２０と低電位側電源線２１との間に、負荷抵抗２２お
よびＮチャネルＭＯＳトランジスタ２３を直列接続する
とともに、ＮチャネルＭＯＳトランジスタ２３のソース
−ゲート間を接続し、接続点がらバイアス電圧ｖｂを取
り出している。接続点の電位を一定にでき、安定したバ
イアス電圧ｖｂを、例えば電流制御用トランジスタ２４
に与えることができる。
一方、第７図は従来のセンスアンプの一例を示す図であ
る。センスアンプ３０は、バイアス電圧発生回路３１お
よび電流検出回路３２を含んで構成される。なお、同図
において、３３．３４はディプリーシ形ＭＯＳトランジ
スタ、３５はＰチャネルＭ’Ｏ３）ランジスタ、３６〜
４０はＮチャネルＭＯＳトランジスタである。
る。センスアンプ３０は、バイアス電圧発生回路３１お
よび電流検出回路３２を含んで構成される。なお、同図
において、３３．３４はディプリーシ形ＭＯＳトランジ
スタ、３５はＰチャネルＭ’Ｏ３）ランジスタ、３６〜
４０はＮチャネルＭＯＳトランジスタである。
しかしながら、上記従来のバイアス電圧発生回路にあっ
ては、電源線１０．１１の電圧変動、すなわち電源電圧
の変動が大きい場合にバイアス電圧Ｖａを安定化できな
い欠点があり、特に、電源の変動幅が大ぎい電池駆動用
途には使用できない問題点がある。
ては、電源線１０．１１の電圧変動、すなわち電源電圧
の変動が大きい場合にバイアス電圧Ｖａを安定化できな
い欠点があり、特に、電源の変動幅が大ぎい電池駆動用
途には使用できない問題点がある。
また、上記従来のセンスアンプにあっては、二つのデイ
プリージョン形ＭＯＳトランジスタ３３゜３４を備える
構成となっていたため、ハックゲートバイアス効果の影
響で動作マージンを確保し難いといった問題点がある。
プリージョン形ＭＯＳトランジスタ３３゜３４を備える
構成となっていたため、ハックゲートバイアス効果の影
響で動作マージンを確保し難いといった問題点がある。
本発明は、かかる問題点に鑑みてなされたもので、その
第１の目的は、電源電圧が大きく変動してもバイアス電
圧を安定化できることにある。また、その第２の目的は
、デイプリージョン形ＭＯＳトランジスタを不要にする
ことにある。
第１の目的は、電源電圧が大きく変動してもバイアス電
圧を安定化できることにある。また、その第２の目的は
、デイプリージョン形ＭＯＳトランジスタを不要にする
ことにある。
請求項１の発明は、上記第１の目的を達成するために、
第１のＰチャネルＭＯ３Ｉ−ランジスタと第１のＮチャ
ネルＭＯＳトランジスタとを直列接続した第１の回路と
、第２のＰチャネルＭＯＳトランジスタと第２のＮチャ
ネルＭＯＳトランジスタとを直列接続した第２の回路と
を備えるとともに、これら第１および第２の回路を高電
位側電源線と低電位側電源線との間に並列接続し、前記
第１および第２のＰチャネルＭＯＳトランジスタのゲー
トを接続し、前記第１および第２のＮヂャネルＭＯ３Ｉ
−ランジスタのゲートを接続し、前記第１のＮチャネル
ＭＯＳトランジスタのゲート−ソース間を共通にし、前
記第２のＰチャネルＭＯＳトランジスタのゲート−ドレ
インを接続し、前記第２のＮチャネルＭＯＳトランジス
タのソースと低電位側電源線との間を抵抗を介して接続
し、前記第１および第２のＰチャネルＭＯＳトランジス
タの電流利得の比よりも、前記第１および第２のＮチャ
ネルＭＯＳトランジスタの電流利得の比を大きく設定し
たことを特徴とする。
第１のＰチャネルＭＯ３Ｉ−ランジスタと第１のＮチャ
ネルＭＯＳトランジスタとを直列接続した第１の回路と
、第２のＰチャネルＭＯＳトランジスタと第２のＮチャ
ネルＭＯＳトランジスタとを直列接続した第２の回路と
を備えるとともに、これら第１および第２の回路を高電
位側電源線と低電位側電源線との間に並列接続し、前記
第１および第２のＰチャネルＭＯＳトランジスタのゲー
トを接続し、前記第１および第２のＮヂャネルＭＯ３Ｉ
−ランジスタのゲートを接続し、前記第１のＮチャネル
ＭＯＳトランジスタのゲート−ソース間を共通にし、前
記第２のＰチャネルＭＯＳトランジスタのゲート−ドレ
インを接続し、前記第２のＮチャネルＭＯＳトランジス
タのソースと低電位側電源線との間を抵抗を介して接続
し、前記第１および第２のＰチャネルＭＯＳトランジス
タの電流利得の比よりも、前記第１および第２のＮチャ
ネルＭＯＳトランジスタの電流利得の比を大きく設定し
たことを特徴とする。
また、請求項２の発明は、上記第２の目的を達成するた
めに、一方のＮチャネルＭＯＳトランジスタのゲートと
入力信号が接続されるところの他方のＮチャネルＭＯＳ
トランジスタのソースとを接続するとともに、一方のＮ
チャネルＭＯＳトランジスタのドレインと他方のＮチャ
ネルＭＯＳトランジスタのゲートとを接続し、これらの
ＮチャネルＭＯＳトランジスタのそれぞれを一対のＰチ
ャネルＭＯＳトランジスタを介して高電位側電源線に接
続し、該一対のＰチャネルＭＯＳトランジスタのゲート
を共通にして、前記バイアス電圧発生回路の第１または
第２のＰチャネルＭＯＳトランジスタのゲートに接続し
たことを特徴とする。
めに、一方のＮチャネルＭＯＳトランジスタのゲートと
入力信号が接続されるところの他方のＮチャネルＭＯＳ
トランジスタのソースとを接続するとともに、一方のＮ
チャネルＭＯＳトランジスタのドレインと他方のＮチャ
ネルＭＯＳトランジスタのゲートとを接続し、これらの
ＮチャネルＭＯＳトランジスタのそれぞれを一対のＰチ
ャネルＭＯＳトランジスタを介して高電位側電源線に接
続し、該一対のＰチャネルＭＯＳトランジスタのゲート
を共通にして、前記バイアス電圧発生回路の第１または
第２のＰチャネルＭＯＳトランジスタのゲートに接続し
たことを特徴とする。
請求項１の発明では、第１および第２のＰチャネルＭＯ
Ｓトランジスタでひとつのカレントミラーが形成される
とともに、第１および第２のＮチャネルＭＯＳトランジ
スタで他のひとつのカレントミラーが形成される。これ
らのカレントミラーは第１および第２の回路に流れるふ
たつの電流間に比例関係を与え、その比例係数は第１お
よび第２のＮチャネルＭＯＳトランジスタの電流利得比
と抵抗の値によって設定される。
Ｓトランジスタでひとつのカレントミラーが形成される
とともに、第１および第２のＮチャネルＭＯＳトランジ
スタで他のひとつのカレントミラーが形成される。これ
らのカレントミラーは第１および第２の回路に流れるふ
たつの電流間に比例関係を与え、その比例係数は第１お
よび第２のＮチャネルＭＯＳトランジスタの電流利得比
と抵抗の値によって設定される。
すなわち、第５図の従来例では、出力電流が（Ｖａ
Ｖｔｈｚ）２に比例して決まるが、Ｖａは■ｃｃ （電
源電圧）に概略比例するため、ＶＣＣの変動により出力
電流が大きく変化する。また、第６図（ａ）の従来例で
もｖｂはＶＣＣにより変動し、出力電流は（ｖｂ−ｖい
２４）２に比例して変動する。
Ｖｔｈｚ）２に比例して決まるが、Ｖａは■ｃｃ （電
源電圧）に概略比例するため、ＶＣＣの変動により出力
電流が大きく変化する。また、第６図（ａ）の従来例で
もｖｂはＶＣＣにより変動し、出力電流は（ｖｂ−ｖい
２４）２に比例して変動する。
第６図（ｂ）はＮチャネル・デイプリージョン形ＭＯ３
Ｉ−ランジスタ電流源として使用した例だが、定電流特
性を得るためには、この定電流トランジスタを５ａｔｕ
ｒａｔｉｏｎ （飽和）領域で動作させる必要があるか
ら、 Ｖｂ’＝ＶＤ≧−ｖｔｈ、ａｐ ｄｅｐ ： ｄｅｐｌｅｔｉｏｎの略 Ｖｔｈａｅｐ’例えば−２Ｖ〜−５Ｖ となり、電源電圧を下げた場合、 Ｖ ｂ ＜ Ｖ ｃｃ ＋ Ｖ ｔｈａｅｐとなるの
で、条件を満たすことが難しくなる。なお、浅い■ｔｈ
ｄ、、、を得ることはプロセス安定性が悪くなり通常は
使えない。さらに、第６図（Ｃ）のように構成した場合
には、同図（ｂ）と同様の欠点がある他、第５図、第６
図（ａ）（ｂ）と比較してデイプリージョンＭＯＳトラ
ンジスタのパソクゲートハイアス電圧が出力端子の電位
により変動するので更に変動が大きくなる。
Ｉ−ランジスタ電流源として使用した例だが、定電流特
性を得るためには、この定電流トランジスタを５ａｔｕ
ｒａｔｉｏｎ （飽和）領域で動作させる必要があるか
ら、 Ｖｂ’＝ＶＤ≧−ｖｔｈ、ａｐ ｄｅｐ ： ｄｅｐｌｅｔｉｏｎの略 Ｖｔｈａｅｐ’例えば−２Ｖ〜−５Ｖ となり、電源電圧を下げた場合、 Ｖ ｂ ＜ Ｖ ｃｃ ＋ Ｖ ｔｈａｅｐとなるの
で、条件を満たすことが難しくなる。なお、浅い■ｔｈ
ｄ、、、を得ることはプロセス安定性が悪くなり通常は
使えない。さらに、第６図（Ｃ）のように構成した場合
には、同図（ｂ）と同様の欠点がある他、第５図、第６
図（ａ）（ｂ）と比較してデイプリージョンＭＯＳトラ
ンジスタのパソクゲートハイアス電圧が出力端子の電位
により変動するので更に変動が大きくなる。
また、請求項２の発明では、負荷デバイスとして働く一
対のＰチャネルＭＯＳ）ランジスタのゲートがバイアス
電圧発生回路の出力によって駆動される。これにより、
負荷デバイスにエンハンスメント形のＭＯＳトランジス
タを使用でき、デイプリージョン形のＭＯＳ）ランジス
タを不要にできる。
対のＰチャネルＭＯＳ）ランジスタのゲートがバイアス
電圧発生回路の出力によって駆動される。これにより、
負荷デバイスにエンハンスメント形のＭＯＳトランジス
タを使用でき、デイプリージョン形のＭＯＳ）ランジス
タを不要にできる。
〔実施例］
以下、本発明を図面に基づいて説明する。
第１図は請求項１の発明に係るバイアス電圧発生回路の
一実施例を示す図である。
一実施例を示す図である。
第１図において、バイアス電圧発生回路４０は、第１の
ＰチャネルＭＯＳトランジスタ４１および第１のＮチャ
ネルＭＯＳ）ランジスタ４２を直列接続した第１の回路
４３と、第２のＰチャネルＭＯＳ）ランジスタ４４およ
び第２のＮチャネルＭＯＳ）ランジスタ４５を直列接続
した第２の回路４６とを備える他、以下の諸構戊を有す
る。
ＰチャネルＭＯＳトランジスタ４１および第１のＮチャ
ネルＭＯＳ）ランジスタ４２を直列接続した第１の回路
４３と、第２のＰチャネルＭＯＳ）ランジスタ４４およ
び第２のＮチャネルＭＯＳ）ランジスタ４５を直列接続
した第２の回路４６とを備える他、以下の諸構戊を有す
る。
ａ）第１および第２の回路４３．４６を、高電位側電源
線４７と低電位側電源線４８の間に並列接続し、ｂ）第
１および第２のＰチャネルＭＯ，Ｓｌ−ランジスタ４１
．４４のゲートを接続し、 Ｃ）第１および第２のＮチャネルＭＯＳ ｈランジスタ
４２．４５のゲートを接続し、 ｄ）第１のＮチャネルＭＯＳ）ランジスタ４２のアト−
ソース間を共通にし、 ｅ）第２のＰチャネルＭＯＳトランジスタ４４のゲトー
ドレイン間を接続し、 ｆ）第２のＮチャネルＭＯＳトランジスタ４５のソース
と低電位側電源線４８の間に、Ｐｏ１ｙ−３ｉＸＳＤ拡
散、Ｗｅｌｌ抵抗、Ｐｉｎｃｈ抵抗、ニクロム蒸着また
はカンタル蒸着等で形成する抵抗４９を接続し、 ｇ）第１および第２のＰチャネルＭＯＳ）ランジスタ４
１．４４の電流利得β□、βＰ２の比よりも、第１およ
び第２のＮチャネルＭＯＳトランジスタ４２．４５の電
流利得β□、βＮ２の比を大きく（βＮＩ〈β、、２）
設定する。
線４７と低電位側電源線４８の間に並列接続し、ｂ）第
１および第２のＰチャネルＭＯ，Ｓｌ−ランジスタ４１
．４４のゲートを接続し、 Ｃ）第１および第２のＮチャネルＭＯＳ ｈランジスタ
４２．４５のゲートを接続し、 ｄ）第１のＮチャネルＭＯＳ）ランジスタ４２のアト−
ソース間を共通にし、 ｅ）第２のＰチャネルＭＯＳトランジスタ４４のゲトー
ドレイン間を接続し、 ｆ）第２のＮチャネルＭＯＳトランジスタ４５のソース
と低電位側電源線４８の間に、Ｐｏ１ｙ−３ｉＸＳＤ拡
散、Ｗｅｌｌ抵抗、Ｐｉｎｃｈ抵抗、ニクロム蒸着また
はカンタル蒸着等で形成する抵抗４９を接続し、 ｇ）第１および第２のＰチャネルＭＯＳ）ランジスタ４
１．４４の電流利得β□、βＰ２の比よりも、第１およ
び第２のＮチャネルＭＯＳトランジスタ４２．４５の電
流利得β□、βＮ２の比を大きく（βＮＩ〈β、、２）
設定する。
なお、Ｖ［ｌＤは高電位側の電源電圧、ＶＳＳは低電位
側の電源電圧を表し、Ｖｃはバイアス電圧を表している
。また、５０は例として電流制御用のトランジスタを表
しており、このトランジスタ５０はバイアス電圧Ｖｃに
応した値に電流ｉを制御する。
側の電源電圧を表し、Ｖｃはバイアス電圧を表している
。また、５０は例として電流制御用のトランジスタを表
しており、このトランジスタ５０はバイアス電圧Ｖｃに
応した値に電流ｉを制御する。
このような構成において、第１のＮチャネルＭＯＳトラ
ンジスタ４２のゲート電位（以下、■６１）、第２のＮ
チャネルＭＯＳ）ランジスタ４５のゲート電位（以下、
■６□）、右よび第１の回路４３のノド電位（以下、Ｖ
ＮＩ）は共に等しい。ここで、トランジスタ４１．４２
．４４．４５の電流利得を例えば［β、１−βｒｚ＝１
］［β８１−１、β＋＋ｚ＝２３ とすると、次の関係
が成立する。
ンジスタ４２のゲート電位（以下、■６１）、第２のＮ
チャネルＭＯＳ）ランジスタ４５のゲート電位（以下、
■６□）、右よび第１の回路４３のノド電位（以下、Ｖ
ＮＩ）は共に等しい。ここで、トランジスタ４１．４２
．４４．４５の電流利得を例えば［β、１−βｒｚ＝１
］［β８１−１、β＋＋ｚ＝２３ とすると、次の関係
が成立する。
β８１ （ＶＧＩ−ＶＴＩ） ２−β１＝２（ＶＧ□
−Ｖ、Ｖ１□）２但し、■Ｒ：抵抗４９の両端電位 ■Ｇ、−ＶＴＩ 第１の回路４３を流れる電流１，１および第２の回路４
６を流れる電流１．２は、次式■■で与えられる。
−Ｖ、Ｖ１□）２但し、■Ｒ：抵抗４９の両端電位 ■Ｇ、−ＶＴＩ 第１の回路４３を流れる電流１，１および第２の回路４
６を流れる電流１．２は、次式■■で与えられる。
ＩＤ１−１ （ＶＧＩ−Ｖア、）２
（、Ｉ’２−１ ） ／Ｖ２ ・Ｒ・・・・・・■ＩＤ
２＝２（ＶＧ□−Ｖ１□）２ ・・・・・・■第
１および第２のＰチャネルＭＯ３Ｉ−ランジスタ４１．
４４でひとつのカレントミラー（以下、ＣＭ、）が形成
されるとともに、第１および第２のＮチャネルＭＯＳト
ランジスタ４２．４５で他のひとつのカレントミラー（
以下、ＣＭ２）が形成される。これらのＣＭ＋ 、ＣＭ
２は、第１および第２の回路４３．４６に流れるふたつ
の電流Ｉ ＤＩ％ Ｉ ＯＲ間に比例関係を与え、その
比例係数はＣＭ、のβＮ１、β、２および抵抗４９の値
Ｒによって適宜に設定される。
２＝２（ＶＧ□−Ｖ１□）２ ・・・・・・■第
１および第２のＰチャネルＭＯ３Ｉ−ランジスタ４１．
４４でひとつのカレントミラー（以下、ＣＭ、）が形成
されるとともに、第１および第２のＮチャネルＭＯＳト
ランジスタ４２．４５で他のひとつのカレントミラー（
以下、ＣＭ２）が形成される。これらのＣＭ＋ 、ＣＭ
２は、第１および第２の回路４３．４６に流れるふたつ
の電流Ｉ ＤＩ％ Ｉ ＯＲ間に比例関係を与え、その
比例係数はＣＭ、のβＮ１、β、２および抵抗４９の値
Ｒによって適宜に設定される。
第２〜５図は請求項２の発明に係るバイアス電圧発生回
路および電流検出回路の一実施例を示す図であり、ＥＥ
ＰＲＯＭのセンスアンプに適用した例である。
路および電流検出回路の一実施例を示す図であり、ＥＥ
ＰＲＯＭのセンスアンプに適用した例である。
第２図において、センスアンプ６０は、一方のＮチャネ
ルＭＯＳトランジスタロ１のゲートと他方のＮチャネル
ＭＯＳトランジスタ６２のソースとを接続するとともに
、一方のＮチャネルＭＯＳトランジスタロ１のドレイン
と他方のＮチャネルＭＯＳトランジスタ６２のゲートと
を接続し、これらのＮチャネルＭＯＳトランジスタロ１
．６２のそれぞれを一対のＰチャネルＭＯＳトランジス
タロ３．６４を介して高電位側電源線６５に接続し、該
一対のＰチャネルＭＯＳトランジスタロ３．６４のゲー
トを共通にして、バイアス電圧発生回路（第１図のバイ
アス電圧発生回路４０を参照）の第１のＰチャネルＭＯ
Ｓトランジスタ４１および／または第２のＰチャネルＭ
ＯＳトランジスタ４４のゲートに接続して構成する。
ルＭＯＳトランジスタロ１のゲートと他方のＮチャネル
ＭＯＳトランジスタ６２のソースとを接続するとともに
、一方のＮチャネルＭＯＳトランジスタロ１のドレイン
と他方のＮチャネルＭＯＳトランジスタ６２のゲートと
を接続し、これらのＮチャネルＭＯＳトランジスタロ１
．６２のそれぞれを一対のＰチャネルＭＯＳトランジス
タロ３．６４を介して高電位側電源線６５に接続し、該
一対のＰチャネルＭＯＳトランジスタロ３．６４のゲー
トを共通にして、バイアス電圧発生回路（第１図のバイ
アス電圧発生回路４０を参照）の第１のＰチャネルＭＯ
Ｓトランジスタ４１および／または第２のＰチャネルＭ
ＯＳトランジスタ４４のゲートに接続して構成する。
なお、ｉｓは高電位側電源線６５から図外のメモリセル
へと流れるセンス電流、Ｖｓはｉｓの大小判定用電圧、
６６は読み出しスイ・ンチ用のＮチャネルＭＯＳトラン
ジスタである。
へと流れるセンス電流、Ｖｓはｉｓの大小判定用電圧、
６６は読み出しスイ・ンチ用のＮチャネルＭＯＳトラン
ジスタである。
このような構成によると、負荷デバイスとして機能する
一対のＰチャネルＭＯＳトランジスタ６３゜６４にエン
ハンス形を使用できるので、デイプリージョン形ＭＯＳ
トランジスタを不要にできる。
一対のＰチャネルＭＯＳトランジスタ６３゜６４にエン
ハンス形を使用できるので、デイプリージョン形ＭＯＳ
トランジスタを不要にできる。
なお、第３図に他の実施例を示すように、プリチャージ
用のトランジスタ７０を設けてもよく、また、第４図に
さらに他の実施例を示すように、定電流源７１およびカ
レントミラー回路７２を設けてもよい。
用のトランジスタ７０を設けてもよく、また、第４図に
さらに他の実施例を示すように、定電流源７１およびカ
レントミラー回路７２を設けてもよい。
請求項１の発明によれば、電源電圧が大きく変動しても
バイアス電圧を安定化することができる。
バイアス電圧を安定化することができる。
また、請求項２の発明によれば、デイプリージョン形Ｍ
ＯＳトランジスタを不要にすることができる。
ＯＳトランジスタを不要にすることができる。
第１図は請求項１の発明に係るバイアス電圧発生回路の
一実施例を示すその構成図、 第２〜４図は請求項２の発明に係る電流検出回路の一実
施例を示す図であり、 第２図はその構成図、 第３図はその他の構成図、 第４図はそのさらに他の構成図である。 第５〜７図は従来例を示す図であり、 第５図はそのバイアス電圧発生回路の構成図、第６図（
ａ）〜（Ｃ）はその他のバイアス電圧発生回路のそれぞ
れの構成図、 第７図はそのセンスアンプの構成図である。 ４１・・・・・・第１のＰチャネル ＭＯＳトランジスタ、 ４２・・・・・・第１のＮチャネル ＭＯＳトランジスタ、 ４３・・・・・・第１の回路、 ４４・・・・・・第２のＰチャネル ＭＯＳトランジスタ、 ４５・・・・・・第２のＮチャネル ＭＯＳトランジスタ、 ４６・・・・−・第２の回路、 ４７・・・・・・高電位側電源線、 ４８・・・・・・低電位側電源線、 ４９・・・・・・抵抗、 ６１．６２・・・・・・一対のＮチャネルＭＯＳトラン
ジスタ、 ６３．６４・・・・・・一対のＰチャネルＭＯＳトラン
ジスタ、 ６５・・・・・・高電位側電源線。 「−口 第 図 第 ４ 図 従来例を示すそのバイアス電圧発生回路の構成間第 図 （ａ） （ｂ） 従来例を示すその他のバイアス電圧発生回路のそれぞれ
の構成図従来例を示すそのセンスアンプの構成間第 図
一実施例を示すその構成図、 第２〜４図は請求項２の発明に係る電流検出回路の一実
施例を示す図であり、 第２図はその構成図、 第３図はその他の構成図、 第４図はそのさらに他の構成図である。 第５〜７図は従来例を示す図であり、 第５図はそのバイアス電圧発生回路の構成図、第６図（
ａ）〜（Ｃ）はその他のバイアス電圧発生回路のそれぞ
れの構成図、 第７図はそのセンスアンプの構成図である。 ４１・・・・・・第１のＰチャネル ＭＯＳトランジスタ、 ４２・・・・・・第１のＮチャネル ＭＯＳトランジスタ、 ４３・・・・・・第１の回路、 ４４・・・・・・第２のＰチャネル ＭＯＳトランジスタ、 ４５・・・・・・第２のＮチャネル ＭＯＳトランジスタ、 ４６・・・・−・第２の回路、 ４７・・・・・・高電位側電源線、 ４８・・・・・・低電位側電源線、 ４９・・・・・・抵抗、 ６１．６２・・・・・・一対のＮチャネルＭＯＳトラン
ジスタ、 ６３．６４・・・・・・一対のＰチャネルＭＯＳトラン
ジスタ、 ６５・・・・・・高電位側電源線。 「−口 第 図 第 ４ 図 従来例を示すそのバイアス電圧発生回路の構成間第 図 （ａ） （ｂ） 従来例を示すその他のバイアス電圧発生回路のそれぞれ
の構成図従来例を示すそのセンスアンプの構成間第 図
Claims (2)
- （１）第１のＰチャネルＭＯＳトランジスタと第１のＮ
チャネルＭＯＳトランジスタとを直列接続した第１の回
路と、 第２のＰチャネルＭＯＳトランジスタと第２のＮチャネ
ルＭＯＳトランジスタとを直列接続した第２の回路とを
備えるとともに、 これら第１および第２の回路を高電位側電源線と低電位
側電源線との間に並列接続し、 前記第１および第２のＰチャネルＭＯＳトランジスタの
ゲートを接続し、 前記第１および第２のＮチャネルＭＯＳトランジスタの
ゲートを接続し、 前記第１のＮチャネルＭＯＳトランジスタのゲート−ソ
ース間を共通にし、 前記第２のＰチャネルＭＯＳトランジスタのゲート−ド
レインを接続し、 前記第２のＮチャネルＭＯＳトランジスタのソースと低
電位側電源線との間を抵抗を介して接続し、 前記第１および第２のＰチャネルＭＯＳトランジスタの
電流利得の比よりも、前記第１および第２のＮチャネル
ＭＯＳトランジスタの電流利得の比を大きく設定したこ
とを特徴とするバイアス電圧発生回路。 - （２）一方のＮチャネルＭＯＳトランジスタのゲートと
入力信号が接続されるところの他方のＮチャネルＭＯＳ
トランジスタのソースとを接続するとともに、 一方のＮチャネルＭＯＳトランジスタのドレインと他方
のＮチャネルＭＯＳトランジスタのゲートとを接続し、 これらのＮチャネルＭＯＳトランジスタのそれぞれを一
対のＰチャネルＭＯＳトランジスタを介して高電位側電
源線に接続し、 該一対のＰチャネルＭＯＳトランジスタのゲートを共通
にして、前記請求項１記載のバイアス電圧発生回路の第
１または第２のＰチャネルＭＯＳトランジスタのゲート
に接続したことを特徴とする電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236390A JPH03270252A (ja) | 1990-03-20 | 1990-03-20 | バイアス電圧発生回路およびそれを用いた電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7236390A JPH03270252A (ja) | 1990-03-20 | 1990-03-20 | バイアス電圧発生回路およびそれを用いた電流検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270252A true JPH03270252A (ja) | 1991-12-02 |
Family
ID=13487157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7236390A Pending JPH03270252A (ja) | 1990-03-20 | 1990-03-20 | バイアス電圧発生回路およびそれを用いた電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270252A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017173244A (ja) * | 2016-03-25 | 2017-09-28 | エスアイアイ・セミコンダクタ株式会社 | 電流検出回路 |
| WO2018000517A1 (zh) * | 2016-06-28 | 2018-01-04 | 上海晶曦微电子科技有限公司 | 电源管理电路 |
| JP2020101572A (ja) * | 2020-04-03 | 2020-07-02 | エイブリック株式会社 | 電流検出回路 |
-
1990
- 1990-03-20 JP JP7236390A patent/JPH03270252A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017173244A (ja) * | 2016-03-25 | 2017-09-28 | エスアイアイ・セミコンダクタ株式会社 | 電流検出回路 |
| CN107228967A (zh) * | 2016-03-25 | 2017-10-03 | 精工半导体有限公司 | 电流检测电路 |
| CN107228967B (zh) * | 2016-03-25 | 2020-11-17 | 艾普凌科有限公司 | 电流检测电路 |
| WO2018000517A1 (zh) * | 2016-06-28 | 2018-01-04 | 上海晶曦微电子科技有限公司 | 电源管理电路 |
| JP2020101572A (ja) * | 2020-04-03 | 2020-07-02 | エイブリック株式会社 | 電流検出回路 |
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