KR20200037751A - 커맨드 어드레스 입력 버퍼 바이어스 전류 감소 - Google Patents

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KR20200037751A
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게리 하우
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마이크론 테크놀로지, 인크.
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Abstract

메모리 디바이스(10)는 데이터를 저장하는 하나 이상의 메모리 뱅크(12) 및 하나 이상의 입력 버퍼(50)를 포함할 수 있다. 입력 버퍼(50)는 커맨드 어드레스 신호를 수신하여 하나 이상의 메모리 뱅크(12)를 액세스할 수 있다. 메모리 디바이스(10)는 제1 동작 모드 또는 제2 동작 모드 중 하나로 동작할 수 있다. 하나 이상의 입력 버퍼(50)는 메모리 디바이스(10)가 제1 동작 모드일 때 제1 바이어스 전류 하에서 동작하고 메모리 디바이스(10)가 제2 동작 모드에 있을 때 제2 바이어스 전류 하에서 동작할 수 있으며, 제1 바이어스 전류는 제2 바이어스 전류보다 클 수 있다.

Description

커맨드 어드레스 입력 버퍼 바이어스 전류 감소
본 발명의 실시예는 일반적으로 반도체 디바이스의 분야와 관련된다. 더 구체적으로, 본 발명의 실시예는 커맨드 어드레스 입력 버퍼 바이어스 전류 감소와 관련된다.
이 섹션은 독자에게 이하에서 기재 및/또는 청구되는 본 발명의 다양한 양태와 관련될 수 있는 분야의 다양한 양태를 소개하기 위함이다. 이 설명은 본 발명의 다양한 양태의 더 나은 이해를 촉진시키기 위해 독자에게 배경기술 정보를 제공하는 데 도움이 될 것이다. 따라서 이들 서술은 이러한 관점에서 읽혀야 하며 공지 기술의 인정으로 이해되어서는 안 된다.
반도체 메모리 디바이스, 가령, 동적 랜덤-액세스 메모리(DRAM)가 또 다른 디바이스, 가령, 프로세서, 마더보드, 디지털 저장 매체, 또는 또 다른 DRAM로부터의 커맨드를 읽기 위한 둘 이상의 동작 모드를 이용할 수 있다. 일부 DRAM, 가령, 더블 데이터 레이트 유형 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM: double data rate type five synchronous dynamic random access memory)가 다른 것보다 더 많거나 더 적은 입력 버퍼 바이어스 전류를 필요로 할 수 있는 모드로 동작할 수 있다.
본 발명의 실시예는 앞서 제공된 특징 중 하나 이상에 관한 것일 수 있다.
도 1은 본 발명의 하나의 실시예에 따라, 메모리 디바이스의 특정 특징을 도시하는 단순화된 블록도이다.
도 2는 본 발명의 하나의 실시예에 따라, 예시적 1N 및 2N 모드 커맨드를 도시하는 타이밍도이다.
도 3은 본 발명의 하나의 실시예에 따라, 도 1의 커맨드 인터페이스의 특정 특징부를 도시하는 단순화된 블록도이다.
도 4는 본 발명의 하나의 실시예에 따라, 입력 버퍼 바이어스 전류를 감소하기 위한 기법을 도시하는 흐름도이다.
하나 이상의 특정 실시예가 이하에서 기재될 것이다. 이들 실시예의 간결한 기재를 제공하기 위해, 명세서에 실제 구현예의 모든 특징이 기재되는 않는다. 이러한 임의의 실제 구현의 형태에서 임의의 엔지니어링 또는 설계 프로젝트에서와 같이, 구현별로 상이할 수 있는 개발자의 특정 목표, 가령, 시스템-관련 및 비즈니스-관련 제약에의 부합을 이루기 위해 다수의 구현-특정 결정이 이뤄져야 한다. 덧붙여, 이러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 그럼에도 본 발명의 이점을 갖는 해당 분야의 통상의 기술자에게 설계, 제조, 및 제조를 수행하는 루틴일 것이다.
반도체 메모리 디바이스, 가령, 동적 랜덤 액세스 메모리(DRAM)은 또 다른 디바이스, 가령, 프로세서, 마더보드, 디지털 저장 매체, 또는 또 다른 DRAM으로부터의 커맨드를 읽기 위해 둘 이상의 동작 모드를 이용할 수 있다. 일부 DRAM, 가령, 더블 데이터 레이트 유형 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM: double data rate type five synchronous dynamic random access memory)는 1N 및/또는 2N 모드 같은 모드에서 동작할 수 있다.
DRAM에 의한 커맨드 읽기는 커맨드를 통신하기 위해 하나, 둘, 또는 그 이상의 사이클을 필요로 할 수 있다. 1N 모드를 이용할 때, DRAM은 매 클록 사이클에서 커맨드를 읽을 수 있다. 즉, 두 개의 1-사이클 커맨드 또는 하나의 2-사이클 커맨드가 두 사이클의 주기로 읽힐 수 있다. 그러나 2N 모드를 이용할 때, DRAM은 커맨드들 간 및/또는 커맨드 중에 한 사이클을 스킵함으로써 커맨드를 읽을 수 있다. 예를 들어, 두 개의 1-사이클 커맨드가 스킵된 사이클로 분리될 수 있고, 2-사이클 커맨드는 중간에 스킵된 사이클을 가져, 커맨드를 읽기 위해 적어도 세 개의 사이클을 필요로 한다.
커맨드를 읽기 위한 1N 및 2N 모드가 클록 사이클의 주파수를 기초로 영향 받을 수 있다. 높은 클록 주파수에서일수록, 매 사이클에서 1N 모드를 유지하고 읽기/스위치를 하기 위해 더 많은 바이어싱 전류가 사용될 수 있다. 일부 경우, 커맨드 버스가 너무 번거로워지거나 및/또는 안정한 방식으로 매 사이클을 읽기/스위치할 수 없을 정도로 높은 주파수 클록 사이클을 유지하려 시도할 수 있다. 이러한 경우, 2N 모드가 바람직할 수 있다. 그러나 2N 모드를 이용하는 동안 1N 모드에 대해 이용될 수 있는 높은 바이어싱 전류가 필요하지 않을 수 있어서, 입력 버퍼 바이어스 전류의 감소를 가능하게 한다. 본 발명의 실시예는 2N 모드에서 동작할 때 입력 바이어싱 전류를 감소시키기 위한 기법을 제공할 수 있다.
도면을 참조할 때, 도 1은 메모리 디바이스(10)의 특정 특징부를 도시하는 단순화된 블록도이다. 특히, 도 1의 블록도는 메모리 디바이스(10)의 특정 기능을 도시하는 기능 블록도이다. 하나의 실시예에 따르면, 메모리 디바이스(10)는 더블 데이터 레이트 유형 5 동기식 동적 랜덤 액세스 메모리(DDR5 SDRAM) 디바이스일 수 있다. DDR5 SDRAM의 다양한 특징부가 이전 세대 DDR SDRAM에 비교할 때 감소된 전력 소비, 더 큰 대역폭, 및 더 많은 저장 용량을 가능하게 한다.
메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 포함할 수 있다. 메모리 뱅크(12)는 가령 DDR5 SDRAM 메모리 뱅크일 수 있다. 메모리 뱅크(12)는 듀얼 인라인 메모리 모듈(DIMMS) 상에 배열되는 하나 이상의 칩(가령, SDRAM 칩) 상에 제공될 수 있다. 각각의 DIMM은 다수의 SDRAM 메모리 칩(가령, x8 또는 x16 메모리 칩)을 포함할 수 있음이 자명할 것이다. 각각의 SDRAM 메모리 칩은 하나 이상의 메모리 뱅크(12)를 포함할 수 있다. 메모리 디바이스(10)는 다수의 메모리 뱅크(12)를 갖는 단일 메모리 칩(가령, SDRAM 칩)의 일부분을 나타낸다. DDR5의 경우, 메모리 뱅크(12)는 뱅크 그룹을 형성하도록 더 배열될 수 있다. 예를 들어, 8 기가비트(Gb) DDR5 SDRAM에 대해, 메모리 칩이 8개의 뱅크 그룹으로 배열되는 16개의 메모리 뱅크(12)를 포함할 수 있으며, 이때 각각의 뱅크 그룹은 2개의 메모리 뱅크를 포함한다. 16 Gb DDR5 SDRAM의 경우, 메모리 칩은 8개의 뱅크 그룹으로 배열된 32개의 메모리 뱅크(12)를 포함할 수 있으며, 이때 각각의 뱅크 그룹은 예를 들어 4개의 메모리 뱅크를 포함한다. 메모리 디바이스(10) 상의 메모리 뱅크(12)의 다양한 그 밖의 다른 구성, 조직 및 크기가 전체 시스템의 적용 및 설계에 따라 사용될 수 있다.
메모리 디바이스(10)는 커맨드 인터페이스(14) 및 입/출력(I/O) 인터페이스(16)를 포함할 수 있다. 커맨드 인터페이스(14)는 외부 디바이스(도시되지 않음), 가령, 프로세서 또는 제어기로부터의 다수의 신호(가령, 신호(18))를 제공하도록 구성된다. 프로세서 또는 제어기는 다양한 신호(18)를 메모리 디바이스(10)로 제공하여 메모리 디바이스(10)로의 쓰기 또는 이로부터의 읽기를 위해 데이터의 전송 및 수신을 촉진시킬 수 있다.
커맨드 인터페이스(14)는 가령, 신호(18)의 적절한 핸들링을 보장하기 위해 다수의 회로, 가령, 클록 입력 회로(20) 및 커맨드 어드레스 입력 회로(22)를 포함할 수 있다. 커맨드 인터페이스(14)는 외부 디바이스로부터의 하나 이상의 클록 신호를 수신할 수 있다. 일반적으로 더블 데이터 레이트(DDR) 메모리가, 본 명세서에서, 참 클록 신호(true clock signal)(Clk_t/) 및 보수 클록 신호(complementary clock signal)(Clk_c)로 지칭되는 시스템 클록 신호의 차동 쌍을 이용한다. DDR에 대한 양의 클록 에지가 상승하는 참 클록 신호(Clk_t/)가 하강하는 보수 클록 신호(Clk_c)와 교차하는 지점을 지칭하며, 음의 클록 에지가 하강하는 참 클록 신호(Clk_t)가 보수 클록 신호(Clk_c)의 상승으로 전이됨을 가리킨다. 커맨드(가령, 읽기 커맨드, 쓰기 커맨드 등)가 일반적으로 클록 신호의 양의 에지 상에서 입력되고 데이터는 양 및 음의 클록 에지 모두 상에서 전송 또는 수신된다.
클록 입력 회로(20)는 참 클록 신호(Clk_t/) 및 the 보수 클록 신호(Clk_c)를 수신하고 내부 클록 신호(CLK)(24)를 생성한다. 내부 클록 신호(CLK)(24)는 내부 클록 생성기(26), 가령, 딜레이 고정 루프(DLL: delay locked loop) 회로에 공급된다. 내부 클록 생성기(26)는 수신된 내부 클록 신호(CLK)(24)를 기초로 위상 제어되는 내부 클록 신호(LCLK)를 생성한다. 위상 제어되는 내부 클록 신호(LCLK)가 예를 들어 I/O 인터페이스(16)로 공급되며, 읽기 데이터의 출력 타이밍을 결정하기 위한 타이밍 신호로서 사용된다.
내부 클록 신호(CLK)(24)가 또한 메모리 디바이스(10) 내 다양한 다른 구성요소로 제공될 수 있고 다양한 추가 내부 클록 신호를 생성하는 데 사용될 수 있다. 예를 들어, 내부 클록 신호(CLK)(24)가 커맨드 디코더(28)로 제공될 수 있다. 커맨드 디코더(28)는 커맨드 버스(30)로부터 커맨드 신호를 수신하고 커맨드 신호를 디코딩하여 다양한 내부 커맨드를 제공할 수 있다. 예를 들어, 커맨드 디코더(28)는 커맨드 신호를 버스(32)를 통해 내부 클록 생성기(26)로 제공하여 위상 제어되는 내부 클록 신호 LCLK의 생성을 조화시킬 수 있다. 위상 제어되는 내부 클록 신호(LCLK)는 예를 들어 IO 인터페이스(16)를 통해 데이터를 클록킹하는 데 사용될 수 있다.
또한, 커맨드 디코더(28)는 커맨드, 가령, 읽기 커맨드, 쓰기 커맨드, 모드-레지스터 세트 커맨드, 활성화 커맨드 등을 디코딩하고, 버스 경로(34)를 통해, 커맨드에 대응하는 특정 메모리 뱅크(12)로의 액세스를 제공한다. 알다시피, 메모리 디바이스(10)는 다양한 다른 디코더, 가령, 로우 디코더 및 컬럼 디코더를 포함하여, 메모리 뱅크(12)로의 액세스를 촉진시킬 수 있다. 하나의 실시예에서, 각각의 메모리 뱅크(12)는 필수 디코딩(가령, 로우 디코더 및 컬럼 디코더) 및 메모리 뱅크(12)로의 그리고 이로부터의 커맨드의 실행을 촉진시키기 위한 그 밖의 다른 특징, 가령, 타이밍 제어 및 데이터 제어를 제공하는 뱅크 제어 블록(36)을 포함한다.
메모리 디바이스(10)는 외부 디바이스, 가령, 프로세서로부터 수신된 커맨드/어드레스(CA) 신호(38)를 기초로, 연산, 가령, 읽기 커맨드 및 쓰기 커맨드를 실행한다. 하나의 실시예에서, 커맨드/어드레스 버스는 커맨드/어드레스 신호(CA<13:0>)(38)를 수용하기 위한 14-비트 버스일 수 있다. CA 신호(38)는 클록 신호(Clk_t/ 및 Clk_c)를 이용해 커맨드 인터페이스(14)로 클록킹된다. 커맨드 인터페이스(14)는 가령 커맨드 디코더(28)를 통해 메모리 뱅크(12)로의 액세스를 제공하기 위한 커맨드를 수신 및 전송하도록 구성된 CA 입력 회로(22)를 포함할 수 있다. 덧붙여, 커맨드 인터페이스(14)는 칩 선택 신호(CS_n)를 수신할 수 있다. CS_n 신호는 메모리 디바이스(10)가 인커밍 CA<13:0> 버스상에서 커맨드를 처리할 수 있게 한다. 메모리 디바이스(10) 내 특정 뱅크(12)로의 액세스가 커맨드와 함께 CA<13:0> 버스 상에서 인코딩된다.
덧붙여, 커맨드 인터페이스(14)는 다수의 다른 커맨드 신호를 수신하도록 구성될 수 있다. 예를 들어, 커맨드/어드레스 온 다이 종료(CA_ODT) 신호가 제공되어 메모리 디바이스(10) 내 적절한 임피던스 정합을 촉진시킬 수 있다. 가령 파워-업 동안 리셋 커맨드(RESET_n)가 사용되어 커맨드 인터페이스(14), 상태 레지스터, 상태 머신 등을 리셋할 수 있다. 커맨드 인터페이스(14)는 또한, 가령, 특정 메모리 디바이스(10)에 대한 커맨드/어드레스 라우팅에 따라, 커맨드/어드레스 버스 상의 CA 신호(38)의 상태를 변환하도록 제공될 수 있는 커맨드/어드레스 변환(CAI) 신호를 수신할 수 있다. 미러(MIR) 신호가 또한 제공되어 미러 기능을 촉진시킬 수 있다. MIR 신호는 사용되어, 특정 경우에서 복수의 메모리 디바이스의 구성을 기초로 신호를 멀티플렉싱하여 신호가 메모리 디바이스(10)로의 신호의 특정 라우팅을 가능하게 하도록 스왑되게 할 수 있다. 메모리 디바이스(10)의 테스트를 촉진하기 위한 다양한 신호, 가령, 테스트 활성화(TEN) 신호가 또한 제공될 수 있다. 예를 들어, TEN 신호는 메모리 디바이스(10)를 연결성 테스트를 위한 테스트 모드로 두도록 사용될 수 있다.
커맨드 인터페이스(14)는 또한 검출될 수 있는 특정 에러에 대해 알림 신호(ALERT_n)를 시스템 프로세서 또는 제어기로 제공하도록 사용될 수 있다. 예를 들어, 순환 중복 체크(CRC) 에러가 검출되는 경우 알림 신호 (ALERT_n)는 메모리 디바이스(10)로부터 전송될 수 있다. 또 다른 알림 신호가 또한 생성될 수 있다. 또한 메모리 디바이스(10)로부터 알림 신호(ALERT_n)를 전송하기 위한 버스 및 핀이 특정 동작 동안, 가령, 앞서 기재된 바와 같이 TEN 신호를 이용해 실행되는 연결성 테스트 모드 동안, 입력 핀으로서 사용될 수 있다.
앞서 언급된 커맨드 및 클록킹 신호를 이용해, IO 인터페이스(16)를 통해 데이터 신호(40)를 전송 및 수신함으로써 데이터가 메모리 디바이스(10)로 전송 및 이로부터 전송될 수 있다. 더 구체적으로, 데이터가 복수의 양방향 데이터 버스를 포함하는 데이터경로(42)를 통해 메모리 뱅크(12)로 전송되거나 이로부터 불러와질 수 있다. 일반적으로 DQ 신호라고 지칭되는 데이터 IO 신호가 하나 이상의 양방향 데이터 버스에서 전송 및 수신되는 것이 일반적이다. 특정 메모리 디바이스, 가령, DDR5 SDRAM 메모리 디바이스에 대해, IO 신호가 상위 바이트와 하위 바이트로 분할될 수 있다. 예를 들어, x16 메모리 디바이스의 경우, IO 신호가 예를 들어 데이터 신호의 상위 및 하위 바이트에 대응하는 상위 및 하위 IO 신호(가령, DQ<15:8> 및 DQ<7:0>)로 분할될 수 있다.
메모리 디바이스(10) 내 더 높은 데이터 레이트를 가능하게 하기 위해, 특정 메모리 디바이스, 가령, DDR 메모리 디바이스가 일반적으로 DQS 신호라고 지칭되는 데이터 스트로브 신호(data strobe signal)를 이용할 수 있다. DQS 신호가 데이터를 전송하는 외부 프로세서 또는 제어기(가령, 쓰기 커맨드의 경우)에 의해, 또는 메모리 디바이스(10)(가령, 읽기 커맨드의 경우)에 의해, 구동된다. 읽기 커맨드의 경우, DQS 신호가 사실상 지정 패턴을 갖는 추가 데이터 출력(DQ) 신호이다. 쓰기 커맨드의 경우, DQS 신호가 대응하는 입력 데이터를 캡처하도록 클록 신호로서 사용된다. 클록 신호(Clk_t/ 및 Clk_c)의 경우, 데이터 스트로브(DQS) 신호가 데이터 스트로브 신호의 차동 쌍(DQS_t/ 및 DQS_c)으로서 제공되어, 읽기 및 쓰기 동안 차동 쌍 시그널링을 제공할 수 있다. 특정 메모리 디바이스, 가령, DDR5 SDRAM 메모리 디바이스의 경우, DQS 신호의 차동 쌍은, 예를 들어, 메모리 디바이스(10)로 전송되고 이로부터 전송되어진 데이터의 상위 및 하위 바이트에 대응하는 상위 및 하위 데이터 스트로브 신호(가령, UDQS_t/ 및 UDQS_c; LDQS_t/ 및 LDQS_c)로 분할될 수 있다.
임피던스(ZQ) 교정 신호가 또한 IO 인터페이스(16)를 통해 메모리 디바이스(10)로 제공될 수 있다. ZQ 교정 신호가 기준 핀으로 제공될 수 있고, 프로세스, 전압 및 온도(PVT) 값의 변화에 걸쳐, 메모리 디바이스(10)의 풀-업 및 풀-다운 저항기를 조절함으로써, 출력 드라이버 및 ODT 값을 튜닝하도록 사용될 수 있다. PVT 특성이 ZQ 저항기 값에 영향을 미칠 수 있기 때문에, ZQ 교정 신호가, 입력 임피던스를 알려진 값으로 교정하기 위해 저항을 조절하는 데 사용될 ZQ 기준 핀으로 제공될 수 있다. 알다시피, 일반적으로 정밀 저항기가 메모리 디바이스(10) 상의 ZQ 핀과 메모리 디바이스(10)의 외부의 GND/VSS 사이에 연결된다. 이 저항기는 IO 핀의 내부 ODT 및 구동 강도를 조절하기 위한 기준으로서 동작한다.
덧붙여, 루프백 신호(LOOPBACK)가 IO 인터페이스(16)를 통해 메모리 디바이스(10)로 제공될 수 있다. 테스트 또는 디버깅 단계 동안 루프백 신호가 사용되어, 메모리 디바이스(10)를 신호가 동일한 핀을 통해 메모리 디바이스(10)에서 루프백되는 모드로 설정할 수 있다. 예를 들어, 루프백 신호는 메모리 디바이스(10)의 데이터 출력(DQ)을 테스트하도록 메모리 디바이스(10)를 설정하는 데 사용될 수 있다. 루프백은 데이터와 스트로브 모두를 포함하거나 데이터 핀만 포함할 수 있다. 이는 일반적으로 IO 인터페이스(16)에서 메모리 디바이스(10)에 의해 캡처되는 데이터를 모니터링하는 데 사용되도록 의도된다.
다양한 다른 구성요소, 가령, (외부 VDD 및 VSS 신호를 수신하기 위한) 파워 서플라이 회로, (프로그램 가능 동작 및 구성의 다양한 모드를 정의하기 위한) 모드 레지스터, (읽기/쓰기 동작 동안 신호를 증폭하기 위한) 읽기/쓰기 증폭기, (메모리 디바이스(10)의 온도를 감지하기 위한) 온도 센서 등이 메모리 시스템(10)으로 포함될 수 있다. 따라서 도 1의 블록도는 이하의 상세한 설명서 메모리 디바이스(10)의 특정 기능적 특징부를 강조하기 위해 제공된 것에 불과함을 이해해야 한다.
메모리 디바이스(10)는 CA 신호(38), 가령, 읽기/쓰기 커맨드를 수신할 때 하나 이상의 동작 모드, 가령, 1N 및/또는 2N 모드를 이용할 수 있다. 이들 커맨드는 하나, 둘, 또는 그 이상의 클록 사이클을 이용하여 커맨드를 통신할 수 있다. 도 2는 1N과 2N 동작 모드 간 차이를 나타내기 위해 예시적 타이밍도를 도시한다. 1N 모드를 이용할 때, 메모리 디바이스(10)는 매 클록 사이클에서 커맨드를 캡처할 수 있다. 예를 들어, 2-사이클 "읽기" 커맨드(44A)가 커맨드/어드레스 버스를 통해 메모리 디바이스(10)로 통신될 두 개의 정보 세트를 가질 수 있다. 예를 들어, CA 신호의 제1 세트(38A)는 특정 커맨드 및 어드레스 일부를 담을 수 있고, CA 신호의 제2 세트(38B)는 나머지 어드레스를 담을 수 있다. 덧붙여, 메모리 디바이스(10)는 칩 선택 제로(CS0) 신호(46A)에 의해 "읽기" 커맨드(44A)를 운반하는 CA 신호(38)를 수신하도록 트리거될 수 있다. 이러한 CS0 신호(46A)는 하이 상태에서 로우 상태로 전이(즉, 설정된 로우 전압 기준 점으로 전이)되어 메모리 디바이스(10)에게 커맨드를 읽도록 지시할 수 있다. 1N 모드를 이용할 때, CA 신호(38B)는 CA 신호(38A)가 캡처된 후 다음 클록 사이클에서 순차적으로 캡처될 수 있다. 해당 분야의 통상의 기술자라면, 임의의 적합한 제어 신호가 로우 상태로 전이되는 CS0 신호(46)를 대신하여 사용될 수 있음을 알 것이다(가령, 하이 상태로 전이되는 신호, 상승하거나 하강하는 에지 신호 등).
덧붙여, CS0 신호(46A)가 로우 상태로 전이될 때, 이전 커맨드를 고려하지 않고, 1-사이클 커맨드, 가령, CA 신호(38C)가 지니는 "프리-차지(pre-charge)" 커맨드(48A)가 캡처될 수 있다. 즉, 1N 모드로 동작할 때, 다수의 1-사이클 커맨드가 사이클 수만큼 읽힐 수 있다. 이와 달리, 2N 모드는 1-사이클 커맨드 간 클록 사이클을 스킵할 수 있다. 하나의 실시예에서, CS0 신호(46B)가 로우 상태로 전이될 때마다, 메모리 디바이스(10)는 현재 커맨드를 캡처하고, 다음 클록 사이클을 무시하며, 이로써 커맨드들 간 1-사이클 갭을 생성함으로써, 반응한다. 예를 들어, 프리-차지 커맨드(48B)를 지니는 CA 신호(38F)가 읽힐 때, CA 신호(38F)의 읽힘에 뒤 따르는 사이클이 무시될 수 있고, 어떠한 커맨드도 캡처되지 않을 수 있다.
마찬가지로, 2-사이클 커맨드, 가령, "읽기" 커맨드(44B)가 메모리 디바이스(10)로 전송될 때, CA 신호(38D)와 CA 신호(38E) 간 클록 사이클이 스킵될 수 있다. 예를 들어, CS0(46B)가 로우 상태로 전이될 때, CA 신호(38D)의 제1 세트가 커맨드 인터페이스(14)에 의해 캡처되지만, 바로 뒤 클록 사이클은, CA 신호(38E)의 제2 세트를 읽기 전에 스킵될 수 있다. 따라서 2N 모드로 동작할 때 2-사이클 커맨드를 완전히 읽기 위해 최소 3개의 클록 사이클이 걸릴 수 있다.
1N 또는 2N 모드의 선택은 사용자 선택에 의해 또는 메모리 디바이스(10) 또는 외부 프로세서에 의해 자동으로 이뤄질 수 있다. 또한, 2N 모드를 더 높은 클록 주파수에서 수행하는 것이 바람직할 수 있다. 높은 클록 주파수에서일수록, 매 사이클에서 1N 모드 및 읽기/스위치를 유지하는 데 더 많은 바이어싱 전류가 필요할 수 있다. 일부 경우, CA 입력 회로(22)가 거추장스러워지거나 및/또는 안정한 방식으로 매 사이클을 읽기/스위치할 수 없을 정도로 높은 클록 주파수를 유지하려 시도할 수 있다. 이러한 경우, 메모리 디바이스(10)는 2N 모드로 스위칭하여 더 많은 셋업을 제공하고 CA 버스 상에 유지할 수 있다. 그러나 긴 캡처 시간 및 구동 요건 때문에 입력 버퍼 바이어스 전류의 감소를 가능하게 하는 2N 모드를 이용하는 동안 1N 모드에 대해 설정된 높은 바이어싱 전류가 필요하지 않을 수 있다.
도 3은 입력 버퍼(50)를 이용하는 CA 입력 회로(22)의 하나의 실시예를 도시한다. CA 신호(38)가 메모리 디바이스(10)에 의해 수신될 때, 이들은 커맨드 디코더(28)에 의해 디코딩되기 전에 버퍼 스테이지에 유지될 수 있다. 우선 CA 신호(38)는 CA 전압 기준 생성기(52)로부터의 거의 정전류에 비교될 수 있다. 이러한 CA 전압 기준 생성기(52)는 메모리 디바이스(10)의 요소 내에 있거나 개별 파워 서플라이에 포함될 수 있다. 정전압 신호와 CA 신호(38)가 비교되어 각각의 CA 신호(38)의 "하이" 또는 "로우" 상태를 결정할 수 있다. CA 신호의 하이 또는 로우 상태가 알려지면, 하이 또는 로우 신호가 입력 버퍼(50)로부터 래치(54)로 전송될 수 있다. 내부 클록 신호(CLK)(24)를 이용해, 래치(54)는, 커맨드 버스(30)를 따라 커맨드 디코더(28)로 통과함에 따른 CA 신호(38)의 타이밍을 제어할 수 있다.
1N 동작 모드를 이용할 때, 각각의 입력 버퍼(50)가 각자의 인커밍 CA 신호(38)에서의 가능한 변화를 설명하기 위해 매 클록 사이클에서 스위칭한다. 매 클록 사이클 상에서 스위칭을 유지하기 위해, 입력 버퍼(50)는 대략 500 마이크로암페어(μA)의 바이어스 전류를 채용할 수 있지만, 바이어스 전류 요건은 클록 주파수 및 메모리 디바이스(10) 내에서 사용되는 구성요소에 따라 달라질 수 있다. 예를 들어, 1N 모드에서의 바이어스 전류가 200 μA 내지 1000 μA일 수 있다.
다른 한편, 2N 모드를 이용할 때, 커맨드들 간 클록 사이클이 스킵되어, 입력 버퍼에게 CA 신호(38)를 CA 전압 기준 생성기(52)에 비교하고, 필요에 따라 스위칭할 시간을 더 줄 수 있다. 따라서 입력 버퍼(50)의 스위칭 속도(switching rate)가 2N 모드에서 더 낮다. 따라서 이러한 더 낮은 스위칭 속도는 연속이며 안정한 상태에서 동작하기 위한 더 적은 바이어스 전류를 이용해 달성될 수 있다. 하나의 실시예에서, 2N 모드를 이용하는 동안 입력 버퍼 바이어스 전류가 동일한 클록 주파수에서의 1N 모드의 50%까지 감소될 수 있다. 또 다른 실시예에서, 입력 버퍼 바이어스 전류가 1N 모드의 입력 버퍼 바이어스 전류의 20% 내지 80%일 수 있다. 덧붙여, 일부 실시예에서, 2N 모드에서 클록 주파수가 1N 모드의 클록 주파수에서부터 증가될 수 있으며 여전히 입력 버퍼 바이어스 전류 감소를 도출할 수 있다. 예를 들어, 클록 주파수는 5%, 25%, 50%, 또는 75%만큼 증가될 수 있지만, 2N 모드를 이용할 때, 입력 버퍼(50)에 대한 스위칭 속도는 여전히 본래 클록 주파수에서 동작하는 1N 모드의 것보다 더 느릴 수 있다. 따라서 입력 버퍼(50)는 여전히 2N 모드에서 더 적은 바이어스 전류를 필요로 할 수 있다.
2N 모드를 개시하기 위해, 2N 신호(56)가 입력 버퍼(50)로 표명(assert)될 수 있다. 2N 신호(56)는 예를 들어 다목적 커맨드(MPC)를 통해 메모리 디바이스(10)로 내부적으로 생성되거나, 외부 구성요소, 가령, 마더보드 또는 프로세서로부터 수신될 수 있다. 표명되면, 2N 신호(56)가 입력 버퍼(50)에 대한 바이어스 전류를 제어한다. 그런 다음 입력 버퍼 바이어스 전류가 감소될 수 있고, 메모리 디바이스(10)의 전기 효율을 증가시키거나 및/또는 발열을 감소시킬 수 있다.
도 4는 본 기법의 하나의 실시예에 따라 2N 모드를 선택하고 입력 버퍼 바이어스 전류를 감소시키기 위한 프로세스(58)를 도시한다. 도 4의 흐름도에서, 프로세스(58)는 클록 주파수, 커맨드/어드레스 로딩, 및 2N 모드로의 이동을 보장할 수 있는 그 밖의 다른 메모리 디바이스(10)의 특성을 모니터링함으로써(프로세스 블록(60)) 시작한다. 이 모니터링은 1N 모드가 불안정하다고 추정될 때까지(프로세스 블록(62)) 지속될 수 있다. 1N 모드가 불안정하다고 결정되는 경우, 가령, 입력 버퍼가 클록 주파수를 유지할 정도로 충분히 빠르게 스위칭할 수 없는 경우, 2N 모드가 메모리 디바이스(10) 및 상기 메모리 디바이스(10)와 통신하는 그 밖의 다른 구성요소, 가령, 마더보드, 프로세서, 또는 그 밖의 다른 컴퓨터 하드웨어 요소에 대해 시작될 수 있다(프로세스 블록(64)). 그 후 2N 신호(56)의 입력 버퍼(50)로의 표명(프로세스 블록(66))이 CA 입력 회로에서의 입력 버퍼 바이어스 전류를 감소시킬 수 있다(프로세스 블록(68)). 프로세스(58)가 주어진 순서로 도시되었지만, 흐름도의 특정 부분은 순서변경, 삭제 및/또는 동시에 발생될 수 있다.
또한, 메모리 디바이스(10)가 컴퓨터 시스템(가령, 개인 컴퓨터, 랩톱, 스마트폰 등)에서 또는 컴퓨터 시스템의 구성요소(가령, 그래픽 카드, 마더모드 등) 내에서 구현될 경우, 2N 모드 선택 및 이에 따른 입력 버퍼 바이어스 전류의 감소가 다양한 인자들 때문에 구현될 수 있다. 예를 들어, 프로세스 블록(60)에서와 같이, 2N 모드 및 입력 버퍼 바이어스 전류의 감소가 컴퓨터 시스템 또는 메모리 디바이스(10) 내 지정 조건의 모니터링으로 인해 개시될 수 있다. 그러나 또 다른 실시예에서, 2N 모드 및 입력 버퍼 바이어스 전류는 컴퓨터 시스템 및/또는 메모리 디바이스(10)의 초기화 후 컴퓨터 시스템 및/또는 메모리 디바이스(10)에 의해 자동으로 선택될 수 있다. 덧붙여, 2N 모드 및 입력 버퍼 바이어스 전류는 사용자에 의해 선택되고 조절될 수 있다.
본 발명이 다양한 변경 및 대안 형태로 가능할 수 있지만, 예시로서 특정 실시예가 도면에서 도시되었고 본 명세서에 기재되었다. 그러나 본 개시는 개시된 특정 형태에 한정되는 것을 의도하지 않았다. 오히려 본 개시는 이하의 청구항에 의해 정의되는 본 개시의 사상 및 범위 내에 속하는 모든 수정, 균등, 및 대안예를 포함하는 것으로 의도된다.
본 명세서에 제시되고 청구된 기술은 본 기술 분야를 명백히 개선하는, 따라서 추상적이거나, 무형질이거나, 순수 이론이 아닌 실질적인 성질의 물질적 대상에 참조되고 적용된다. 또한, 본 명세서의 말미에 첨부된 임의의 청구항이 "[기능]을 [수행]하기 위한 수단" 또는 "[기능]을 [수행]하기 위한 단계"으로 지정된 하나 이상의 요소를 포함하는 경우, 이러한 요소는 35 U.S.C. 112(f)에 따라 해석되어야 한다. 그러나, 그 밖의 다른 방식으로 지정된 요소를 포함하는 임의의 청구항에 대해, 이러한 요소가 35 U.S.C. 112(f)에 따라 해석되어서는 안 된다.

Claims (24)

  1. 메모리 디바이스로서,
    데이터를 저장하도록 구성된 하나 이상의 메모리 뱅크, 및
    하나 이상의 메모리 뱅크를 액세스하기 위해 커맨드 어드레스 신호를 수신하도록 구성된 하나 이상의 입력 버퍼
    를 포함하며,
    메모리 디바이스는 제1 동작 모드 및 제2 동작 모드 각각에서 동작하도록 구성되고,
    하나 이상의 입력 버퍼는 메모리 디바이스가 제1 동작 모드일 때 제1 바이어스 전류 하에서 동작하도록 구성되고 메모리 디바이스가 제2 동작 모드일 때 제2 바이어스 전류 하에서 동작하도록 구성되며, 제1 바이어스 전류는 제2 바이어스 전류보다 큰, 메모리 디바이스.
  2. 제1항에 있어서, 메모리 디바이스는 동적 랜덤-액세스 메모리 디바이스인, 메모리 디바이스.
  3. 제2항에 있어서, 동적 랜덤-액세스 메모리 디바이스는 더블 데이터 레이트 유형 5 동기식 동적 랜덤 액세스 메모리 디바이스인, 메모리 디바이스.
  4. 제1항에 있어서, 제1 동작 모드는 1N 모드이고 제2 동작 모드는 2N 모드인, 메모리 디바이스.
  5. 제1항에 있어서, 제1 바이어스 전류는 대략 500 마이크로암페어(μA)인, 메모리 디바이스.
  6. 제1항에 있어서, 제2 바이어스 전류는 제1 바이어스 전류의 약 50%인, 메모리 디바이스.
  7. 제1항에 있어서, 커맨드 디코더는 하나 이상의 입력 버퍼로부터 커맨드 어드레스 신호를 수신하도록 구성되며, 커맨드 디코더는 커맨드 어드레스 신호를 디코딩하도록 구성되는, 메모리 디바이스.
  8. 제1항에 있어서, 커맨드 어드레스 신호는 2-사이클 커맨드를 포함하는, 메모리 디바이스.
  9. 제1항에 있어서, 메모리 디바이스는 클록 신호에 따라 동작하도록 구성되며, 상기 클록 신호는 클록 주파수를 가지고, 클록 주파수는 제1 동작 모드에서보다 제2 동작 모드에서 더 빠른, 메모리 디바이스.
  10. 제1항에 있어서, 메모리 디바이스는 마더보드 및 프로세서를 갖는 시스템에서 구현되도록 구성되는, 메모리 디바이스.
  11. 제1항에 있어서, 하나 이상의 입력 버퍼는, 표명될 때, 하나 이상의 입력 버퍼로 하여금 제1 바이어스 전류에서 제2 바이어스 전류로 스위칭하도록 하는 2N 신호를 수신하도록 구성되는, 메모리 디바이스.
  12. 제1항에 있어서, 커맨드 어드레스 신호는 하나 이상의 입력 버퍼에 임시 저장되는, 메모리 디바이스.
  13. 메모리 디바이스로서,
    데이터를 저장하도록 구성된 하나 이상의 메모리 뱅크, 및
    하나 이상의 메모리 뱅크를 액세스하기 위해 커맨드 어드레스 신호를 수신하도록 구성된 커맨드 어드레스 입력 회로 - 상기 커맨드 어드레스 입력 회로는 커맨드 어드레스 신호, 전압 기준 신호, 및 모드 신호를 수신하도록 구성된 하나 이상의 입력 버퍼를 포함함 - 를 포함하며,
    하나 이상의 입력 버퍼는 커맨드 어드레스 신호를 기준 신호에 비교하여 커맨드 어드레스 신호의 상태를 결정하도록 구성되고,
    하나 이상의 입력 버퍼는 모드 신호가 표명되지 않을 때 제1 전류로 동작하도록 구성되고, 하나 이상의 입력 버퍼는 모드 신호가 표명될 때 제2 전류로 동작하도록 구성되며, 제1 전류는 제2 전류보다 큰, 메모리 디바이스.
  14. 제13항에 있어서, 커맨드 어드레스 입력 회로는 커맨드 어드레스 전압 기준 생성기를 포함하며, 커맨드 어드레스 전압 기준 생성기는 하나 이상의 입력 버퍼로 기준 신호를 제공하도록 구성되는, 메모리 디바이스.
  15. 제13항에 있어서, 커맨드 어드레스 입력 회로는 하나 이상의 입력 버퍼로부터 커맨드 어드레스 신호의 상태를 수신하도록 구성된 하나 이상의 래치를 포함하는, 메모리 디바이스.
  16. 제15항에 있어서, 래치는 커맨드 어드레스 신호의 상태의 전송을 조정(regulate)하도록 클록 신호를 이용하도록 구성되는, 메모리 디바이스.
  17. 제13항에 있어서, 모드 신호는 메모리 디바이스의 초기화 후 표명되는, 메모리 디바이스.
  18. 제13항에 있어서, 모드 신호는 메모리 디바이스의 사용자에 의한 선택 후 표명되는, 메모리 디바이스.
  19. 제13항에 있어서, 제2 동작 모드의 제2 바이어스 전류는 적어도 클록 신호를 기초로 자동으로 조절되는, 메모리 디바이스.
  20. 방법으로서,
    메모리 디바이스에서 모드 신호를 수신하는 단계,
    적어도 모드 신호를 기초로 메모리 디바이스에서 제1 동작 모드 또는 제2 동작 모드 중 하나를 시작하는 단계, 및
    제2 동작 모드가 시작될 때 메모리 디바이스의 입력 버퍼의 바이어스 전류를 감소시키는 단계
    를 포함하는, 방법.
  21. 제20항에 있어서, 모드 신호는 외부 디바이스에 의해 메모리 디바이스로 제공되는, 방법.
  22. 제20항에 있어서, 메모리 디바이스에서, 클록 주파수, 커맨드 어드레스 로딩, 또는 둘 모두를 모니터링하여 제1 동작 모드와 제2 동작 모드 간 최적 모드를 결정하는 단계를 포함하는, 방법.
  23. 제22항에 있어서, 메모리 디바이스 내에서, 모드 신호를 입력 버퍼로 표명하는 단계를 포함하며, 모드 신호는 입력 버퍼의 바이어스 전류를 감소시키는, 방법.
  24. 제20항에 있어서, 제2 동작 모드에서의 바이어스 전류는, 제1 동작 모드에서의 바이어스 전류의 20% 내지 80%인, 방법.


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