JP2016058974A - バイアス回路、オペアンプおよびδς型adコンバータ - Google Patents
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Abstract
【課題】オペアンプの消費電力の増大を抑制しつつ、セトリング特性を向上させる。
【解決手段】デジタル適応制御バイアス回路2は、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ1のバイアス量を一時的に増大させるとともに、制御信号CS2に基づいて、オペアンプ1のバイアス量を一時的に増大させる時間またはオペアンプ1のバイアス量を制御する。
【選択図】図1
【解決手段】デジタル適応制御バイアス回路2は、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ1のバイアス量を一時的に増大させるとともに、制御信号CS2に基づいて、オペアンプ1のバイアス量を一時的に増大させる時間またはオペアンプ1のバイアス量を制御する。
【選択図】図1
Description
本発明の実施形態は、バイアス回路、オペアンプおよびΔΣ型ADコンバータに関する。
オペアンプでは、セトリング特性を向上させるために、オペアンプに定常的に供給されるバイアス電流を増大させる必要があり、消費電力の増大を招いていた。
本発明の一つの実施形態は、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能なバイアス回路、オペアンプおよびΔΣ型ADコンバータを提供することを目的とする。
本発明の一つの実施形態によれば、第1制御信号のレベルの変化するタイミングに基づいてバイアス量を一時的に増大させる適応タイミング制御回路を備える。
以下に添付図面を参照して、実施形態に係るバイアス回路、オペアンプおよびΔΣ型ADコンバータを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1実施形態)
図1は、第1実施形態に係るバイアス回路をオペアンプに適用した構成を示すブロック図である。
図1において、オペアンプ1には、差動入力信号INP、INNが入力される。そして、オペアンプ1からは、差動入力信号INP、INNに応じて差動出力信号OUTN、OUTPが出力される。
デジタル適応制御バイアス回路2には、制御信号CS1、CS2が入力される。そして、デジタル適応制御バイアス回路2からは、制御信号CS1、CS2に応じてバイアス電圧VBP、VBNが出力される。そして、バイアス電圧VBP、VBNがオペアンプ1に供給されることで、オペアンプ1のバイアス量が設定される。なお、バイアス電圧VBPは、オペアンプ1のPチャンネルトランジスタに適用することができる。バイアス電圧VBNは、オペアンプ1のNチャンネルトランジスタに適用することができる。
ここで、デジタル適応制御バイアス回路2は、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ1のバイアス量を一時的に増大させることができる(以下、適応バイアス制御と言うことがある)。なお、制御信号CS1のレベルの変化するタイミングは、制御信号CS1の立ち上がりエッジまたは立ち下がりエッジであってもよい。また、制御信号CS1のレベルの変化するタイミングは、差動出力信号OUTP、OUTNのレベルの変化するタイミングに基づいて設定することができる。この時、制御信号CS1は、差動入力信号INP、INNをサンプリングするタイミングを決めるクロックを用いるようにしてもよい。
また、デジタル適応制御バイアス回路2は、制御信号CS2に基づいて、オペアンプ1のバイアス量を一時的に増大させる時間またはオペアンプ1のバイアス量を制御することができる。制御信号CS2は、差動出力信号OUTN、OUTPの電位差に応じて設定することができる。制御信号CS2は、オペアンプ1の温度、プロセスまたは電源電圧に応じて設定するようにしてもよい。
ここで、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ1のバイアス量を一時的に増大させることにより、差動出力信号OUTN、OUTPのレベルの変化するタイミングでオペアンプ1の駆動力を増大させることができる。このため、オペアンプ1のバイアス量を定常的に増大させる方法に比べて消費電力を低減させることが可能となり、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
図1は、第1実施形態に係るバイアス回路をオペアンプに適用した構成を示すブロック図である。
図1において、オペアンプ1には、差動入力信号INP、INNが入力される。そして、オペアンプ1からは、差動入力信号INP、INNに応じて差動出力信号OUTN、OUTPが出力される。
デジタル適応制御バイアス回路2には、制御信号CS1、CS2が入力される。そして、デジタル適応制御バイアス回路2からは、制御信号CS1、CS2に応じてバイアス電圧VBP、VBNが出力される。そして、バイアス電圧VBP、VBNがオペアンプ1に供給されることで、オペアンプ1のバイアス量が設定される。なお、バイアス電圧VBPは、オペアンプ1のPチャンネルトランジスタに適用することができる。バイアス電圧VBNは、オペアンプ1のNチャンネルトランジスタに適用することができる。
ここで、デジタル適応制御バイアス回路2は、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ1のバイアス量を一時的に増大させることができる(以下、適応バイアス制御と言うことがある)。なお、制御信号CS1のレベルの変化するタイミングは、制御信号CS1の立ち上がりエッジまたは立ち下がりエッジであってもよい。また、制御信号CS1のレベルの変化するタイミングは、差動出力信号OUTP、OUTNのレベルの変化するタイミングに基づいて設定することができる。この時、制御信号CS1は、差動入力信号INP、INNをサンプリングするタイミングを決めるクロックを用いるようにしてもよい。
また、デジタル適応制御バイアス回路2は、制御信号CS2に基づいて、オペアンプ1のバイアス量を一時的に増大させる時間またはオペアンプ1のバイアス量を制御することができる。制御信号CS2は、差動出力信号OUTN、OUTPの電位差に応じて設定することができる。制御信号CS2は、オペアンプ1の温度、プロセスまたは電源電圧に応じて設定するようにしてもよい。
ここで、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ1のバイアス量を一時的に増大させることにより、差動出力信号OUTN、OUTPのレベルの変化するタイミングでオペアンプ1の駆動力を増大させることができる。このため、オペアンプ1のバイアス量を定常的に増大させる方法に比べて消費電力を低減させることが可能となり、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
図2は、第1実施形態に係るバイアス回路の概略構成を示すブロック図である。
図2において、図1のデジタル適応制御バイアス回路2としてデジタル適応制御バイアス回路2Aが設けられている。デジタル適応制御バイアス回路2Aには、適応タイミング制御回路3A、電流源B1、B2、NチャンネルトランジスタT1、T2およびPチャンネルトランジスタT3が設けられている。適応タイミング制御回路3Aは、制御信号CS1のレベルの変化するタイミングに基づいて電流源B1のブースト電流Iadpを制御することで、オペアンプ1のバイアス量を一時的に増大させることができる。適応タイミング制御回路3Aには、遅延回路4Aおよび排他的論理和回路XRが設けられている。遅延回路4Aには、n(nは正の整数)段分のインバータV1〜Vnが設けられている。
図2において、図1のデジタル適応制御バイアス回路2としてデジタル適応制御バイアス回路2Aが設けられている。デジタル適応制御バイアス回路2Aには、適応タイミング制御回路3A、電流源B1、B2、NチャンネルトランジスタT1、T2およびPチャンネルトランジスタT3が設けられている。適応タイミング制御回路3Aは、制御信号CS1のレベルの変化するタイミングに基づいて電流源B1のブースト電流Iadpを制御することで、オペアンプ1のバイアス量を一時的に増大させることができる。適応タイミング制御回路3Aには、遅延回路4Aおよび排他的論理和回路XRが設けられている。遅延回路4Aには、n(nは正の整数)段分のインバータV1〜Vnが設けられている。
図3は、第1実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
図3において、パルス信号Sが立ち上がる前は、ブースト電流Iadpが非出力にされ、バイアス電流Ibiasがバイアス電流Ibに設定される。そして、制御信号CS1が入力されると、遅延回路4Aにおいて制御信号CS1が遅延されることで遅延制御信号CS1dが生成される。そして、排他的論理和回路XRにおいて、制御信号CS1と遅延制御信号CS1dの排他的論理和がとられることでパルス信号Sが生成され、電流源B1に出力される。なお、パルス信号Sのパルス幅はTadp、パルス信号Sのパルス間隔はTbに設定することができる。
そして、パルス信号Sが電流源B1に出力されると、電流源B1からブースト電流Iadpが出力される。一方、電流源B2からはバイアス電流Ibが定常的に出力される。そして、ブースト電流Iadpとバイアス電流Ibが合流することでバイアス電流Ibiasが生成され、NチャンネルトランジスタT1に供給される。そして、バイアス電流IbiasがNチャンネルトランジスタT1に供給されることで、バイアス電圧VBNが生成される。また、バイアス電流IbiasがNチャンネルトランジスタT1、T2のゲートに印加されることでバイアス電流Ibiasに応じてNチャンネルトランジスタT2に電流が流れる。このため、バイアス電流Ibiasに応じてPチャンネルトランジスタT3に電流が流れ、バイアス電圧VBPが生成される。
図3において、パルス信号Sが立ち上がる前は、ブースト電流Iadpが非出力にされ、バイアス電流Ibiasがバイアス電流Ibに設定される。そして、制御信号CS1が入力されると、遅延回路4Aにおいて制御信号CS1が遅延されることで遅延制御信号CS1dが生成される。そして、排他的論理和回路XRにおいて、制御信号CS1と遅延制御信号CS1dの排他的論理和がとられることでパルス信号Sが生成され、電流源B1に出力される。なお、パルス信号Sのパルス幅はTadp、パルス信号Sのパルス間隔はTbに設定することができる。
そして、パルス信号Sが電流源B1に出力されると、電流源B1からブースト電流Iadpが出力される。一方、電流源B2からはバイアス電流Ibが定常的に出力される。そして、ブースト電流Iadpとバイアス電流Ibが合流することでバイアス電流Ibiasが生成され、NチャンネルトランジスタT1に供給される。そして、バイアス電流IbiasがNチャンネルトランジスタT1に供給されることで、バイアス電圧VBNが生成される。また、バイアス電流IbiasがNチャンネルトランジスタT1、T2のゲートに印加されることでバイアス電流Ibiasに応じてNチャンネルトランジスタT2に電流が流れる。このため、バイアス電流Ibiasに応じてPチャンネルトランジスタT3に電流が流れ、バイアス電圧VBPが生成される。
そして、バイアス電圧VBP、VBNに従ってオペアンプ1のバイアス量が設定される。そして、オペアンプ1において、制御信号CS1に従って差動入力信号INP、INNがサンプリングされることで、差動出力信号OUTN、OUTPが生成される。この時、ブースト電流Iadpが供給されない時は、差動出力信号OUTPの立ち上がりエッジおよび立ち下がりエッジは鈍った波形(図3のOUTPの点線)になる。一方、ブースト電流Iadpを供給することにより、差動出力信号OUTPの立ち上がりエッジおよび立ち下がりエッジの波形を急峻化することができ(図3のOUTPの実線)、セトリング特性を向上させることができる。また、パルス信号Sのパルス幅Tadpを短くすることにより、消費電力を低減することができる。なお、セトリング特性の向上と消費電力の低減を両立させるために、パルス信号Sのパルス幅Tadpは、ブースト電流Iadpが供給されない時に差動出力信号OUTPが立ち上がるまでの時間または立ち下がるまでの時間に設定することができる。
また、適応バイアス制御を実現するために遅延回路4Aおよび排他的論理和回路XRなどの小規模なデジタル回路を追加すればよく、レイアウト面積の増大を抑制することが可能となるとともに、複雑な回路設計を不要とすることができる。
なお、バイアス電流Ibiasの増大処理を制御信号CS1の両エッジに適用するために、適応タイミング制御回路3Aに排他的論理和回路XRを設ける構成について示したが、バイアス電流Ibiasの増大処理を制御信号CS1の片エッジに適用する場合には、排他的論理和回路XRの代わりに論理積回路を設けることができる。
また、適応バイアス制御を実現するために遅延回路4Aおよび排他的論理和回路XRなどの小規模なデジタル回路を追加すればよく、レイアウト面積の増大を抑制することが可能となるとともに、複雑な回路設計を不要とすることができる。
なお、バイアス電流Ibiasの増大処理を制御信号CS1の両エッジに適用するために、適応タイミング制御回路3Aに排他的論理和回路XRを設ける構成について示したが、バイアス電流Ibiasの増大処理を制御信号CS1の片エッジに適用する場合には、排他的論理和回路XRの代わりに論理積回路を設けることができる。
図4(a)は、AC変調前の差動入力信号のレベルを示す図、図4(b)は、図2の制御信号CS1にチョップ制御信号CHPを用いた構成を示すブロック図、図4(c)は、AC変調後の差動入力信号のレベルを示す図、図4(d)は、入力信号とノイズの分離方法を示す図である。
図4(b)において、オペアンプ1の前段にはチョッパ回路6が接続されている。チョッパ回路6にはスイッチW1〜W4が設けられている。デジタル適応制御バイアス回路2の制御信号CS1としてチョップ制御信号CHPが用いられている。そして、チョッパ回路6は、チョップ制御信号CHPに応じてスイッチW1〜W4をオン/オフさせることにより、差動入力信号INP、INNの正負極性を交互に入れ替えてオペアンプ1に入力することができる(チョッパ補正技術)。
ここで、図4(a)に示すように、差動入力信号INPはVref+X、差動入力信号INNはVref−Xで与えられるものとする。ただし、Vrefは差動入力信号INP、INNの同相成分、Xは差動入力信号INP、INNの差動成分である。そして、チョップ制御信号CHPが立ち上がると、スイッチW1、W4がオン、スイッチW2、W3がオフされ、差動入力信号INPがオペアンプ1の非反転入力端子、差動入力信号INNがオペアンプ1の反転入力端子に入力される。一方、チョップ制御信号CHPが立ち下がると、スイッチW1、W4がオフ、スイッチW2、W3がオンされ、差動入力信号INPがオペアンプ1の反転入力端子、差動入力信号INNがオペアンプ1の非反転入力端子に入力される。
このため、図4(c)に示すように、差動入力信号INP、INNのレベルは、チョップ制御信号CHPに応じてVref+XとVref−Xとの間で交互に切り替えられる。この結果、図4(d)に示すように、差動入力信号INP、INNの周波数fが高域側にシフトされ、差動入力信号INP、INNの信号成分を差動入力信号INP、INNのノイズ成分ZP、ZNと分離することができる。
このチョッパ補正技術を用いると、差動入力信号INP、INNのレベルがほとんど変化しなくても、オペアンプ1の入力端子の正負極性が交互に入れ替えられる。このため、オペアンプ1の高速化を図るには、オペアンプ1のセトリング特性を向上させる必要がある。ここで、デジタル適応制御バイアス回路2の制御信号CS1としてチョップ制御信号CHPを用いることにより、差動出力信号OUTN、OUTPのレベルの変化するタイミングでオペアンプ1の駆動力を増大させることができる。このため、オペアンプ1の消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
図4(b)において、オペアンプ1の前段にはチョッパ回路6が接続されている。チョッパ回路6にはスイッチW1〜W4が設けられている。デジタル適応制御バイアス回路2の制御信号CS1としてチョップ制御信号CHPが用いられている。そして、チョッパ回路6は、チョップ制御信号CHPに応じてスイッチW1〜W4をオン/オフさせることにより、差動入力信号INP、INNの正負極性を交互に入れ替えてオペアンプ1に入力することができる(チョッパ補正技術)。
ここで、図4(a)に示すように、差動入力信号INPはVref+X、差動入力信号INNはVref−Xで与えられるものとする。ただし、Vrefは差動入力信号INP、INNの同相成分、Xは差動入力信号INP、INNの差動成分である。そして、チョップ制御信号CHPが立ち上がると、スイッチW1、W4がオン、スイッチW2、W3がオフされ、差動入力信号INPがオペアンプ1の非反転入力端子、差動入力信号INNがオペアンプ1の反転入力端子に入力される。一方、チョップ制御信号CHPが立ち下がると、スイッチW1、W4がオフ、スイッチW2、W3がオンされ、差動入力信号INPがオペアンプ1の反転入力端子、差動入力信号INNがオペアンプ1の非反転入力端子に入力される。
このため、図4(c)に示すように、差動入力信号INP、INNのレベルは、チョップ制御信号CHPに応じてVref+XとVref−Xとの間で交互に切り替えられる。この結果、図4(d)に示すように、差動入力信号INP、INNの周波数fが高域側にシフトされ、差動入力信号INP、INNの信号成分を差動入力信号INP、INNのノイズ成分ZP、ZNと分離することができる。
このチョッパ補正技術を用いると、差動入力信号INP、INNのレベルがほとんど変化しなくても、オペアンプ1の入力端子の正負極性が交互に入れ替えられる。このため、オペアンプ1の高速化を図るには、オペアンプ1のセトリング特性を向上させる必要がある。ここで、デジタル適応制御バイアス回路2の制御信号CS1としてチョップ制御信号CHPを用いることにより、差動出力信号OUTN、OUTPのレベルの変化するタイミングでオペアンプ1の駆動力を増大させることができる。このため、オペアンプ1の消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
図5は、図4の構成の各部の波形のシミュレーション結果を示す図である。
図5において、図2の遅延回路4Aによってチョップ制御信号CHPが遅延されることで遅延チョップ制御信号CHPdが生成される。そして、排他的論理和回路XRにおいて、チョップ制御信号CHPと遅延チョップ制御信号CHPdの排他的論理和がとられることでパルス信号Sが生成され、電流源B1に出力される。そして、パルス信号Sが電流源B1に出力されると、電流源B1からブースト電流Iadpが出力される。そして、ブースト電流Iadpとバイアス電流Ibが合流することでバイアス電流Ibiasが生成され、NチャンネルトランジスタT1に供給される。そして、バイアス電流IbiasがNチャンネルトランジスタT1に供給されることで、バイアス電圧VBNが生成される。また、バイアス電流IbiasがNチャンネルトランジスタT1、T2のゲートに印加されることでバイアス電流Ibiasに応じてNチャンネルトランジスタT2およびPチャンネルトランジスタT3に電流が流れ、バイアス電圧VBPが生成される。そして、バイアス電圧VBP、VBNに従ってオペアンプ1のバイアス量が設定される。そして、オペアンプ1において、チョップ制御信号CHPの立ち上がりおよび立ち下がりに従って差動入力信号INP、INNの正負極性が交互に反転されながら、差動出力信号OUTN、OUTPが生成される。
図5において、図2の遅延回路4Aによってチョップ制御信号CHPが遅延されることで遅延チョップ制御信号CHPdが生成される。そして、排他的論理和回路XRにおいて、チョップ制御信号CHPと遅延チョップ制御信号CHPdの排他的論理和がとられることでパルス信号Sが生成され、電流源B1に出力される。そして、パルス信号Sが電流源B1に出力されると、電流源B1からブースト電流Iadpが出力される。そして、ブースト電流Iadpとバイアス電流Ibが合流することでバイアス電流Ibiasが生成され、NチャンネルトランジスタT1に供給される。そして、バイアス電流IbiasがNチャンネルトランジスタT1に供給されることで、バイアス電圧VBNが生成される。また、バイアス電流IbiasがNチャンネルトランジスタT1、T2のゲートに印加されることでバイアス電流Ibiasに応じてNチャンネルトランジスタT2およびPチャンネルトランジスタT3に電流が流れ、バイアス電圧VBPが生成される。そして、バイアス電圧VBP、VBNに従ってオペアンプ1のバイアス量が設定される。そして、オペアンプ1において、チョップ制御信号CHPの立ち上がりおよび立ち下がりに従って差動入力信号INP、INNの正負極性が交互に反転されながら、差動出力信号OUTN、OUTPが生成される。
(第2実施形態)
図6は、第2実施形態に係るバイアス回路の概略構成を示すブロック図である。
図6において、図1のデジタル適応制御バイアス回路2としてデジタル適応制御バイアス回路2Bが設けられている。デジタル適応制御バイアス回路2Bには、図2の適応タイミング制御回路3Aの代わりに適応タイミング制御回路3Bが設けられている。適応タイミング制御回路3Bには、図2の遅延回路4Aの代わりに遅延回路4Bが設けられている。遅延回路4Bは、制御信号CS2に基づいてインバータV1〜Vnの段数を切り替えることができる。
図6は、第2実施形態に係るバイアス回路の概略構成を示すブロック図である。
図6において、図1のデジタル適応制御バイアス回路2としてデジタル適応制御バイアス回路2Bが設けられている。デジタル適応制御バイアス回路2Bには、図2の適応タイミング制御回路3Aの代わりに適応タイミング制御回路3Bが設けられている。適応タイミング制御回路3Bには、図2の遅延回路4Aの代わりに遅延回路4Bが設けられている。遅延回路4Bは、制御信号CS2に基づいてインバータV1〜Vnの段数を切り替えることができる。
図7は、第2実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
図7において、制御信号CS2に基づいてインバータV1〜Vnの段数が切り替えられることにより、制御信号CS1dの立ち上がりまたは立ち下がりのタイミングが変化する。このため、パルス信号Sのパルス幅Tadpが変化し、それに応じてブースト電流Iadpが供給される時間が変化する。この結果、バイアス電流Ibiasが増大される時間が変化する。
ここで、制御信号CS2は、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じて設定することができる。このため、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じてパルス信号Sのパルス幅Tadpを最適化することができ、オペアンプ1の消費電流の増大を最小限に抑えることができる。
図7において、制御信号CS2に基づいてインバータV1〜Vnの段数が切り替えられることにより、制御信号CS1dの立ち上がりまたは立ち下がりのタイミングが変化する。このため、パルス信号Sのパルス幅Tadpが変化し、それに応じてブースト電流Iadpが供給される時間が変化する。この結果、バイアス電流Ibiasが増大される時間が変化する。
ここで、制御信号CS2は、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じて設定することができる。このため、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じてパルス信号Sのパルス幅Tadpを最適化することができ、オペアンプ1の消費電流の増大を最小限に抑えることができる。
(第3実施形態)
図8は、第3実施形態に係るバイアス回路の概略構成を示すブロック図である。
図8において、図1のデジタル適応制御バイアス回路2としてデジタル適応制御バイアス回路2Cが設けられている。デジタル適応制御バイアス回路2Cには、図2の電流源B1の代わりに可変電流源B1´が設けられている。可変電流源B1´は、制御信号CS2に基づいてブースト電流Iadpを変化させることができる。
図8は、第3実施形態に係るバイアス回路の概略構成を示すブロック図である。
図8において、図1のデジタル適応制御バイアス回路2としてデジタル適応制御バイアス回路2Cが設けられている。デジタル適応制御バイアス回路2Cには、図2の電流源B1の代わりに可変電流源B1´が設けられている。可変電流源B1´は、制御信号CS2に基づいてブースト電流Iadpを変化させることができる。
図9は、第3実施形態に係るバイアス回路の各部の波形を示すタイミングチャートである。
図9において、制御信号CS2に基づいてブースト電流Iadpが変化させられることにより、バイアス電流Ibiasが変化させられる。
ここで、制御信号CS2は、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じて設定することができる。このため、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じてブースト電流Iadpの増大分を最適化することができ、オペアンプ1の消費電流の増大を最小限に抑えることができる。
図9において、制御信号CS2に基づいてブースト電流Iadpが変化させられることにより、バイアス電流Ibiasが変化させられる。
ここで、制御信号CS2は、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じて設定することができる。このため、差動出力信号OUTN、OUTPの電位差、オペアンプ1の温度、プロセスまたは電源電圧に応じてブースト電流Iadpの増大分を最適化することができ、オペアンプ1の消費電流の増大を最小限に抑えることができる。
(第4実施形態)
図10は、第4実施形態に係るオペアンプにバイアス回路を適用した構成を示すブロック図である。
図10において、オペアンプ11には、差動入力信号INP、INNが入力される。そして、オペアンプ11からは、差動入力信号INP、INNに応じて差動出力信号OUTN、OUTPが出力される。また、オペアンプ11には、制御信号CS1、CS2が入力される。
ここで、オペアンプ11は、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ11のテール電流(オペアンプ1の差動段に共通に流れる電流)を一時的に増大させることができる。また、オペアンプ11は、制御信号CS2に基づいて、オペアンプ1のテール電流を一時的に増大させる時間またはオペアンプ11のテール電流を制御することができる。
バイアス回路12からは、バイアス電圧VBP、VBNが定常的に出力される。そして、バイアス電圧VBP、VBNがオペアンプ1に供給されることで、オペアンプ11のバイアス量が設定される。
ここで、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ11のテール電流を一時的に増大させることにより、差動出力信号OUTN、OUTPのレベルの変化するタイミングでオペアンプ11の駆動力を増大させることができる。このため、オペアンプ11のテール電流を定常的に増大させる方法に比べて消費電力を低減させることが可能となり、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
図10は、第4実施形態に係るオペアンプにバイアス回路を適用した構成を示すブロック図である。
図10において、オペアンプ11には、差動入力信号INP、INNが入力される。そして、オペアンプ11からは、差動入力信号INP、INNに応じて差動出力信号OUTN、OUTPが出力される。また、オペアンプ11には、制御信号CS1、CS2が入力される。
ここで、オペアンプ11は、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ11のテール電流(オペアンプ1の差動段に共通に流れる電流)を一時的に増大させることができる。また、オペアンプ11は、制御信号CS2に基づいて、オペアンプ1のテール電流を一時的に増大させる時間またはオペアンプ11のテール電流を制御することができる。
バイアス回路12からは、バイアス電圧VBP、VBNが定常的に出力される。そして、バイアス電圧VBP、VBNがオペアンプ1に供給されることで、オペアンプ11のバイアス量が設定される。
ここで、制御信号CS1のレベルの変化するタイミングに基づいて、オペアンプ11のテール電流を一時的に増大させることにより、差動出力信号OUTN、OUTPのレベルの変化するタイミングでオペアンプ11の駆動力を増大させることができる。このため、オペアンプ11のテール電流を定常的に増大させる方法に比べて消費電力を低減させることが可能となり、消費電力の増大を抑制しつつ、セトリング特性を向上させることが可能となる。
図11は、第4実施形態に係るオペアンプの概略構成を示すブロック図である。
図11において、オペアンプ11には、適応タイミング制御回路11A、切替回路13、NチャンネルトランジスタT13〜T17およびPチャンネルトランジスタT11、T12が設けられている。切替回路13には、スイッチW11、W12が設けられている。NチャンネルトランジスタT13、T14は、オペアンプ11の差動段を構成することができる。PチャンネルトランジスタT11、T12は、バイアス電圧VBPに基づいてオペアンプ11のバイアス量を設定することができる。NチャンネルトランジスタT15〜T17は、バイアス電圧VBNに基づいてオペアンプ11のバイアス量を設定することができる。ここで、PチャンネルトランジスタT11とNチャンネルトランジスタT13とは互いに直列に接続されている。PチャンネルトランジスタT12とNチャンネルトランジスタT14とは互いに直列に接続されている。NチャンネルトランジスタT15のドレインはNチャンネルトランジスタT13のソースおよびNチャンネルトランジスタT14のドレインに接続されている。NチャンネルトランジスタT16、T17のドレインは、切替回路13を介してNチャンネルトランジスタT13のソースおよびNチャンネルトランジスタT14のドレインに接続されている。PチャンネルトランジスタT11、T12のゲートにはバイアス電圧VBPが印加される。NチャンネルトランジスタT15〜T17のゲートにはバイアス電圧VBNが印加される。NチャンネルトランジスタT13のゲートには差動入力信号INPが印加される。NチャンネルトランジスタT14のゲートには差動入力信号INNが印加される。NチャンネルトランジスタT13のドレインからは差動出力信号OUTNが出力される。NチャンネルトランジスタT14のソースからは差動出力信号OUTPが出力される。適応タイミング制御回路11Aは、制御信号CS1のレベルの変化するタイミングに基づいてスイッチW11、W12をオン/オフさせることで、オペアンプ1のテール電流IATを一時的に増大させることができる。また、適応タイミング制御回路11Aは、制御信号CS2に基づいてスイッチW11、W12のオン時間またはオンされる個数を制御することで、オペアンプ11のテール電流IATを一時的に増大させる時間またはオペアンプ1のテール電流IATを制御することができる。なお、適応タイミング制御回路11Aは、例えば、図6の適応タイミング制御回路3Bと同様に構成することができる。
図11において、オペアンプ11には、適応タイミング制御回路11A、切替回路13、NチャンネルトランジスタT13〜T17およびPチャンネルトランジスタT11、T12が設けられている。切替回路13には、スイッチW11、W12が設けられている。NチャンネルトランジスタT13、T14は、オペアンプ11の差動段を構成することができる。PチャンネルトランジスタT11、T12は、バイアス電圧VBPに基づいてオペアンプ11のバイアス量を設定することができる。NチャンネルトランジスタT15〜T17は、バイアス電圧VBNに基づいてオペアンプ11のバイアス量を設定することができる。ここで、PチャンネルトランジスタT11とNチャンネルトランジスタT13とは互いに直列に接続されている。PチャンネルトランジスタT12とNチャンネルトランジスタT14とは互いに直列に接続されている。NチャンネルトランジスタT15のドレインはNチャンネルトランジスタT13のソースおよびNチャンネルトランジスタT14のドレインに接続されている。NチャンネルトランジスタT16、T17のドレインは、切替回路13を介してNチャンネルトランジスタT13のソースおよびNチャンネルトランジスタT14のドレインに接続されている。PチャンネルトランジスタT11、T12のゲートにはバイアス電圧VBPが印加される。NチャンネルトランジスタT15〜T17のゲートにはバイアス電圧VBNが印加される。NチャンネルトランジスタT13のゲートには差動入力信号INPが印加される。NチャンネルトランジスタT14のゲートには差動入力信号INNが印加される。NチャンネルトランジスタT13のドレインからは差動出力信号OUTNが出力される。NチャンネルトランジスタT14のソースからは差動出力信号OUTPが出力される。適応タイミング制御回路11Aは、制御信号CS1のレベルの変化するタイミングに基づいてスイッチW11、W12をオン/オフさせることで、オペアンプ1のテール電流IATを一時的に増大させることができる。また、適応タイミング制御回路11Aは、制御信号CS2に基づいてスイッチW11、W12のオン時間またはオンされる個数を制御することで、オペアンプ11のテール電流IATを一時的に増大させる時間またはオペアンプ1のテール電流IATを制御することができる。なお、適応タイミング制御回路11Aは、例えば、図6の適応タイミング制御回路3Bと同様に構成することができる。
図12は、第4実施形態に係るオペアンプの各部の波形を示すタイミングチャートである。
図12において、パルス信号Sが立ち上がる前は、スイッチW11、W12がオフされ、テール電流IATがテール電流IAに設定される。そして、制御信号CS1が入力されると、遅延回路4Aにおいて制御信号CS1が遅延されることで遅延制御信号CS1dが生成される。そして、排他的論理和回路XRにおいて、制御信号CS1と遅延制御信号CS1dの排他的論理和がとられることでパルス信号Sが生成され、切替回路13に出力される。そして、パルス信号Sが切替回路13に出力されると、スイッチW11、W12がオンされることでブースト電流IAPがNチャンネルトランジスタT16、T17に流れる。一方、NチャンネルトランジスタT15にはテール電流IAが定常的に流れる。そして、ブースト電流IAPとテール電流IAが合流することでテール電流IATが生成される。そして、オペアンプ1において、制御信号CS1に従って差動入力信号INP、INNがサンプリングされることで、差動出力信号OUTN、OUTPが生成される。この時、ブースト電流IAPが供給されない時は、差動出力信号OUTPの立ち上がりエッジおよび立ち下がりエッジは鈍った波形(図12のOUTPの点線)になる。一方、ブースト電流IAPを供給することにより、差動出力信号OUTPの立ち上がりエッジおよび立ち下がりエッジの波形を急峻化することができ(図12のOUTPの実線)、セトリング特性を向上させることができる。また、パルス信号Sのパルス幅Tadpを短くすることにより、消費電力を低減することができる。さらに、適応バイアス制御を実現するために、遅延回路4Bおよび排他的論理和回路XRなどの小規模なデジタル回路を追加すればよく、レイアウト面積の増大を抑制することが可能となるとともに、複雑な回路設計を不要とすることができる。
また、制御信号CS2に基づいてインバータV1〜Vnの段数を切り替えることにより、パルス信号Sのパルス幅Tadpを変化させることができ、ブースト電流IAPの供給時間を変化させることができる。さらに、制御信号CS2に基づいてスイッチW11、W12がオンされる個数を変化させることにより、ブースト電流IAPの増大分を変化させることができる。
図12において、パルス信号Sが立ち上がる前は、スイッチW11、W12がオフされ、テール電流IATがテール電流IAに設定される。そして、制御信号CS1が入力されると、遅延回路4Aにおいて制御信号CS1が遅延されることで遅延制御信号CS1dが生成される。そして、排他的論理和回路XRにおいて、制御信号CS1と遅延制御信号CS1dの排他的論理和がとられることでパルス信号Sが生成され、切替回路13に出力される。そして、パルス信号Sが切替回路13に出力されると、スイッチW11、W12がオンされることでブースト電流IAPがNチャンネルトランジスタT16、T17に流れる。一方、NチャンネルトランジスタT15にはテール電流IAが定常的に流れる。そして、ブースト電流IAPとテール電流IAが合流することでテール電流IATが生成される。そして、オペアンプ1において、制御信号CS1に従って差動入力信号INP、INNがサンプリングされることで、差動出力信号OUTN、OUTPが生成される。この時、ブースト電流IAPが供給されない時は、差動出力信号OUTPの立ち上がりエッジおよび立ち下がりエッジは鈍った波形(図12のOUTPの点線)になる。一方、ブースト電流IAPを供給することにより、差動出力信号OUTPの立ち上がりエッジおよび立ち下がりエッジの波形を急峻化することができ(図12のOUTPの実線)、セトリング特性を向上させることができる。また、パルス信号Sのパルス幅Tadpを短くすることにより、消費電力を低減することができる。さらに、適応バイアス制御を実現するために、遅延回路4Bおよび排他的論理和回路XRなどの小規模なデジタル回路を追加すればよく、レイアウト面積の増大を抑制することが可能となるとともに、複雑な回路設計を不要とすることができる。
また、制御信号CS2に基づいてインバータV1〜Vnの段数を切り替えることにより、パルス信号Sのパルス幅Tadpを変化させることができ、ブースト電流IAPの供給時間を変化させることができる。さらに、制御信号CS2に基づいてスイッチW11、W12がオンされる個数を変化させることにより、ブースト電流IAPの増大分を変化させることができる。
(第5実施形態)
図13は、第5実施形態に係るΔΣ型ADコンバータの概略構成を示すブロック図である。
図13において、ΔΣ型ADコンバータには、減算器22、積分器23、ADコンバータ24およびDAコンバータ25が設けられている。減算器22の前段にはサンプラー21が接続されている。積分器23には、図1のオペアンプ1およびデジタル適応制御バイアス回路2を搭載することができる。あるいは、積分器23には、図10のオペアンプ11およびバイアス回路12を搭載するようにしてもよい。この時、積分器23には、制御信号CS1としてクロックCLKが入力され、制御信号CS2としてデジタル出力DOUTが入力される。ADコンバータ24は、量子化器として動作させることができる。DAコンバータ25は、量子化器の出力に基づいて正負が切り替えられた基準電圧VFを出力するスイッチ回路として動作させることができ、1ビットDAコンバータを用いることができる。
そして、アナログ入力AINがサンプラー21に入力されることで、クロックCLKに従ってアナログ入力AINがサンプリングされ、減算器22に入力される。また、減算器22にはアナログ出力AOUT2がDAコンバータ25から入力される。そして、減算器22において、アナログ入力AINからアナログ出力AOUT2が減算される。そして、積分器23において、減算器22の出力が積分され、その積分結果がアナログ出力AOUT1として出力される。そして、ADコンバータ24において、アナログ出力AOUT1が量子化されることでデジタル出力DOUTが生成される。そして、DAコンバータ25において、デジタル出力DOUTが1の時はAOUT2=VF、デジタル出力DOUTが0の時はAOUT2=−VFに設定される。この時、デジタル出力DOUTは1または0の数列となる。この数列の1または0の出現頻度はアナログ入力AINを再現できるように設定される。
ここで、制御信号CS1としてクロックCLKを積分器23に入力することにより、積分器23の入力信号の変化するタイミングに従って積分器23の駆動力を増大させることができ、消費電力の増大を抑制しつつ、積分器23の高速化を図ることが可能となる。
図13は、第5実施形態に係るΔΣ型ADコンバータの概略構成を示すブロック図である。
図13において、ΔΣ型ADコンバータには、減算器22、積分器23、ADコンバータ24およびDAコンバータ25が設けられている。減算器22の前段にはサンプラー21が接続されている。積分器23には、図1のオペアンプ1およびデジタル適応制御バイアス回路2を搭載することができる。あるいは、積分器23には、図10のオペアンプ11およびバイアス回路12を搭載するようにしてもよい。この時、積分器23には、制御信号CS1としてクロックCLKが入力され、制御信号CS2としてデジタル出力DOUTが入力される。ADコンバータ24は、量子化器として動作させることができる。DAコンバータ25は、量子化器の出力に基づいて正負が切り替えられた基準電圧VFを出力するスイッチ回路として動作させることができ、1ビットDAコンバータを用いることができる。
そして、アナログ入力AINがサンプラー21に入力されることで、クロックCLKに従ってアナログ入力AINがサンプリングされ、減算器22に入力される。また、減算器22にはアナログ出力AOUT2がDAコンバータ25から入力される。そして、減算器22において、アナログ入力AINからアナログ出力AOUT2が減算される。そして、積分器23において、減算器22の出力が積分され、その積分結果がアナログ出力AOUT1として出力される。そして、ADコンバータ24において、アナログ出力AOUT1が量子化されることでデジタル出力DOUTが生成される。そして、DAコンバータ25において、デジタル出力DOUTが1の時はAOUT2=VF、デジタル出力DOUTが0の時はAOUT2=−VFに設定される。この時、デジタル出力DOUTは1または0の数列となる。この数列の1または0の出現頻度はアナログ入力AINを再現できるように設定される。
ここで、制御信号CS1としてクロックCLKを積分器23に入力することにより、積分器23の入力信号の変化するタイミングに従って積分器23の駆動力を増大させることができ、消費電力の増大を抑制しつつ、積分器23の高速化を図ることが可能となる。
図14は、第5実施形態に係るΔΣ型ADコンバータの各部の波形を示すタイミングチャートである。
図14において、クロックCLKに従ってアナログ入力AINがサンプリングされ、アナログ入力AINからアナログ出力AOUT2が減算される。そして、積分器23において、その減算結果が積分されることで、アナログ出力AOUT1が得られる。そして、ADコンバータ24において、アナログ出力AOUT1が量子化されることでデジタル出力DOUTが生成される。この時、制御信号CS1としてクロックCLKを用い、制御信号CS2としてデジタル出力DOUTを用いることができる。
図14において、クロックCLKに従ってアナログ入力AINがサンプリングされ、アナログ入力AINからアナログ出力AOUT2が減算される。そして、積分器23において、その減算結果が積分されることで、アナログ出力AOUT1が得られる。そして、ADコンバータ24において、アナログ出力AOUT1が量子化されることでデジタル出力DOUTが生成される。この時、制御信号CS1としてクロックCLKを用い、制御信号CS2としてデジタル出力DOUTを用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 オペアンプ、2 デジタル適応制御バイアス回路、3A 適応タイミング制御回路、4A 遅延回路、XR 排他的論理和回路、B1、B2 電流源、T1、T2 Nチャンネルトランジスタ、T3 Pチャンネルトランジスタ
Claims (5)
- 第1制御信号のレベルの変化するタイミングに基づいてバイアス量を一時的に増大させる適応タイミング制御回路を備えるバイアス回路。
- 第2制御信号に基づいて、前記バイアス量を一時的に増大させる時間または前記バイアス量を一時的に増大させる量を制御する請求項1に記載のバイアス回路。
- 制御信号のレベルの変化するタイミングに基づいてテール電流を一時的に増大させる適応タイミング制御回路を備えるオペアンプ。
- アナログ入力とアナログ出力を減算する減算器と、
前記減算器の出力を積分する積分器と、
前記積分器の出力を量子化する量子化器と、
前記量子化器の出力に基づいて正負が切り替えられた基準電圧を前記アナログ出力として出力するスイッチ回路とを備え、
前記積分器は、
オペアンプと、
制御信号のレベルの変化するタイミングに基づいて、前記オペアンプのバイアス量またはテール電流を一時的に増大させる適応タイミング制御回路とを備えるΔΣ型ADコンバータ。 - 前記制御信号は、前記アナログ入力をサンプリングするタイミングを決めるクロックである請求項4に記載のΔΣ型ADコンバータ。
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