TW201822208A - 半導體記憶裝置 - Google Patents

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Abstract

提供半導體記憶裝置，同步於來自外部的控制訊號而可高速動作。
半導體記憶裝置，具有資料輸入部110，回應外部控制訊號而接收命令及位址等輸入資料；記憶體陣列部130，包含複數記憶體元件；資料輸出部140，回應外部控制訊號而輸出從記憶體陣列部被讀取的資料；以及，具有延遲補償功能的控制部160。延遲補償功能，在輸入資料被接收的期間，評估內部電路的延遲時間，將由評估而得的延遲資訊貯存在記憶裝置，且基於延遲資訊調整資料輸出部140的輸出時序。

Description

半導體記憶裝置
本發明是有關於半導體記憶裝置，特別是有關於回應外部控制訊號以進行資料的輸入/輸出之半導體記憶裝置的延遲補償。
與由外部輸入的時脈訊號同步以進行資料的讀/寫之半導體記憶裝置，例如同步動態隨機存取記憶體(Synchronous DRAM)，利用謀求外部訊號的高速化，試圖縮短資料讀/寫所需的時間。例如，專利文件1揭示的半導體記憶裝置，在低存取動作期間中取樣外部時脈訊號、將其延遲以產生內部時脈訊號，且回應內部時脈訊號的位準的變化，以利用外部時脈訊號的時脈將資料輸出。又，專利文件2揭示時序電路，在試驗高速運作IC的半導體試驗裝置中，可進行高精確度的延遲電路的校正。
[先前技術文件]
[專利文件]
[專利文件1]特開2007-128646號公報
[專利文件2]特開2004-219097號公報
近年來，NAND型及NOR型的快閃記憶體也要求資料傳送的高速化。像是DRAM的爆發讀取模式(burst read mode)的裝置，雖然有內部潛時(latency)，但是快閃記憶體由於沒有內部潛時，所以要使內部資料傳送和來自外部的控制訊號同步是困難的。
例如，在NAND型快閃記憶體的輸入/輸出界面，係藉由複數外部控制訊號以進行命令及位址的區別。於讀取動作中，在是外部控制訊號的命令鎖存致能訊號為H的期間，回應寫入致能訊號的上昇緣，讀取命令從I/O端子被鎖存於輸入/輸出緩衝器內，在是外部控制訊號的位址鎖存致能訊號為H的期間，回應寫入致能訊號的上昇緣，位址從I/O端子被鎖存於輸入/輸出緩衝器內。資料從記憶胞陣列被讀取的期間，快閃記憶體輸出忙碌訊號，當資料輸出的準備就緒時，將忙碌訊號切換為就緒訊號。而且在是外部控制訊號的讀取致能訊號被施加時，回應此訊號的例如下降緣，被保持在輸入/輸出緩衝器的資料從I/O端子被串列地輸出。
由於取決於晶片的環境(例如，溫度及供給電壓的變動)的內部延遲的產生，要使晶片內部資料的轉送與從晶片外部供給的控制訊號(例如寫入致能訊號及讀取致能訊號)同步，以進行資料的輸入/輸出是困難的。特別的是，若外部控制訊號的時脈頻率(或脈波頻率)越高的話，變動變得越大、利用適當時序的延遲補償變得越困難，可能會是高速動作的障礙。
本發明之目的為提供半導體記憶裝置，以解決此 種習知的問題，且可同步於來自外部的控制訊號而進行高速動作。
本發明的半導體記憶裝置，包括：資料輸入裝置，回應外部控制訊號而接收輸入資料；延遲評估裝置，在前述輸入資料被接收的期間，對反應外部控制訊號而可動作的內部電路的延遲時間進行評估，且將評估所得的延遲資訊貯存於記憶裝置；記憶體陣列，包括複數記憶體元件；資料輸出裝置，回應前述外部控制訊號而輸出從前述記憶體陣列被讀取的資料；以及，時序調整裝置，基於前述記憶裝置所貯存的延遲資訊，調整前述資料輸出裝置的輸出時序。
合意的是前述延遲評估裝置，更在前述資料輸出裝置輸出資料的期間，評估前述內部電路的延遲時間，利用藉由該評估所得的延遲資訊，更新前述記憶裝置所貯存的延遲資訊。合意的是半導體記憶裝置更包括偵測裝置，偵測與動作溫度相關的溫度資訊，且前述延遲評估裝置包括校正裝置，基於前述溫度資訊校正前述延遲資訊。合意的是前述內部電路包括RC延遲元件，用以產生表示延遲時間的脈波訊號。合意的是前述延遲評估裝置包括延遲碼產生裝置，基於從前述內部電路所輸出的脈波訊號產生延遲碼，產生的延遲碼作為前述延遲資訊而被貯存於前述記憶裝置。合意的是前述時序調整裝置，基於前述延遲資訊調整前述資料輸出裝置的RC延遲。合意的是前述時序調整裝置，基於前述延遲資訊調整前述資料輸出裝置的閘延遲。合意的是前述外部控制訊號是寫入致能訊號，用於將資 料讀進前述資料輸入裝置。合意的是前述外部控制訊號是讀取致能訊號，用於從前述資料輸出裝置輸出資料。合意的是前述輸入資料是命令。合意的是前述輸入資料是與讀取相關的命令，前述時序調整裝置調整前述資料輸出裝置輸出讀取資料時的時序。合意的是半導體記憶裝置是NAND型快閃記憶體。
依據本發明，在輸入資料被接收的期間評估內部電路的延遲，將由此評估所得的延遲資訊貯存於記憶裝置，基於該延遲資訊調整資料輸出裝置的輸出時序，以此方式能不受動作環境影響以適當的時序回應外部控制訊號使資料輸出。
100‧‧‧半導體裝置
110‧‧‧資料輸入部
120‧‧‧選擇部
130‧‧‧記憶體陣列部
140‧‧‧資料輸出部
150‧‧‧訊號接收部
160‧‧‧控制部
162‧‧‧讀寫控制部
164‧‧‧延遲補償部
200‧‧‧外部控制訊號偵測部
210‧‧‧內部電路延遲評估部
220‧‧‧延遲資訊記憶部
230‧‧‧時序調整部
300‧‧‧快閃記憶體
310‧‧‧記憶體陣列
320‧‧‧輸入/輸出緩衝器
330‧‧‧位址暫存器
340‧‧‧控制部
350‧‧‧延遲補償部
360‧‧‧字元線選擇電路
370‧‧‧頁緩衝器/感測電路
380‧‧‧行選擇電路
390‧‧‧內部電壓產生電路
第1圖顯示本發明實施例的半導體記憶裝置的概要結構的方塊圖。
第2圖顯示第1圖所示控制部的概要結構的方塊圖。
第3圖顯示本發明實施例的延遲補償部的概要結構。
第4圖是說明本發明實施例的延遲補償部的動作的流程圖。
第5A、5B圖顯示本發明實施例的延遲補償部之資料輸出部的延遲補償的一例。
第6A圖顯示本發明實施例的內部電路延遲評估部的結構，第6B圖顯示延遲碼的產生例，第6C圖顯示內部電路延遲評估部的時序圖。
第7圖顯示本發明實施例的時序調整部的第1例。
第8圖顯示本發明實施例的時序調整部的第2例。
第9圖是說明本發明第2實施例的延遲補償部的動作的流程圖。
第10圖是說明依據本發明第2實施例的延遲資訊的更新例的圖。
第11圖是說明依據本發明第3實施例的延遲資訊的更新例的圖。
第12圖顯示本發明實施例的NAND型快閃憶體的結構的方塊圖。
第13圖是說明本發明實施例的NAND型快閃記憶體的延遲補償的時序圖。
第14圖是說明本發明實施例的NOR型快閃記憶體的延遲補償的時序圖。
以下，關於本發明的實施樣態，將參照圖式作詳細說明。本發明的半導體記憶裝置並非特別地被限定，合意的是同步於外部控制訊號而可資料輸入/輸出的半導體記憶體，例如NOR型及NAND型的快閃記憶體。
[實施例]
本發明實施例的半導體記憶裝置的概要結構顯示於第1圖。本實施例的半導體記憶裝置100的結構，包括：資料輸入部110，接收來自外部的命令、位址、寫入資料等；選擇部120，基於資料輸入部110所接收的位址，選擇記憶體陣列部130的記憶體元件；記憶體陣列部130，包含複數記憶體元件； 資料輸出部140，從記憶體陣列部130的選擇記憶體元件輸出被讀取的資料；訊號接收部150，接收外部控制訊號；以及，控制部160，基於訊號接收部150所接收的外部控制訊號及資料輸入部110所接收的命令等，控制半導體記憶裝置的動作。
半導體記憶裝置100可同步於外部控制訊號而進行資料的輸入/輸出。外部控制訊號包含用以識別被輸入的命令及位址的訊號、用以識別讀取及寫入的訊號等，外部控制訊號從外部的主機裝置供給。控制部160回應外部控制訊號以解讀被輸入的命令，並進行讀取及寫入等的控制。
第2圖顯示控制部160的功能結構。控制部160包括讀寫控制部162，控制半導體記憶裝置100的讀取及寫入等(若半導體記憶裝置進行抹除動作的話則是此抹除)；以及，延遲補償部164，補償半導體記憶裝置100的內部電路的延遲。
第3圖顯示延遲補償部164的內部結構。延遲補償部164包括外部控制訊號偵測部200，偵測外部控制訊號；內部電路延遲評估部210，評估半導體記憶裝置100的內部電路的延遲；延遲資訊記憶部220，貯存藉由內部電路延遲評估部210的評估而得的內部電路延遲資訊；以及，時序調整部230，基於延遲資訊記憶部220所貯存的內部電路延遲資訊，控制資料輸出部140的時序。
外部控制訊號偵測部200透過訊號接收部150，偵測外部控制訊號是否已被接收。在合意的樣態中，外部控制訊號偵測部200偵測將命令或位址等資料從I/O端子取進到資料輸入部110時所需要的外部控制訊號。例如，當命令及位址等 的資料回應寫入致能訊號的時脈、或脈波的上昇緣或下降緣而被取進時，偵測寫入致能訊號是否已被活性化(或致能)。在合意的樣態中，外部控制訊號並非連續地被輸入至半導體記憶裝置100，只是在將命令及位址等的資料被取進資料輸入部110的期間被時脈或脈波控制的訊號。
內部電路延遲評估部210，當由外部控制訊號偵測部200偵測出外部控制訊號的活性化時，在回應外部控制訊號而資料被取進輸入部110的期間中，評估半導體記憶裝置100的內部電路延遲時間。內部電路是回應外部控制訊號而動作的電路，可以是能測定此電路的延遲時間的電路。半導體電路反應晶片的動作環境(電源電壓的變動及溫度變化)而延遲時間不同，若沒對此延遲時間進行補償，則無法從資料輸出部140輸出正確的資料。內部電路延遲評估部210，測定內部電路的延遲時間，將包含由測定所得的延遲時間的內部電路延遲資訊提供至延遲資訊記憶部220。延遲資訊記憶部220貯存此內部電路延遲資訊。延遲資訊記憶部220沒有特別限定，合意的是可高速讀/寫的暫存器或SRAM。
時序調整部230基於延遲資訊記憶部220所貯存的延遲資訊，預先地調整從資料輸出部140輸出的資料的時序。合意的是，當資料輸出部140同步外部控制訊號而輸出資料時，時序調整部230基於延遲資訊調整資料輸出部140的輸出時序，以抑制用外部控制訊號最初的時脈訊號所輸出的資料的延遲。
第4圖是本實施之半導體記憶裝置的延遲補償部 的動作流程。外部控制訊號偵測部200，監視被輸入於訊號接收部150的外部控制訊號，偵測用於資料輸入的外部控制訊號是否被活性化(S100)。當已被致能時，在反應外部控制訊號而資料被輸入的期間中，評估回應外部控制訊號而動作的內部電路的延遲(S110)，由此評估所得的內部電路的延遲資訊被貯存在延遲資訊記憶部220。
之後，半導體記憶裝置100執行基於被輸入的命令的動作(S130)。例如，當讀取命令被輸入時，在控制部160的控制下，選擇部120依據被輸入的位址選擇記憶體陣列部130的記憶體元件，讀取資料從記憶體陣列部130傳送到資料輸出部140。
時序調整部230在資料輸出準備好之前，利用貯存在延遲資訊記憶部220的延遲資訊進行資料輸出部140的時序的預先調整(S140)。時序調整部230，由於已知依據延遲資訊的延遲時間Td，所以能將資料輸出部140的輸出時序用延遲時間Td進行延遲補償。這即是為何能夠從資料輸出部140，不受晶片的動作環境(電源電壓的變動及溫度變化等)影響地以適當的時序使被延遲補償的資料輸出。
第5A圖是延遲補償部之合意的動作的一例。作為外部控制訊號，例如被施加寫入致能訊號WE#(#表示低態動作)，回應寫入致能訊號WE#，命令及位址等的資料被取進資料輸入部110。圖例中，在期間t1，回應寫入致能訊號WE#的上昇緣，A、B、C、D被鎖存於資料輸入部110，在此期間，回應寫入致能訊號WE#而動作的內部電路的延遲時間被測定。其 次，在期間t2，表示測定得的延遲時間的延遲資訊被貯存於延遲資訊記憶部220，且基於貯存的延遲資訊調整資料輸出部140的時序。又，在期間t2，基於被輸入的命令的動作，例如執行讀取動作。在之後的期間t3，從已時序調整過的資料輸出部140輸出資料。圖例中，讀取致能訊號RE#被施加作為外部控制訊號，回應讀取致能訊號RE#的下降緣，資料E、F、G、H從資料輸出部140輸出。
第5B圖是從資料輸出部140輸出資料時的時序波形。內部電路的延遲時間若是Tac，從資料輸出部140輸出的資料被用延遲時間Tac補償。亦即，若非從讀取致能訊號RE#的時脈或脈波的下降緣經過延遲時間Tac後，則無法保證正確的資料。於本實施例，由於在資料輸出前延遲時間Tac是已知，所以在資料輸出前調整資料輸出部140的時序，藉此能對回應最初的時脈或脈波的最初的輸出資料進行延遲補償。
其次，本實施例的內部電路延遲評估部210的具體結構例表示在第6A、6B圖。內部電路延遲評估部210，對如第第6A圖所示由反相器252、256、PMOS電晶體P1、NMOS電晶體N1、電阻器R、電容器C、及NAND閘254所構成的內部電路212進行評估。但是，此內部電路212的結構是一例，亦可以是此例以外的結構。
讀取致能訊號RE#或寫入致能訊號WE#被供給至輸入節點250，訊號RE#或WE#透過反相器252共同地被供給至電晶體P1、N1的閘極。電晶體P1的源極連接電源電壓，電晶體N1的源極連接GND(接地)，電晶體P1和N1之間連接電阻器R， 此外電容器C和電阻器R並列連接。連接於節點RC的電阻器R和電容器C決定內部電路的時間常數。NAND閘254的一方的輸入被供給外部控制訊號(RE#/WE#)，另一方的輸入被供給節點RC的電壓。NAND254的輸出連接反相器256，評估內部電路212的延遲的評估訊號TP從輸出節點258被輸出。
當寫入致能訊號WE#是H位準時，電晶體P1導通(ON)、電晶體N1關閉(OFF)，節點RC被充電至H位準。NAND閘254的輸出成為H位準，評估訊號TP是L位準。
寫入致能訊號WE#被低位準活性化時，電晶體P1關閉、電晶體N1導通，節點RC的電位透過電晶體N1被放電。節點RC的電位由於RC延遲不會立即過渡至L位準，亦即，寫入致能訊號WE#在過渡至L位準之後一定的延遲時間之間，節點RC的電位維持H位準。因此，RC延遲之間，NAND閘254的雙方的輸入成為H位準，評估訊號TP於RC延遲之間成為H位準的脈波。此RC時間是內部電路的動作環境(電源電壓的變動及溫度變化)的函數(function)。
此外內部電路延遲評估部230，如第6B圖所示，包括延遲碼產生部214。延遲碼產生部214，包括複數反相器段IN-1、IN-2、…、IN-8，以及鎖存各反相器段IN1~IN-8的輸出的鎖存電路LT-1、LT-2、…、LT8。一個反相器段由串聯連接的一對反相器構成，前頭的反相器段IN-1被輸入評估訊號TP，一個反相器段產生單位延遲時間。
鎖存電路包括致能輸入、資料輸入Din及資料輸出Qout，當致能輸入為高位準時，Qout=Din，當致能輸入為低位 準時，Qout保持先前值。各鎖存電路LT-1~LT-8的致能輸入共同地被輸入評估訊號TP，資料輸入Din被輸入分別對應的反相器段IN-1~IN-8的輸出，鎖存電路LT-1~LT-8的各資料Qout被供給至輸出節點259。圖例中，鎖存電路由8段構成，從8段的鎖存電路LT-1~LT-8輸出8位元的延遲碼。但是，鎖存電路的段數及延遲碼的位元數是任意的。
第6C圖表示內部電路延遲評估部230的動作波形的一例。在此，在評估訊號TP是H位準的期間，在鎖存電路LT-1~LT-4之4段的鎖存電路的資料輸入Din上，H位準的評估訊號TP被傳達。在時間t1，例如寫入致能訊號WE#一過渡至L位準，從時間t2至時間t3的期間，從內部電路212的輸出節點258輸出具有H位準的脈波的評估訊號TP，此評估訊號TP被輸入延遲碼產生部214。
在從時間t2經過1單位延遲時間後的時間ta，鎖存電路LT-1的資料輸入Din被輸入H位準的評估訊號TP-1，在從時間t2經過2單位延遲時間後的時間tb，鎖存電路LT-2的資料輸入Din被輸入H位準的評估訊號TP-2，在從時間t2經過3單位延遲時間後的時間tc，鎖存電路LT-3的資料輸入Din被輸入H位準的評估訊號TP-3，在從時間t2經過4單位延遲時間後的時間td，鎖存電路LT-4的資料輸入Din被輸入H位準的評估訊號TP-4。評估訊號TP是H位準的期間是4單位延遲時間，在從時間t2經過5單位延遲時間後的時間，當鎖存電路LT-5的資料輸入Din被輸入H位準的評估訊號TP5時，評估訊號TP是L位準。此關係在從此之後的後段的鎖存電路LT-6、LT-7、LT-8也是相同。
評估訊號TP過渡至L位準的瞬間(時間t3)，資料輸入Din被保持，鎖存電路LT-1~LT-4的資料輸出Qout保持H位準、鎖存電路LT-5~LT-8的資料輸出Qout保持L位準。因此，在輸出節點259產生「11110000」的8位元的延遲碼。產生的延遲碼作為延遲資訊貯存於延遲資訊記憶部220。之後，在時間t4，寫入致能訊號WE#過渡至H位準，內部電路212的電晶體P1導通，節點RC被充電至H位準，評估訊號TP成為L位準。
其次，本實施例的時序調整部230的具體結構例表示在第7圖。時序調整部基於延遲碼，調整使輸入節點260所接收的資料從輸出節點262輸出時的時序。輸入節點260被共同連接至PMOS電晶體P1的閘極、複數並聯連接的NMOS電晶體270的各閘極、及NMOS電晶體N1的閘極。連接電晶體P1及電晶體N1的節點RC與複數個電晶體270之間，串聯連接電阻器R1、R2、…、R8。最左側的電晶體M1和節點RC之間連接電阻器R1~R8，其相鄰的電晶體M2和節點RC之間連接電阻器R2~R8，之後以相同的方式連接電阻器，最右側的電晶體M8和節點RC之間連接電阻器R8。
又，電晶體270和GND之間，有包括複數電晶體Q1~Q8的NMOS電晶體280被連接。電晶體Q1~Q8的各閘極上，例如被供給第6B圖所產生的8位元的延遲碼。當8位元的延遲碼全部是「0」時，電晶體Q1~Q8關閉，透過電阻器R1~R8通往GND的電流路徑被截斷。亦即，供給至輸入節點260的輸入資料，不因電阻器R1~R8及電容器C的時間常數而被延遲，而從輸出節點262輸出。
另一方面，當8位元的延遲碼全是「1」時，電晶體Q1~Q8導通，節點RC處於透過電阻器R1~R8可電性連接至GND的狀態。亦即，被供給至輸入節點260的訊號，因電阻器R1~R8及電容器C的時間常數而被延遲從輸出節點262輸出。如此，依據RC時間常數的延遲，反應8位元的延遲碼被以8等級進行調整。
上述第7圖的結構是利用RC延遲調整時序的方法，而第8圖是利用閘延遲調整時序。同圖所示的時序調整部230，在輸入節點271上，包括接收延遲碼的節點272、274及276、AND閘280、NOR閘282、與反相器284。又，圖例中，藉由3位元的延遲碼進行閘延遲的例示。
在初段的AND閘280-1，輸入由輸入節點271供給的資料與來自電源電壓的H位準；在NOR閘282-1，輸入AND閘280-1的輸出與被供給至節點272的延遲碼；在反相器284-1，輸入NOR閘282-1的輸出。在次一段的AND閘280-2，輸入由輸入節點271供給的資料與反相器284-1的輸出；在NOR閘282-2，輸入AND閘280-2的輸出與被供給至節點274的延遲碼；在反相器284-2，輸入NOR閘282-2的輸出。在第3段的AND閘280-3，輸入由輸入節點271供給的資料與反相器284-2的輸出；在NOR閘282-3，輸入AND閘280-3的輸出與被供給至節點276的延遲碼；在反相器284-3，輸入NOR閘282-3的輸出。
當延遲碼是H位準時，NOR閘為失能，當延遲碼是L位準時則為致能。亦即，當延遲碼是H位準時，NOR閘的輸出被固定在L位準，反相器的輸出被固定在H位準。另一方面，當 延遲碼是L位準時，NOR閘的輸出的邏輯位準，係反應於在輸入節點271所輸入資料的邏輯位準。例如，3位元的延遲碼的全部為L位準時，藉由3段的閘，能使供給輸入節點271的資料延遲，若2位元的延遲碼是L位準(節點274、276)時，第1段的閘延遲實際上被跳過，可成為依據2段的閘的延遲。
n位元的延遲碼，在命令及位址等資料被輸入期間，由內部電路延遲評估部210產生。產生的延遲碼貯存在延遲資訊記憶部220，時序調整部230基於延遲資訊記憶部220所貯存的延遲碼，調整資料輸出部140的時序。因此，如第5B圖所示，能夠不受動作環境影響地回應外部控制訊號的下降緣，以將被輸出的資料從最初適當地延遲補償。
上述實施例中，已經表示在命令及位址等的資料被輸入時評估內部電路的延遲的例子，但是也可以在例如命令或位址其中之一被輸入時評估內部電路的延遲。此外，在命令被輸入的情形下，可以在特定的命令(例如，在命令之後伴隨資料輸出的讀取命令)被輸入時評估內部電路的延遲。
其次，說明關於本發明的第2實施例。第1實施例係在命令及位址等資料的輸入中評估內電路的延遲，然而在第2實施例係在依據延遲碼而輸出資料時再度評估內部電路的延遲，且基於其評估結果進行延遲碼的更新。
第9圖是表示本發明第2實施例的延遲補償部的動作流程。到步驟S140為止與第1實施例所述相同(第4圖)。反應讀取致能訊號RE#而從資料輸出部140輸出資料時，由內部電路延遲評估部210評估內部電路的延遲(S150)。而且，內部電路 延遲評估部210，將延遲資訊記憶部220所貯存的延遲碼更新為最新的延遲碼(S160)。
第10圖表示第2實施例的延遲補償部的一例子。如同一圖所示，作為外部控制訊號的讀取致能訊號RE#被輸入時，半導體記憶裝置100使讀取資料從資料輸出部140輸出。在資料被輸出的期間，內部電路延遲評估部210，回應讀取致能訊RE#對動作的內部電路的延遲進行再評估，依據由再評估得到的延遲資訊更新延遲資訊記憶部220的內容。例如，在第6A圖所示的內部電路212，當讀取致能訊RE#被輸入時，從輸出節點258輸出再評估訊號TP，且再評估訊號TP被輸入至延遲碼產生部214。延遲碼產生部214基於再評估訊號TP產生延遲碼，藉由此延遲碼更新延遲資訊記憶部220的內容。
如此依據第2實施樣例，通常在可變化的動作環境中，利用藉由最新的延遲評估得到的延遲資訊進行更新，能保證最適當的延遲補償。
其次，說明關於本發明的第3實施例。第3實施例中，在半導體記憶裝置100具有偵測關於動作溫度的溫度資訊的功能(例如，溫度感測器)時，基於偵測得的溫度資訊校正延遲資訊。在合意的樣態中，延遲資訊校正部保持有已規定動作溫度與延遲時間的相關關係之表或關係式，且校正藉由內部電路延遲評估部210得到的延遲資訊。
第11圖表示延遲補償動作的合意例。延遲資訊校正部，在內部電路的延遲評估被執行後的期間t2，利用基於命令的動作被執行的期間，在這期間偵測溫度資訊、且基於偵測 的溫度進行延遲資訊的溫度補償。時序調整調整部230，合意的是基於已被溫度補償的延遲資訊而調整資料輸出部140的時序。如此依據第3實施例，利用在資料輸出前基於溫度資訊校正延遲資訊，能夠進行資料輸出部140的時序的溫度補償。
能使用NAND型快閃記憶體作為半導體記憶裝置100的合意例。第12圖表示本實施例之快閃記憶體的結構。快閃記憶體300，包括：記憶體陣列310，具有配置成行列狀的複數記憶胞；輸入/輸出緩衝器320，連接外部輸入/輸出端子I/O且保持輸入/輸出資料；位址暫存器330，接收來自輸入/輸出緩衝器320的位址資料；控制部340，接收來自輸入/輸出緩衝器320的命令及來自外部的控制訊號且控制各部；延遲補償部350；字元線選擇電路360，接收來自位址暫存器330的列位址資訊Ax，且基於列位址資訊Ax的解碼結果進行時脈的選擇及字元線的選擇等；頁緩衝器/感測電路370，將從字元線選擇電路360選擇的頁被讀取的資料予以保持、且將向所選擇的頁的寫入資料予以保持；行選擇電路380，從位址暫存器330接收行位址資訊Ay，且基於行位址資訊Ay的解碼結果，進行頁緩衝器/感測電路370內的資料的選擇等；以及，內部電壓產生電路390，產生用於資料的讀取、編程及抹除等所必須的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀取電壓Vread、抹除電壓Vers等)。
記憶體陣列310具有配置在行方向之m個記憶體區塊BLK(0)、BLK(1)、…、BLK(m-1)。每1個記憶區塊中形成有複數個由複數記憶胞串聯連接的NAND串。每1個NAND串包括 串聯連接的複數記憶胞、連接在記憶胞的一端的位元線側選擇電晶體、以及連接在記憶胞的另一端的源極線側選擇電晶體，位元線側選擇電晶體的汲極連接對應的1個位元線，源極線側選擇電晶體的源極連接共同的源極線。
在快閃記憶體300讀取動作時，在位元線施加某正電壓、在選擇字元線施加某電壓(例如0V)、在非選擇字元線施加通過電壓Vpass(例如4.5V)、在選擇閘極線施加正電壓(例如4.5V)，將位元線側選擇電晶體、源極線側選擇電晶體導通，並在共同源極線施加0V。編程(寫入)動作時，在選擇字元線施加高電壓的編程電壓Vpgm(15~25V)，在非選擇字元線施加中間電位(例如10V)，使位元線側選擇電晶體導通，使源極線側選擇電晶體關閉，在位元線供給對應「0」或「1」資料的電位。抹除動作時，在區塊內的選擇字元線施加0V，在P井施加高電壓(例如20V)，藉由將浮動閘極的電子拉向基板，以區塊單位將資料抹除。
延遲補償部350，在快閃記憶體300中，評估命令及位址等資料在被輸入期間內部電路的延遲，將評估結果的延遲資訊貯存在記憶部，在從記憶體陣列的選擇記憶胞執行資料讀取之後，當從輸入/輸出緩衝器320輸出讀取資料時，基於延遲資訊調整此輸出時序。第13圖表示快閃記憶體300讀取動作時的波形。400表示命令及位址等資訊被輸入的基間。晶片致能訊號CE#成為L位準，在命令鎖存致能訊號CLE是H位準的期間，回應寫入致能訊號WE#的上昇緣，命令被取進輸出緩衝器320，之後，在位址鎖存致能訊號ALE是H位準的期間，回應寫 入致能訊號WE#的上昇緣，位址被取進輸出緩衝器320，之後，再次取進用以讀取的命令。
在此等資料的輸入被執行的期間中，快閃記憶體300的內部電路的延遲被評估，是此評估結果的延遲資訊則貯存於記憶部。回應是外部控制訊號的寫入致能訊號WE#的時脈動作，當得到複數的評估結果時，最新的評估結果被貯存於記憶部。
從記憶體陣列資料的讀取被執行的期間，忙碌訊號被輸出，之後，在410所示的期間中，資料的輸出被執行。回應讀取致能訊號RE#的下降緣被保持在輸入/輸出緩衝器320的讀取資料透過I/O端子被輸出。延遲補償部350，基於被評估的延遲資訊，調整輸入/輸出緩衝器320的輸出時序，可不受晶片的動作環境影響對讀取資料進行延遲補償、且回應讀取致能訊號RE#的下降緣而被輸出。藉此，即使讀取致能訊號RE#的頻率變高，對應於此的讀取係成為可能。
又，在此雖是將讀取動作例示，但也可以在編程動作中當命令、位址、編程資料等被輸入時，或在抹除動作中當命令、位址、編程資料等被輸入時，評估內部電路的延遲、並將是此評估結果的延遲資訊貯存。在此情形，在延遲資訊已經被貯存的情形，被更新成最新的延遲資訊。
又，NOR型快閃記憶體與NAND型相同，係利用外部控制訊號輸入命令、位址等，本發明也能適用在NOR型快閃記憶體。第14圖表示NOR型快閃記憶體的讀取動作時的波形。420表示命令及位址等資料被輸入的期間。晶片致能訊CE#過渡 至L位準的期間，回應時脈訊號CLK的上昇緣而位址被輸入。延遲補償部350在位址被輸入的期間評估內部電路的延遲。其次，選擇記憶胞的資料從記憶體陣列被讀取，此期間，準備訊號RDY成為H位準。準備訊號過渡至L位準且輸出致能訊號QE#是L位準的期間，回應時脈訊號CLK的上昇緣，讀取資料被輸出。此時，最初的輸出資料的輸出時序係基於延遲資訊而被調整。
如上所述是詳細說明本發明合意的實施樣態，但是本發明並非限制於特定的實施樣態，於申請專利範圍所載的本發明的要點範圍內是有各種變形和更動之可能。

Claims (12)

  1. 一種半導體記憶裝置，包括：資料輸入裝置，回應外部控制訊號而接收輸入資料；延遲評估裝置，在前述輸入資料被接收的期間，對反應前述外部控制訊號而可動作的內部電路的延遲時間進行評估，且將評估所得的延遲資訊貯存於記憶裝置；記憶體陣列，包括複數記憶體元件；資料輸出裝置，回應前述外部控制訊號而輸出從前述記憶體陣列被讀取的資料；以及時序調整裝置，基於前述記憶裝置所貯存的延遲資訊，調整前述資料輸出裝置的輸出時序。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中前述延遲評估裝置，更在前述資料輸出裝置輸出資料的期間，評估前述內部電路的延遲時間，利用藉由該評估所得的延遲資訊，更新前述記憶裝置所貯存的延遲資訊。
  3. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中半導體記憶裝置更包括偵測裝置，偵測與動作溫度相關的溫度資訊；前述延遲評估裝置包括校正裝置，基於前述溫度資訊校正前述延遲資訊。
  4. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中前述內部電路包括RC延遲元件，用以產生表示延遲時間的脈波訊號。
  5. 如申請專利範圍第4項所述的半導體記憶裝置，其中 前述延遲評估裝置包括延遲碼產生裝置，基於從前述內部電路所輸出的脈波訊號產生延遲碼，產生的延遲碼作為前述延遲資訊而被貯存於前述記憶裝置。
  6. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中前述時序調整裝置，基於前述延遲資訊調整前述資料輸出裝置的RC延遲。
  7. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中前述時序調整裝置，基於前述延遲資訊調整前述資料輸出裝置的閘延遲。
  8. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中前述外部控制訊號是寫入致能訊號，用於將資料讀進前述資料輸入裝置。
  9. 如申請專利範圍第1或2項所述的半導體記憶裝置，其中前述外部控制訊號是讀取致能訊號，用於從前述資料輸出裝置輸出資料。
  10. 如申請專利範圍第1項所述的半導體記憶裝置，其中前述輸入資料是命令。
  11. 如申請專利範圍第1或10項所述的半導體記憶裝置，其中前述輸入資料是與讀取相關的命令，前述時序調整裝置調整前述資料輸出裝置輸出讀取資料時的時序。
  12. 如申請專利範圍第1、2或10項所述的半導體記憶裝置，其中半導體記憶裝置是NAND型快閃記憶體。
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