JP2007018675A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、低速の動作テストによるデータ読み出し時に、アクセスタイム不良を検出することを最も主要な特徴とする。
【解決手段】メモリセルアレイ１１と、メモリセルアレイ１１に記憶されたデータをクロック信号CLKに同期して読み出すデータ読み出し回路と、データ読み出し回路の動作を制御する制御回路２１と、データ読み出し回路から読み出されたデータをラッチし、出力するラッチ回路１９と、ラッチ回路１９の前段に設けられたスイッチ回路１８と、テストモードのデータ読み出し時に、データ読み出し開始後からアクセスタイムのしきい値に相当する時間だけスイッチ回路１８が導通するようにスイッチ回路の動作を制御するスイッチ制御回路２２を具備する。
【選択図】図１

Description

本発明は、クロック信号に同期して動作するクロック同期式の半導体記憶装置に係り、特に低速の動作テストによりアクセスタイムの良否判定が行われる半導体記憶装置に関する。

クロック同期式の半導体記憶装置、例えばSRAM（Static Random Access Memory）混載のASIC（Application Specific Integrated Circuits）において、SRAMの動作テストを行う際、回路構成上の制約により、実動作時に使用される周波数よりも低い周波数のクロック信号を用いて動作テストを行う場合がある。このように、低速で動作テストを行う際に、SRAMのアクセスタイムの不良が検知できない問題がある。そのメカニズムについて以下に説明する。

図１１は、高周波数のクロック信号を使用した高速の動作テスト時におけるSRAMの主要な信号波形の一例を示している。データの読み出し時（リード時）、クロック信号CLKが立ち上がると、メモリセルからのデータ読み出し動作が開始され、アクセスタイムＴac後にデータが出力端子（OUT）から出力される。正常な動作が行われた場合、出力データは期待値と等しくなり、動作テストはパス（pass）する。一方、SRAMが異常動作し、アクセスタイムが異常値Ｔac´（Ｔac´＞Ｔac）になった場合、期待値との比較を行う際に、前周期の出力データと期待値とが比較されるため、前周期と期待値とが異なる場合には動作テストはフェイル（fail）となる。

図１２は、低周波数のクロック信号を使用した低速の動作テスト時におけるSRAMの主要な信号波形の一例を示している。正常な動作が行われた場合、出力データは必ず期待値と等しくなり、動作テストはパスする。一方、SRAMが異常動作し、アクセスタイムが異常値（Ｔac´）になった場合でも、期待値との比較を行う際に、出力データと期待値とが一致すれば動作テストはパスする。この場合、アクセスタイムの不良を検出することはできない。なお、図１１及び図１２において、STROBE信号は、SRAMの動作テストを行うテスト装置が、SRAMからの出力データを取り込むタイミングを決定するための信号である。

上述したように、従来のクロック同期式の半導体記憶装置では、低速で動作テストが行われる際に、アクセスタイムの不良が検出しきれないという問題が生じている。

なお、特許文献１には、アクセス時間測定の精度を向上させるために、メモリ部に入力されるアドレス信号を第１クロック信号に同期してラッチ可能な第１ラッチ回路と、メモリ部からの出力データを第２クロック信号に同期してラッチ可能な第２ラッチ回路と、第２クロック信号に同期してアドレス信号をラッチ可能な第３ラッチ回路を含み、第１クロック信号及び第２クロック信号のそれぞれについて半導体集積回路の外部における導電路での電気長の差を求めて、この電気長差を補正するものが開示されている。
特開平９−１２７２０５号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、低速で動作テストが行われる際に、アクセスタイムの不良を確実に検出できる半導体記憶装置を提供することである。

本発明の半導体記憶装置は、データを記憶するメモリ回路と、上記メモリセル回路に記憶されたデータをクロック信号に同期して読み出すデータ読み出し回路と、上記データ読み出し回路の動作を制御するデータ読み出し制御回路と、上記データ読み出し回路から読み出されたデータをラッチし、出力するラッチ回路と、上記ラッチ回路の前段に設けられた第１のスイッチ回路と、テストモードのデータ読み出し時に、データ読み出し開始後からアクセスタイムのしきい値に相当する時間だけ上記第１のスイッチ回路が導通するように上記第１のスイッチ回路の動作を制御するスイッチ制御回路を具備したことを特徴する。

本発明の半導体記憶装置によれば、低速で動作テストが行われる際に、アクセスタイムの不良を確実に検出することができる。

以下、図面を参照して本発明の半導体記憶装置を実施の形態により説明する。

図１は本発明の第１の実施の形態に係るSRAMの構成を示すブロック図である。なお、図１ではデータ読み出し系回路の構成についてのみ示しているが、実際のSRAMではデータ書き込み系回路も設けられており、図１では図示を省略している。

メモリセルアレイ１１内には、それぞれ図示しない複数のビット線及びワード線が互いに交差するように設けられており、かつ各ビット線及びワード線の交点にはそれぞれ図示しないメモリセルが接続されている。ロウデコーダ１２は、内部ロウアドレスに基いてメモリセルアレイ１１内のワード線を選択する。プリチャージ回路１３は、メモリセルアレイ１１内のメモリセルからデータを読み出す（メモリアクセス）際に、データ読み出しに先立ってビット線の電位を一定電位にプリチャージする。

第１のカラム選択回路１４は、カラムデコーダ１５から出力される内部カラムアドレスの一部のアドレスに基いて、メモリセルアレイ１１内のビット線を選択する。第１のカラム選択回路１４にはセンスアンプ回路１６が接続されている。センスアンプ回路１６は、第１のカラム選択回路１４で選択されたビット線に読み出された信号をセンスし、データを出力する。センスアンプ回路１６には第２のカラム選択回路１７が接続されている。第２のカラム選択回路１７は、カラムデコーダ１５から出力される内部カラムアドレスの残りのアドレスに基いて、センスアンプ回路１６のセンスデータを選択する。

第２のカラム選択回路１７で選択されたデータは、スイッチ回路１８を介してラッチ回路１９に送られる。ラッチ回路１９はデータをラッチする。ラッチ回路１９でラッチされたデータは、バッファ回路２０を介してSRAM外部にリードデータとして出力される。

制御回路２１は、アドレス及びクロック信号CLK等を受け、ロウデコーダ１２及びカラムデコーダ１５に内部ロウアドレス及び内部カラムアドレスを供給すると共に、ロウデコーダ１２、プリチャージ回路１３、カラムデコーダ１５、及びセンスアンプ回路１７の動作を制御する。

ロウデコーダ１２、プリチャージ回路１３、第１のカラム選択回路１４、カラムデコーダ１５、センスアンプ回路１６、及び第２のカラム選択回路１７は、メモリセルアレイ（メモリ回路）１１に記憶されたデータをクロック信号CLKに同期して読み出すデータ読み出し回路を構成しており、制御回路（データ読み出し制御回路）２１はデータ読み出し回路の動作を制御する。

スイッチ回路１８の動作は制御信号OUTHOLDに基いて制御される。制御信号OUTHOLDはスイッチ制御回路２２で生成される。スイッチ制御回路２２にはクロック信号CLKが供給される。スイッチ制御回路２２は、テストモードのデータ読み出し動作の際に、データ読み出し開始後からアクセスタイムのしきい値に相当する時間だけ、スイッチ回路１８が導通するように制御信号OUTHOLDを生成する。

スイッチ制御回路２２は、クロック信号CLKを一定時間遅延する遅延回路２３、この遅延回路２３の出力を反転するインバータ回路２４、クロック信号CLKとインバータ回路２４の出力とが入力されるＡＮＤ回路２５、電源電圧Vcc（第１の電圧）が供給される電源ノード（第１のノード）と第２のノードとの間にソース、ドレイン間の電流通路が挿入され、ゲート電極にインバータ回路２４の出力が供給されるＰチャネルのトランジスタ２６、第２のノードと接地電圧GND（第２の電圧）が供給される第３のノードとの間にソース、ドレイン間の電流通路が挿入され、ゲート電極にＡＮＤ回路２５の出力が供給されるＮチャネルのトランジスタ２７、２個のインバータ回路からなり第２のノードの信号をラッチするラッチ回路２８、及びＯＲ回路２９を有する。

ラッチ回路２８は制御信号OUTHOLDを出力する。ＯＲ回路２９には、制御信号OUTHOLDと、テストモード時に“Ｌ”レベルにされるテストモード信号TMODとが供給される。ＯＲ回路２９は、テストモード時に制御信号OUTHOLDをスイッチ回路１８に供給し、テストモード信号TMODが“Ｈ”レベルにされる通常動作時には、制御信号OUTHOLDの論理レベルに関わらずに“Ｈ”レベルの信号をスイッチ回路１８に供給する。通常動作時に、スイッチ回路１８は常時動作状態にされる。

スイッチ制御回路２１内の遅延回路２２の信号遅延時間Tdelayは、アクセスタイムのしきい値に相当する時間に設定されている。このアクセスタイムのしきい値は、SRAMのアクセスタイムの規格値よりも僅かに大きな値である。

SRAMの動作テストを行う場合には、図２に示すように、SRAM１００に対してテスト装置２００が接続される。アクセスタイムの良否判定テストは、所定のデータ、例えばチェッカーパターンと呼ばれる“１”、“０”のデータが交互に繰り返されるデータが予めSRAM１００内のメモリセルアレイに書き込まれる。テスト時には、テスト装置２００からSRAM１００にクロック信号CLK等が供給され、SRAM１００からはデータが読み出され、テスト装置２００に供給される。テスト装置２００では、SRAM１００からの読み出しデータが期待値と比較され、良否判定が行われる。

次に、アクセスタイムの良否判定を行うテストモード時における図１のSRAMの動作を、図３の波形図を参照して説明する。なお、図３中に示されている信号DCLKは、スイッチ制御回路２２内の遅延回路２３の遅延出力信号である。

制御回路２１にアドレスとクロック信号CLKとが供給されることによって、データの読み出しが開始される。読み出しの開始後、プリチャージ回路１３によってメモリセルアレイ１１内のビット線が一定電位にプリチャージされる。さらに、ロウデコーダ１２によってメモリセルアレイ１１内のワード線が選択され、カラム選択回路１４、１７及びセンスアンプ１６によって、メモリセルアレイ１１内のビット線が選択され、選択されたビット線に読み出されたデータがセンスされる。

一方、データの読み出しが開始された際に、クロック信号CLKの立ち上がりに同期して、アクセスタイムのしきい値に相当する時間だけ“Ｈ”レベルにされた制御信号OUTHOLDがスイッチ制御回路２２で生成される。なお、スイッチ制御回路２２の動作については後に詳述する。スイッチ回路１８は、制御信号OUTHOLDが“Ｈ”レベルになっている期間に導通し、カラム選択回路１７から出力されるセンスデータを出力する。スイッチ回路１８から出力されたデータは、ラッチ回路１９でラッチされ、バッファ回路２０を介してSRAM外部にリードデータとして出力される。

先に述べたように、制御信号OUTHOLDが“Ｈ”レベルになっている期間（Tdelay）は、アクセスタイムのしきい値に相当する時間に設定されており、このアクセスタイムのしきい値はSRAMのアクセスタイムの規格値よりも僅かに大きい。

データの読み出し時に、正常な動作が行われた場合、スイッチ回路１８が導通している期間に、正常なアクセスタイム（Ｔac）で読み出されたデータがこのスイッチ回路１８を介してラッチ回路１９に送られる。従って、出力データは期待値と等しくなり、動作テストはパス（pass）する。

一方、SRAMが異常動作し、アクセスタイムが異常値Ｔac´（Ｔac´＞Ｔac）になった場合、アクセスタイムＴac´の終了前にスイッチ回路１８が非導通になり、前周期のセンスデータがスイッチ回路１８を介してラッチ回路１９に送られる。従って、この場合には動作テストはフェイル（fail）となる。

本実施形態のSRAMによれば、テストモードのデータの読み出し時に、制御信号OUTHOLDが“Ｈ”レベルとなる期間（Tdelay）は、クロック信号CLKの周波数とは無関係に一定である。このため、テスト装置から出力されるクロック信号CLKの周波数が低く、低速の動作テストが行われる場合であっても、アクセスタイムの不良を確実に検出することができる。

なお、通常動作時のデータの読み出し時には、テストモード信号TMODによって、スイッチ回路１８は常時導通状態にされる。

次に、図１中のスイッチ制御回路２２の動作を、図４及び図５の波形図を参照して説明する。図４及び図５はそれぞれスイッチ制御回路２２の要部の信号波形を示しており、図４はクロック信号CLKのデューティ（duty）が比較的大きい場合を、図５は比較的小さい場合を示している。

図４に示すように、クロック信号CLKが“Ｈ”レベルに立ち上がってから後、Tdelayの期間が経過すると、遅延回路２３の出力信号DCLKが“Ｈ”レベルに立ち上がる。一方、DCLKが“Ｈ”レベルに立ち上がる前では、インバータ回路２４の出力信号Ａは“Ｈ”レベルであり、Ｐチャネルのトランジスタ２６はオフ状態である。また、クロック信号CLKが“Ｈ”レベルに立ち上がってから後、インバータ回路２４の出力信号Ａが“Ｌ”レベルになる前では、ＡＮＤ回路２５の出力信号Ｂは“Ｈ”レベルであり、Ｎチャネルのトランジスタ２７はオン状態である。すなわち、クロック信号CLKが“Ｈ”レベルに立ち上がってから後、Tdelayの期間が経過するまでの期間では、トランジスタ２６、２７の接続ノードの信号Ｃは“Ｌ”レベルとなっており、ラッチ回路２８のラッチ出力信号Ｄは“Ｈ”レベルである。従って、テストモード信号TMODが“Ｌ”レベルにされていれば、スイッチ制御回路２２からは、クロック信号CLKの立ち上がりに同期して“Ｈ”レベルとなり、遅延回路２３の出力信号DCLKの立ち上がりに同期して“Ｌ”レベルに落ちる制御信号OUTHOLDが出力される。

図４に示した波形図は、クロック信号CLKのデューティが比較的大きく、クロック信号CLKが“Ｈ”レベルとなっている期間Tchが、遅延回路２３における遅延時間Tdelayよりも長い、つまりTch＞Tdelayの場合である。

これに対し、図５に示した波形図は、クロック信号CLKのデューティが比較的小さく、クロック信号CLKが“Ｈ”レベルとなっている期間Tchが、遅延回路２３における遅延時間Tdelayよりも短い、つまり、Tch＜Tdelayの場合を示している。クロック信号CLKが“Ｈ”レベルに立ち上がった後、遅延回路２３の遅延出力信号DCLKが“Ｈ”レベルに立ち上がるよりも前に、クロック信号CLKが“Ｌ”レベルに落ちる場合、信号Ａが“Ｈ”レベルでかつ信号Ｂが“Ｌ”レベルとなり、Ｐチャネル及びＮチャネルのトランジスタ２６、２７が共にオフ状態になる期間が生じる。トランジスタ２６、２７が共にオフ状態になると、トランジスタ２６、２７の接続ノードの信号Ｃは不安定なレベルとなる。しかし、信号Ｃはラッチ回路２８によってラッチされるので、Ｎチャネルのトランジスタ２７がオン状態からオフ状態に変化しても、信号Ｃは“Ｌ”レベルに、信号Ｄは“Ｈ”レベルにそれぞれ安定に保持される。

つまり、スイッチ制御回路２２内のラッチ回路２８は、クロック信号CLKのデューティに関わらずに、常に安定して制御信号OUTHOLDを生成するために設けられているものである。従って、Tch＞Tdelayの関係が成立するようにクロック信号CLKのデューティと遅延回路２３の遅延時間が設定されている場合には、ラッチ回路２８を省略することができる。

図６は、図１中のスイッチ制御回路２２の他の構成例を示している。図１中に示したスイッチ制御回路２２では、制御信号OUTHOLDの“Ｈ”レベル期間は遅延回路２３の遅延時間によって決定されており、この期間は固定されている。これに対して、図６に示した構成のスイッチ制御回路２２は、制御信号OUTHOLDの“Ｈ”レベル期間が制御データに基いてプログラムできるようにしたものである。

図６に示すスイッチ制御回路２２は、ディレイロックループ（ＤＬＬ）回路３０とＯＲ回路２９とから構成されている。ディレイロックループ回路３０は、クロック信号CLKの周期の１／ｎ（ｎは正の整数）のパルス幅を持つ信号を制御信号OUTHOLDとして生成する。上記ｎの値は制御データに応じて調整される。

図６に示すスイッチ制御回路２２を有するSRAMの動作テストを行う場合には、図７に示すように、SRAM１００に対してテスト装置２００が接続される。テスト時には、テスト装置２００からSRAM１００にクロック信号CLKと制御信号OUTHOLDの“Ｈ”レベル期間を調整するための制御データが供給され、SRAM１００からはデータが読み出され、テスト装置２００に供給される。

図８は、図６中のディレイロックループ回路３０の具体的な構成の一例を示すブロック図である。このディレイロックループ回路３０は、一般に良く知られているものであり、クロック信号CLKを遅延する可変遅延線３１と、可変遅延線３１の出力信号が供給される出力バッファ回路３２と、この出力バッファ回路３２の出力信号及びクロック信号CLKをサンプリングして可変遅延線３１を制御する制御回路３２とを有する。

図９は、図６に示すスイッチ制御回路２２内のディレイロックループ回路３０の「ｎ」の値が例えば４に設定されている場合の、図３に対応した波形図を示している。つまり、ディレイロックループ回路３０は、クロック信号CLKの１／４周期のパルス幅（1/4・Tcyc）を持つ制御信号OUTHOLDを生成する。もちろん、1/4・TcycはTacよりも僅かに長い。

データの読み出し時に、正常な動作が行われた場合、スイッチ回路１８が導通している期間に、正常なアクセスタイム（Ｔac）で読み出されたデータがスイッチ回路１８を介してラッチ回路１９に送られる。従って、出力データは期待値と等しくなり、動作テストはパス（pass）する。

一方、SRAMが異常動作し、アクセスタイムが異常値Ｔac´（Ｔac´＞Ｔac）になった場合、アクセスタイムＴac´の終了前にスイッチ回路１８が非導通になり、前周期のセンスデータがスイッチ回路１８を介してラッチ回路１９に送られる。従って、この場合には動作テストはフェイル（fail）となる。

ところで、第１の実施の形態では、図１に示すように、第２のカラム選択回路１７とラッチ回路１９との間、つまりラッチ回路１９の前段に、制御信号OUTHOLDによって制御されるスイッチ回路１８を設けている。

しかし、スイッチ回路１８をわざわざ設けずに、第２のカラム選択回路１７内に設けられているスイッチ回路をこのスイッチ回路１８と共用することができる。

図１０は、本発明の第２の実施の形態に係るSRAMの一部の構成を示す回路図である。センスアンプ回路１６は複数のセンスアンプ（Ｓ／Ａ）１６−１〜１６−ｍからなり、第２のカラム選択回路１７は複数のスイッチ回路１７−１〜１７−ｍからなる。第２のカラム選択回路１７内の複数のスイッチ回路１７−１〜１７−ｍは、カラムデコーダ回路１５から出力されるデコード信号に応じていずれか１つが選択され、センスアンプ回路１６内の対応するセンスアンプのセンスデータをラッチ回路１９に出力する。

そこで、図１０に示すように、カラムデコーダ回路１５と第２のカラム選択回路１７との間に複数のＡＮＤ回路４０を挿入し、これら各ＡＮＤ回路４０に対し、カラムデコード信号、及び図１あるいは図６に示されるスイッチ制御回路２２で生成される制御信号OUTHOLDを供給し、第２のカラム選択回路１７内の複数のスイッチ回路１７−１〜１７−ｍの導通期間を制御信号OUTHOLDに応じて制御する。これにより、図１中のスイッチ回路１８を省略することができる。

この第２の実施の形態のSRAMでは、第１の形態のSRAMと同様に、テストモードのデータの読み出し時に、テスト装置から出力されるクロック信号の周波数が低く、低速の動作テストが行われる場合であっても、アクセスタイムの不良を確実に検出することができるという効果が得られる。

なお、本発明は上記した実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば上記各実施の形態では、本発明をSRAMに実施した場合を説明したが、これはSRAMの他にDRAM、フラッシュメモリ等、クロック同期式の半導体記憶装置全般に実施することができる。

第１の実施の形態に係るSRAMのブロック図。 図１のSRAMの動作テストを行う場合のSRAMとテスト装置との接続状態を示すブロック図。 図１のSRAMの動作を説明するための波形図。 図１中のスイッチ制御回路の動作を説明するための波形図。 図１中のスイッチ制御回路の動作を説明するための波形図。 図１中のスイッチ制御回路の他の構成例を示す回路図。 図６に示すスイッチ制御回路を有するSRAMの動作テストを行う場合のSRAMとテスト装置との接続状態を示すブロック図。 図６中のディレイロックループ回路の具体的な構成の一例を示すブロック図。 図６に示すスイッチ制御回路を有するSRAMの動作を説明するための波形図。 本発明の第２の実施の形態に係るSRAMの一部の構成を示す回路図。 高周波数のクロック信号を使用した高速の動作テスト時におけるSRAMの信号波形図。 低周波数のクロック信号を使用した低速の動作テスト時におけるSRAMの信号波形図。

符号の説明

１１…メモリセルアレイ、１２…ロウデコーダ、１３…プリチャージ回路、１４…第１のカラム選択回路、１５…カラムデコーダ、１６…センスアンプ回路、１７…第２のカラム選択回路、１８…スイッチ回路、１９…ラッチ回路、２０…バッファ回路、２１…制御回路、２２…スイッチ制御回路。

Claims (5)

1. データを記憶するメモリ回路と、
   上記メモリセル回路に記憶されたデータをクロック信号に同期して読み出すデータ読み出し回路と、
   上記データ読み出し回路の動作を制御するデータ読み出し制御回路と、
   上記データ読み出し回路から読み出されたデータをラッチし、出力するラッチ回路と、
   上記ラッチ回路の前段に設けられた第１のスイッチ回路と、
   テストモードのデータ読み出し時に、データ読み出し開始後からアクセスタイムのしきい値に相当する時間だけ上記第１のスイッチ回路が導通するように上記第１のスイッチ回路の動作を制御するスイッチ制御回路
   を具備したことを特徴する半導体記憶装置。
2. 前記第１のスイッチ回路は、アクセスタイムの測定時にのみ前記アクセスタイムのしきい値に相当する時間だけ導通するように制御され、通常動作時には常時導通するように制御されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記メモリ回路は複数のビット線を含むメモリセルアレイを有し、
   前記データ読み出し回路は、
   上記ビット線を選択する第１のカラム選択回路と、
   前記第１のカラム選択回路によって選択されたビット線のデータをセンスするセンスアンプ回路と、
   前記センスアンプ回路でセンスされたデータが供給され、第２のスイッチ回路を有する第２のカラム選択回路を有することを特徴とする請求項１記載の半導体記憶装置。
4. 前記スイッチ制御回路は、
   前記クロック信号を遅延する遅延回路と、
   前記遅延回路の出力を反転するインバータ回路と、
   前記クロック信号と前記インバータ回路の出力とが入力されるＡＮＤ回路と、
   第１の電圧が供給される第１のノードと第２のノードとの間に電流通路が挿入され、ゲート電極に上記インバータ回路の出力が供給されるＰチャネルのトランジスタと、
   上記第２のノードと第２の電圧が供給される第３のノードとの間に電流通路が挿入され、ゲート電極に上記ＡＮＤ回路の出力が供給されるＮチャネルのトランジスタと、
   上記第２のノードの信号をラッチするラッチ回路とを有し、
   上記ラッチ回路の出力ノードの信号によって前記第１のスイッチ回路の動作が制御されることを特徴とする請求項１記載の半導体記憶装置。
5. 前記スイッチ制御回路は、
   前記クロック信号を受け、前記クロック信号の周期の１／ｎ（ｎは正の整数）のパルス幅を持つ信号を生成するディレイロックループ（ＤＬＬ）回路を有し、このディレイロックループ回路の出力信号によって前記第１のスイッチ回路の動作が制御されることを特徴とする請求項１記載の半導体記憶装置。

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