JP2005210716A - 遅延信号発生回路及びこれを含んだメモリシステム - Google Patents

Abstract

【課題】インバータチェーンを利用して工程、電圧及び温度変化にかかわらず安定的な遅延信号を生成することができる回路及びそれを含んだメモリシステムを提供する。
【解決手段】遅延信号発生回路は遅延回路及び遅延制御回路を含む。前記遅延回路は第１クロック信号を順次に遅延させて複数個の遅延信号を発生し、前記遅延信号のうちのいずれか一つを出力する。前記遅延制御回路は前記第１クロック信号の２倍の周波数を有する第２クロック信号の遷移に応答して前記出力された遅延信号をサンプリングし、前記出力された遅延信号が増加／減少した遅延時間を有するように前記サンプリングされた値によって前記遅延回路を制御する。
【選択図】図４

Description

本発明は半導体集積回路装置に関するものであり、さらに具体的には工程、電源電圧及び温度変化に対して安定的に遅延信号を発生する回路に関するものである。

ダブルデータレート(ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ：ＤＤＲ)メモリ装置は、クロック信号の上昇及び下降エッジ(遷移)でデータを読み出したり書き込んだりする。したがって、ＤＤＲメモリは、クロック信号の上昇エッジでデータを読み出し及び書き込みを行うメモリ装置の２倍のデータレートを提供する。ＤＤＲメモリ装置とインターフェースするためにメモリコントローラ(ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ)が使われうる。メモリコントローラは、データが信頼性をもってメモリに書き込まれるように適切なタイミング関係で書き込みデータ、書き込みデータストローブ、および書き込み命令をＤＤＲメモリ装置に提供する。また、メモリコントローラは、読み出し動作の間、ＤＤＲメモリからの読み出しデータをフェッチするために使われる。

読み出し動作の間、図１に示したように、ＤＤＲメモリは、／ＣＳ信号がローに遷移し、読み出し命令が入力されれば、よく知られた方式によって読み出し動作を実行する。所定時間の経過後に、ＤＤＲメモリは、読み出されたデータを読み出しデータストローブ信号とともにデータを出力する。その次に、メモリコントローラは、ＤＤＲメモリから読み出しデータストローブとともに読み出しデータを受け入れる。ＤＤＲメモリは読み出しデータＤＱｓと一致する読み出しデータストローブＱＳを出力する。すなわち、読み出しデータストローブＱＳは、読み出しデータと同期させられる。ここで、読み出しデータストローブＱＳは、クロック信号ＣＫを利用してＤＤＲメモリ装置内で生成された信号である。一つの問題点は、図１に示したように、読み出しデータストローブＱＳがクロック信号ＣＫに同期しないことである。メモリコントローラは、１／４クロックサイクルだけ読み出しデータストロボＱＳを遅延させ、１／４クロックサイクルだけ遅延された読み出しデータストローブＱＳの上昇および下降エッジで各々データをフェッチする。したがって、メモリコントローラ内で正確に１／４クロックサイクルだけ遅延された読み出しデータストローブを得ることが必須である。

１／４クロックサイクルだけ遅延された読み出しデータストローブは、インバータ遅延回路(ｉｎｖｅｒｔｅｒ ｄｅｌａｙ ｃｉｒｃｕｉｔ)及び遅延同期ループ(ｄｅｌａｙ ｌｏｃｋｅｄ ｌｏｏｐ：ＤＬＬ)回路を利用して生成されることができる。ＤＬＬ回路は、正確な遅延時間を保障することができる一方、３０ｍＷ以上の相当の電力を消耗する。インバータ遅延回路は、少ない電力を消耗する一方、正確な遅延時間を保障することができない。正確な遅延時間を保障することができない理由は、インバータ遅延回路の遅延時間が工程、電圧及び温度変化(Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ ａｎｄ Ｔｅｍｐｅｒａｔｕｒｅ ｖａｒｉａｔｉｏｎｓ)に依存するためである。例えば、インバータ数と遅延時間との関係を示す図２を参照すれば、１．８ｎｓの遅延時間を得るために、ＮＮの工程条件で製造される２４個のインバータを利用してインバータ遅延回路を実現すると仮定すれば、図２において、“ＦＦ”は高速ＮＭＯＳトランジスタ(ｆａｓｔ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ)と高速ＰＭＯＳトランジスタの工程条件を意味し、“ＮＮ”は標準ＮＭＯＳトランジスタ（ｔｙｐｉｃａｌ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ)と標準ＰＭＯＳトランジスタの工程条件を意味し、“ＳＳ”は低速ＮＭＯＳトランジスタ(ｓｌｏｗ ＮＭＯＳ ｔｒａｎｓｉｓｔｏｒ)と低速ＰＭＯＳトランジスタの工程条件を示す。前の仮定下において、工程条件によって遅延時間が変わることが図２から分かる。例えば、インバータ遅延回路の遅延時間はＳＳの工程条件で長くなり、ＦＦの工程条件では短くなる。すなわち、工程変化に従ってインバータ遅延回路の遅延時間が変わり、その結果、安定的な遅延時間を得ることは難しい。さらに、よく知られたように、温度及び電圧条件に従ってインバータ遅延回路の遅延時間も変わる。

結論的に、インバータ遅延回路を利用して安定的な遅延信号を生成することは難しい。
米国特許第６，５７７，１６６号 米国特許第６，４４２，５００号

本発明の目的は、インバータチェーンを利用して、例えば工程、電圧及び温度変化にかかわらず安定的な遅延信号を生成することができる回路及びそれを含んだメモリシステムを提供することである。

本発明による遅延信号発生回路は、第１外部入力信号を順次に遅延させて複数の遅延信号を発生し、遅延信号のうちの一つを出力する遅延回路と、第２外部入力信号の遷移に応答して前記遅延信号回路から発生した遅延信号をサンプリングする遅延制御回路を含む。前記第２クロック信号は前記第１クロック信号の周波数の２倍である。前記遅延制御回路は前記遅延回路を前記サンプリングされた値に従って制御し、前記遅延回路から発生した遅延信号が増加／減少した遅延時間を有するようにする。

この実施形態において、前記第２クロック信号はハイからローへの遷移、またはローからハイへの遷移のうちのいずれか一つである。前記遅延回路は複数の直列連結されたインバータからなり、前記遅延制御回路は前記サンプリングされた値に従って前記インバータのプロセス変化に起因して遅延時間を調整する。前記遅延制御回路は前記遅延回路を制御して前記遅延回路で発生した遅延信号を前記第１クロック信号に対して１／４サイクルずつ遅延されるようにする。前記遅延回路で発生した遅延信号の遅延時間が前記第１クロック信号の１／４サイクルより小さい場合には、前記遅延制御回路は前記遅延制御回路を制御して、前記遅延信号の遅延時間が増加するようにする。前記遅延回路で発生した遅延信号の遅延時間が前記第１クロック信号の１／４サイクルより長い場合には、前記遅延制御回路は前記遅延信号の遅延時間が減少するようにする。前記遅延回路からの遅延信号が前記第１クロック信号に関して１／４サイクルずつ遅延されるようにするセットアップ区間の後、前記第１および第２クロック信号は前記サンプリング動作の停止区間の間遮断される。前記セットアップ区間の後、前記遅延回路は前記セットアップ区間に決められた遅延時間だけ外部信号を遅延させる。

選択的に、前記遅延回路からの遅延信号が前記第１クロック信号に関して１／４サイクルずつ遅延されるようにするセットアップ区間の後、前記サンプリング動作の停止区間の間前記第２クロック信号が遮断される。

この実施形態において、前記セットアップ区間の以後、温度および電圧変化情報に従って前記遅延制御回路は前記遅延回路を制御して前記遅延回路から発生した遅延信号の遅延時間が増加／減少するようにする。

本発明のまた他の目的によれば、メモリシステムは、第１クロック信号に同期されたデータストローブ信号とともにデータを出力するメモリと、前記データストローブ信号に応答して前記メモリからデータを受けるためのメモリコントローラを含む。前記メモリコントローラは、データ入力クロック信号に応答してデータを受けるデータ入力回路と、前記第１クロック信号を順次に遅延させ、前記第１クロック信号から複数の遅延信号を発生して、前記遅延信号のうちの選択された一つの信号が前記データ入力クロック信号として出力されるようにする遅延回路と、前記第１クロック信号の周波数の２倍の周波数を有する第２クロック信号の遷移に応答してデータ入力クロック信号をサンプリングし、前記サンプリングされた値に基づいて前記遅延回路で発生した遅延信号が増加／減少した遅延時間を有するようにする。

この実施形態において、前記第２クロック信号の遷移はハイからローへの遷移、およびローからハイへの遷移のうちのいずれか一つである。

この実施形態において、前記遅延回路は直列連結されたインバータを含み、前記遅延制御回路は前記サンプリングされた値に従って前記インバータのプロセス変化に基づいて遅延時間を調整する。

この実施形態において、前記遅延制御回路は前記遅延回路を制御して前記遅延回路から発生した遅延信号が前記第１クロック信号に対して１／４サイクルずつ遅延されるようにする。

この実施形態において、前記遅延制御回路は前記遅延回路を制御して、遅延回路から発生した遅延信号の遅延時間が前記第１クロック信号に対して１／４サイクルより短い場合には、前記遅延信号の遅延時間を増加させる。

この実施形態において、前記遅延制御回路は前記遅延回路を制御して、前記遅延回路から発生した遅延信号の遅延時間が前記第１クロック信号に対して１／４サイクルより長い場合には、前記遅延信号の遅延時間を減少させる。

この実施形態において、前記第１クロック信号に対して１／４サイクルずつ遅延されるように前記遅延回路から発生した遅延信号が調整されるセットアップ区間の後、前記第１および第２クロック信号の供給が前記サンプリング動作の中止区間の間遮断される。

この実施形態において、前記セットアップ区間の以後、前記遅延回路は前記セットアップ区間に決められた遅延時間だけ外部圧力信号を遅延させる。

この実施形態において、前記セットアップ区間の後、前記温度および電圧変化情報に基づいて前記遅延制御回路は前記遅延回路を制御して、前記遅延回路から発生した遅延信号の遅延時間が増加／減少するようにする。

本発明によれば、例えば、第１及び第２クロック信号を利用してインバータチェーンの遅延時間が設定され、その次に、温度及び電圧条件が変わる時、インバータチェーンの設定された遅延時間は温度／電圧変化情報によって再調整される。したがって、工程、電圧及び温度変化によって変わる遅延信号の遅延時間は自動的に補正される。

以下、本発明の望ましい実施形態が参照の図面に基づいて詳細に説明される。

図３は本発明の望ましい実施形態の遅延信号発生回路を概略的に示すブロック図である。図３を参照すれば、本発明の望ましい実施形態の遅延信号発生回路１００は、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２に応答して第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延した遅延クロック信号ＣＬＫ１＿１／４ＤＬＹを発生する。第１クロック信号ＣＬＫ１の周期は第２クロック信号ＣＬＫ２の周期の２倍である。すなわち、第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。本発明の望ましい実施形態の遅延信号発生回路１００は、インバータを利用して遅延クロック信号ＣＬＫ１＿１／４ＤＬＹを生成するが、遅延クロック信号ＣＬＫ１＿１／４ＤＬＹは、ＰＶＴ（ｐｒｏｃｅｓｓ、ｖｏｌｔａｇｅ、ｔｅｍｐｅｒａｔｕｒｅ）変化にかかわらず、要求される遅延時間(例えば、第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延された時間)を有するように安定的に生成される。これについては、以後で詳細に説明される。

本発明の望ましい実施形態の遅延信号発生回路１００は、遅延ブロック１２０、工程変化検出ブロック１４０、および制御ユニット１６０を含む。遅延ブロック１２０は、第１クロック信号ＣＬＫ１を順次に遅延させて複数個の遅延信号を発生し、制御ユニット１６０の制御下において、遅延信号のうちのいずれか一つを遅延クロック信号ＣＬＫ１＿１／４ＤＬＹとして出力する。工程変化検出ブロック１４０は、第２クロック信号ＣＬＫ２に応答して、遅延ブロック１２０から出力される遅延信号(または遅延クロック信号)をサンプリングする。例えば、工程変化検出ブロック１４０は、第２クロック信号ＣＬＫ２のハイからローへの遷移(ｈｉｇｈ−ｔｏ−ｌｏｗ ｔｒａｎｓｉｔｉｏｎ)に応答して、遅延ブロック１２０から出力される遅延信号(または遅延クロック信号)をサンプリングする。制御ユニット１６０は、遅延ブロック１２０から出力される遅延信号の遅延時間が調整されるように、工程変化検出ブロック１４０によってサンプリングされた値に従って遅延ブロック１２０を制御する。

このようなフィードバックスキームによれば、遅延ブロック１２０から出力される遅延信号の遅延時間は、サンプリングされた値に従って増加／減少する。最終的に、遅延ブロック１２０から出力される遅延クロック信号ＣＬＫ１＿１／４ＤＬＹは、第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延する。すなわち、遅延ブロック１２０は、工程変化検出ブロック１４０と制御ユニット１６０によって、第１クロック信号ＣＬＫ１の１／４クロックサイクルに相応する遅延時間を有するように設定される。

遅延ブロック１２０の遅延時間が要求される時間に設定された後、第２クロック信号ＣＬＫ２の供給は遮断される。これは工程変化検出ブロック１４０がこれ以上動作しないことを意味する。以後、遅延ブロック１２０の遅延時間が要求される時間に設定される区間を“セットアップ区間”ということにする。セットアップ区間の間、工程変化によって変わる遅延ブロック１２０の遅延時間が補正される。セットアップ区間の以後には、温度及び電圧変化によって変わる遅延ブロック１２０の遅延時間が再調整され、これは温度／電圧変化検出ブロック１８０を通じて行われる。さらに具体的に説明すれば次のとおりである。

温度／電圧変化検出ブロック１８０は、セットアップ区間の後の遅延信号発生回路１００の温度及び電圧変化を検出し、検出された温度／電圧変化情報を制御ユニット１６０に出力する。制御ユニット１６０は、温度／電圧変化検出ブロック１８０から提供される温度／電圧変化情報に応じて遅延ブロック１２０の遅延時間を制御する。セットアップ区間で設定された遅延ブロック１２０の遅延時間は、温度及び電圧変化に従って変わることができ、このような変化は温度／電圧変化情報によって制御ユニット１６０によって再調整される。

以上の説明から分かるように、本発明の望ましい実施形態の遅延信号発生回路１００は、ＤＬＬ回路に代えてインバータで構成された遅延ブロックを利用して遅延クロック信号ＣＬＫ１＿１／４ＤＬＹを生成するが、ＰＶＴ変化にかかわらず安定的に遅延クロック信号ＣＬＫ１＿１／４ＤＬＹが生成されることができる。すなわち、遅延ブロック１２０は１／４クロックサイクルに対応する遅延時間を有するように安定的に設定されることができる。

図３において、工程変化検出ブロック１４０、制御ユニット１６０、および温度／電圧変化検出ブロック１８０は、遅延制御回路(ｄｅｌａｙ ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ)を構成し、遅延制御回路は、第２クロック信号ＣＬＫ２のハイからローへの遷移に応答して遅延ブロック１２０の出力信号をサンプリングし、遅延ブロック１２０の出力信号の遅延時間が増加／減少するように、サンプリングされた値に応じて遅延ブロック１２０を制御する。さらに、遅延制御回路は、温度／電圧条件が変化する時、変化した温度／電圧条件に応じて遅延ブロック１２０を制御する。本発明においては、反転状態の第２クロック信号が使用されてもよい。このような場合、工程変化検出ブロック１４０は、反転状態の第２クロック信号のローからハイへの遷移に同期して動作する。

図４は、本発明の例示的な実施形態による図３に示した遅延信号発生回路を示すブロック図である。

図４を参照すれば、遅延ブロック１２０は、インバータチェーン１２２とマルチプレクサ１２４とを含む。インバータチェーン１２２は、第１クロック信号ＣＬＫ１を順次に遅延させて複数個の遅延信号ＣＬＫ１Ｄ１〜ＣＬＫ１Ｄｎを発生する。インバータチェーン１２２は、図５に示したように、複数個のバッファＢ１〜Ｂｎで構成され、各バッファは、例えば一対のインバータで構成されうる。各バッファの遅延時間は、理想的には同一であるが、実質的な工程条件に従って各バッファの遅延時間が異なりうる。マルチプレクサ１２４は、制御ユニット１６０からの選択信号(または選択コード)ＳＥＬｉに応答して遅延信号ＣＬＫ１Ｄ１〜ＣＬＫ１Ｄｎのうちの一つを選択する。そのように選択された遅延信号は、遅延クロック信号ＣＬＫ１＿１／４ＤＬＹとして出力される。

工程変化検出ブロック１４０は、サンプラ(ｓａｍｐｌｅｒ)１４２とレジスタ(ｒｅｇｉｓｔｅｒ)１４４とを含む。サンプラ１４２は、第２クロック信号ＣＬＫ２のハイからローへの遷移に応答してマルチプレクサ１２４の出力信号をサンプリングする。すなわち、サンプラ１４２は、第２クロック信号ＣＬＫ２のハイからローへの遷移の時ごとにマルチプレクサ１２４の出力信号をサンプリングする。そのようにサンプリングされた値は、レジスタ１４４に順次に格納される。制御ユニット１６０は、前の説明のように、レジスタ１４４内のサンプリングされた値によって選択コードＳＥＬｉを発生する。選択コード値は、サンプリングされた値に応じて増加又は減少する。選択コード値の増加は、マルチプレクサ１２４によって選択される遅延信号の遅延時間が漸次的に増加するようにする。一方、選択コード値の減少は、マルチプレクサ１２４によって選択された遅延信号の遅延時間が漸次的に減少するようにする。遅延ブロック１２０の出力信号は、選択コード値の増減に応じて第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延される。

サンプラ１４２に供給される第２クロック信号ＣＬＫ２は、遅延ブロック１２０の出力信号の遅延時間が第１クロック信号ＣＬＫ１に対して１／４クロックサイクルに対応する時間に設定された後に(またはセットアップ区間の後に)遮断される。すなわち、セットアップ区間の後にサンプラ１４２すなわち、工程変化検出ブロック１４０はこれ以上動作しない。セットアップ区間の間、設定された遅延ブロック１２０の遅延時間は、制御ユニット１６０によって維持される。先の説明のように、サンプラ１４２は、クロック信号ＣＬＫ２のローからハイへの遷移においてもサンプリング動作を実行することができ、このような場合、反転状態のクロック信号ＣＬＫ２がサンプラ１４２に印加されるであろう。

温度／電圧変化検出ブロック１８０は、電圧レベル検出器１８２、温度検出器１８４、およびデコーダ１８６を含む。電圧レベル検出器１８２は、遅延信号発生回路１００、または遅延信号発生回路１００が内蔵される集積回路装置の電源電圧レベルを検出し、検出結果に応じて電圧検出信号ＨＶ、ＮＶ、ＬＶを出力する。記号“ＮＶ”は正常の動作電圧(例えば、３．３Ｖまたは１．８Ｖ)を示し、記号“ＨＶ”は基準電圧より高い電圧を示し、記号“ＬＶ”は基準電圧より低い電圧を示す。例示的な電圧レベル検出器は、特許文献１に記されており、その内容は参照により本願の開示事項に含まれる。温度検出器１８４は、遅延信号発生回路１００、または遅延信号発生回路１００が内蔵される集積回路装置の温度を検出し、検出結果に応じて温度検出信号ＨＴ、ＲＴ、ＬＴを出力する。例示的な温度検出器は、特許文献２に記載されており、その内容は参照により本願の開示事項に含まれる。記号“ＲＴ”は常温(ｒｏｏｍ ｔｅｍｐｅｒａｔｕｒｅ)を示し、記号“ＨＴ”は常温より高い温度を示し、記号“ＬＴ”は常温より低い温度を示す。デコーダ１８６は電圧レベル検出器１８２及び温度検出器１８４の出力信号ＨＶ、ＮＶ、ＬＶ、ＨＴ、ＲＴ、ＬＴをデコーディングしてデコーディング信号ＨＶ＿ＨＴ、ＨＶ＿ＲＴ、ＨＶ＿ＬＴ、ＮＶ＿ＨＴ、ＮＶ＿ＲＴ、ＮＶ＿ＬＴ、ＬＶ＿ＨＴ、ＬＶ＿ＲＴ、ＬＶ＿ＬＴを出力する。温度／電圧変化情報としてデコーディング信号ＨＶ＿ＨＴ、ＨＶ＿ＲＴ、ＨＶ＿ＬＴ、ＮＶ＿ＨＴ、ＮＶ＿ＲＴ、ＮＶ＿ＬＴ、ＬＶ＿ＨＴ、ＬＶ＿ＲＴ、ＬＶ＿ＬＴのうちのいずれか一つだけが活性化されるであろう。

制御ユニット１６０は、セットアップ区間の後には温度／電圧変化検出ブロック１８０からの温度／電圧変化情報に応じて選択コード値を調整する。すなわち、セットアップ区間で設定された遅延ブロック１２０の遅延時間は、温度／電圧変化検出ブロック１８０の温度／電圧変化情報に応じて再調整される。すなわち、工程変化に従って補正された遅延ブロック１２０の遅延時間は温度及び電圧変化によって変わり、これは温度／電圧変化検出ブロック１８０からの情報に応じて制御ユニット１６０によって再調整される。結論的に、工程（Ｐｒｏｃｅｓｓ）、電圧（Ｖｏｌｔａｇｅ）及び温度（Ｔｅｍｐｅｒａｔｕｒｅ）の変化によって生じる遅延ブロック１２０の遅延時間は、工程変化検出ブロック１４０、制御ユニット１６０、および温度／電圧変化検出ブロック１８０を通じて自動的に補正される。

本発明の例示的な実施形態において、制御ユニット１６０の補正動作はハードウェア(例えば、よく知られたステートマシン)またはソフトウェアを通じて実行されることができる。

図６は本発明の望ましい実施形態の遅延信号発生回路の動作を説明するためのタイミングである。本発明の望ましい実施形態の遅延信号発生回路１００は、第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延された遅延クロック信号ＣＬＫ１＿１／４ＤＬＹを生成する。特に、遅延信号発生回路１００は、ＤＬＬ回路に代えてインバータチェーンを利用して第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延された遅延クロック信号ＣＬＫ１＿１／４ＤＬＹを工程、電圧、および温度変化（ＰＶＴ変化）にかかわらず安定的に生成することができる。これは参照の図面に基づいて以下詳細に説明されるであろう。

前の説明のように、本発明の望ましい実施形態の遅延信号発生回路１００は、工程変化による遅延時間の変化を補正し、その次に温度及び電圧変化による遅延時間の変化を補正する。

工程変化による遅延時間の変化を補正するために、まず、インバータチェーン１２２は、第１クロック信号ＣＬＫ１を順次に遅延させて複数個の遅延信号ＣＬＫ１Ｄ１〜ＣＬＫ１Ｄｎを発生する。この時、制御ユニット１６０は、最も短い遅延時間を有する遅延信号(すなわち、ＣＬＫ１Ｄ１)を選択するように選択コードＳＥＬｉを出力する。これに反して、制御ユニット１６０は、最も長い遅延時間を有する遅延信号(すなわち、ＣＬＫ１Ｄｎ)を選択するように選択コードＳＥＬｉを出力することができることは、この分野の通常の知識を習得した者などに自明である。したがって、マルチプレクサ１２４は、選択コードＳＥＬｉに応答して遅延信号ＣＬＫ１Ｄ１を選択する。その次に、サンプラ１４２は、第２クロック信号ＣＬＫ２のハイからローへの遷移に応答して選択された遅延信号をラッチ／サンプリングする。前の説明のように、第２クロック信号ＣＬＫ２の周期は、第１クロック信号ＣＬＫ１の半周期と同一である。サンプリングされた値は、レジスタ１４４に順次に格納される。制御ユニット１６０は、選択された遅延信号の遅延時間が漸次的に長くなるように、レジスタ１４４に格納された値を参照して選択コードＳＥＬｉを発生する。このような動作は、決められた時間(例えば、セットアップ区間)の間続いて実行されるであろう。

もしレジスタ１４４に格納された値が‘１’であれば、図６に示したように、遅延クロック信号ＣＬＫ１＿１／４ＤＬＹの遅延時間は１／４クロックサイクルより短く設定されであろう。このような場合、制御ユニット１６０は、遅延クロック信号ＣＬＫ１＿１／４ＤＬＹの遅延時間が漸次的に長くなるように選択コードＳＥＬｉを発生する。遅延クロック信号ＣＬＫ１＿１／４ＤＬＹの遅延時間が漸次的に長くなることによって、レジスタ１４４内のサンプリングされた値は‘１’から‘０’に変わる。もしレジスタ１４４に格納された値が‘０’であれば、図６に示したように、遅延クロック信号ＣＬＫ１＿１／４ＤＬＹの遅延時間は、１／４クロックサイクルより長く設定されるであろう。このような場合、制御ユニット１６０は遅延クロック信号ＣＬＫ１＿１／４ＤＬＹの遅延時間が漸次的に短くなるように選択コードＳＥＬｉを発生する。このような過程を通じて遅延時間が補正されることによって、レジスタ１４４に格納された値は‘１’と‘０’がランダムに配置されるランダムパターン値を有する。このようなランダムパターン値を有することによって、遅延クロック信号ＣＬＫ１＿１／４ＤＬＹは、第１クロック信号ＣＬＫ１に対して１／４クロックサイクルだけ遅延される。すなわち、遅延ブロック１２０と第１クロック信号ＣＬＫ１に対して１／４クロックサイクルに対応する遅延時間を有するように設定される。

前の説明の動作を通じて遅延ブロックの遅延時間が設定された後、すなわち、セットアップ区間の後、第２クロック信号ＣＬＫ２の供給が遮断される。これはサンプラ１４２の動作による電力消耗を減らすためである。制御ユニット１６０は、セットアップ区間の後には温度／電圧変化検出ブロック１８０からの温度／電圧変化情報によって選択コード値を調整する。すなわち、セットアップ区間で設定された遅延ブロック１２０の遅延時間は、温度／電圧変化検出ブロック１８０の温度／電圧変化情報に従って再調整される。すなわち、工程変化に従って補正された遅延ブロック１２０の遅延時間は、温度及び電圧変化に従って再調整される。制御ユニット１６０は、選択コード値が各温度／電圧変化情報によってどのぐらい増加／減少されなければならないかを示す値を保持している。温度／電圧変化検出ブロック１８０から温度／電圧変化情報が入力される時、制御ユニット１６０は、そのような値のうちの入力された情報に対応する値に従って選択コード値を制御する。温度及び電圧条件が変わる時、前の説明の動作を通じて遅延ブロック１２０の遅延時間が再調整される。

結論的に、工程、電圧及び温度変化によって生じる遅延ブロック１２０の遅延時間は、工程変化検出ブロック１４０、制御ユニット１６０、および温度／電圧変化検出ブロック１８０を通じて自動的に補正される。

図７は本発明による遅延信号発生回路を含むメモリシステムを概略的に示すブロック図であり、図８は図７に示した遅延信号発生回路を示すブロック図である。

まず、図７を参照すれば、メモリシステム２００はメモリ２２０とメモリコントローラ２４０とを含む。メモリ２２０は、例えば、ＤＤＲメモリである。メモリ２２０は、読み出し動作の時、第１クロック信号ＣＬＫ１に同期したデータストローブ信号ＱＳを内部的に生成し、データストローブ信号ＱＳとともにデータをメモリコントローラ２４０に出力する。メモリコントローラ２４０は、データストローブ信号ＱＳに応答してデータをフェッチする。データスロローブ信号ＱＳの上昇／下降エッジは、図１に示したように、第１クロック信号ＣＬＫ１の上昇／下降エッジと一致しない。すなわち、データストローブ信号ＱＳは、第１クロック信号ＣＬＫ１より１／４クロックサイクルだけ先行する。図７に示したように、メモリコントローラ２４０は、クロック発生回路２４２、データ入力回路２４４、遅延信号発生回路２４６、およびコントローラ２４８を含む。クロック発生回路２４２は、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２を発生し、第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１の半周期を有する。データ入力回路２４４は、遅延クロック信号ＱＳ＿１／４ＤＬＹに応答してメモリ２２０からのデータを受け入れる。遅延信号発生回路２４６は、第１及び第２クロック信号ＣＬＫ１、ＣＬＫ２、およびデータストローブ信号ＱＳに応答して遅延クロック信号ＱＳ＿１／４ＤＬＹを発生する。遅延クロック信号ＱＳ＿１／４ＤＬＹは、データストローブ信号ＱＳに対して１／４サイクルだけ遅延された信号である。

遅延信号発生回路２４６を示す図８を参照すれば、マルチプレクサ３１０は、イネーブル信号ＣＡＬ＿ＥＮに応答してデータストローブ信号ＱＳと第１クロック信号ＣＬＫ１のうちの一つを選択する。例えば、マルチプレクサ３１０は、イネーブル信号ＣＡＬ＿ＥＮが活性化される時、第１クロック信号ＣＬＫ１を選択し、マルチプレクサ３１０はイ、ネーブル信号ＣＡＬ＿ＥＮが非活性化される時、データストローブ信号ＱＳを選択する。イネーブル信号ＣＡＬ＿ＥＮは、前の説明のセットアップ区間の間だけ活性化される。インバータチェーン３２０は、マルチプレクサ３１０の出力信号を順次に遅延させて複数個の遅延信号Ｄ１〜Ｄｎを発生する。マルチプレクサ３３０は、制御ユニット３６０からの選択信号ＳＥＬｉ(または選択コード)に応答して遅延信号Ｄ１−Ｄｎのうちの一つを選択する。そのように選択された遅延信号は、遅延クロック信号ＱＳ＿１／４ＤＬＹとして出力される。

サンプラ３４０は、第２クロック信号ＣＬＫ２のハイからローへの遷移に応答してマルチプレクサ３３０の出力信号をサンプリングする。そのようにサンプリングされた値は、レジスタ３５０に順次に格納される。制御ユニット３６０は、レジスタ３５０内のサンプリングされた値に従って選択コードＳＥＬｉを発生する。選択コード値は、サンプリングされた値に従って増加又は減少するであろう。選択コード値の増加は、マルチプレクサ３３０によって選択された遅延信号の遅延時間が漸次的に増加するようにする。一方、選択コード値の減少は、マルチプレクサ３３０によって選択された遅延信号の遅延時間が漸次的に減少するようにする。前の説明のように、サンプラ３４０に供給される第２クロック信号ＣＬＫ２は、遅延クロック信号ＱＳ＿１／４ＤＬＹの遅延時間が第１クロック信号ＣＬＫ１に対して１／４クロックサイクルに対応する時間に設定された後(またはセットアップ区間の以後に)遮断される。セットアップ区間の間選択された遅延信号は、制御ユニット３６０によって続いて維持される。

セットアップ区間の後にイネーブル信号ＣＡＬ＿ＥＮは非活性化され、これは第１クロック信号ＣＬＫ１に代えてデータストローブ信号ＱＳがインバータチェーン３２０に伝達するようにする。セットアップ区間で選択されたインバータチェーンの信号経路は、第１クロック信号ＣＬＫ１に対して１／４クロックサイクルに対応する遅延時間を有する。したがって、データストローブ信号ＱＳは、インバータチェーン３２０を通じて１／４クロックサイクルだけ遅延され、そのように遅延された信号は遅延クロック信号ＱＳ＿１／４ＤＬＹとして出力される。データストローブ信号ＱＳが１／４クロックサイクルだけ遅延されることによって、データストローブ信号ＱＳの上昇及び下降エッジは第１クロック信号ＣＬＫ１の上昇及び下降エッジと一致する。遅延クロック信号ＱＳ＿１／４ＤＬＹは図７のデータ入力回路２４４に供給され、データ入力回路２４４は遅延クロック信号ＱＳ＿１／４ＤＬＹに応答してデータが安定的に入力される。

続いて、図８を参照すれば、電圧レベル検出器３７０は、メモリコントローラ２４０の電源電圧レベルを検出し、検出結果によって電圧検出信号ＨＶ、ＮＶ、ＬＶを出力する。温度検出器３８０は、メモリコントローラ２４０の温度を検出し、検出結果によって温度検出信号ＨＴ、ＲＴ、ＬＴを出力する。デコーダ３９０は、電圧レベル検出器３７０及び温度検出器３８０の出力信号ＨＶ、ＮＶ、ＬＶ、ＨＴ、ＲＴ、ＬＴをデコーディングしてデコーディング信号ＨＶ＿ＨＴ、ＨＶ＿ＲＴ、ＨＶ＿ＬＴ、ＮＶ＿ＨＴ、ＮＶ＿ＲＴ、ＮＶ＿ＬＴ、ＬＶ＿ＨＴ、ＬＶ＿ＲＴ、ＬＶ＿ＬＴを出力する。温度／電圧変化情報としてデコーディング信号ＨＶ＿ＨＴ、ＨＶ＿ＲＴ、ＨＶ＿ＬＴ、ＮＶ＿ＨＴ、ＮＶ＿ＲＴ、ＮＶ＿ＬＴ、ＬＶ＿ＨＴ、ＬＶ＿ＲＴ、ＬＶ＿ＬＴのうちのいずれか一つだけが活性化されるであろう。制御ユニット３６０は、セットアップ区間の後には、温度／電圧変化検出ブロック４００からの温度／電圧変化情報に応じて選択コード値を調整する。すなわち、セットアップ区間で設定されたインバータチェーンの遅延時間は、温度／電圧変化検出ブロック４００の温度／電圧変化情報によって再調整される。すなわち、工程変化に従って補正されたインバータチェーン３２０の遅延時間は、温度及び電圧変化に従って変わり、これは温度／電圧変化検出ブロック４００からの情報に応じて制御ユニット３６０によって再調整される。

以上で、本発明による回路の構成及び動作を上述の説明及び図面によって示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

一般的なメモリ装置のバースト読み出し動作を示すタイミング図である。 インバータチェーンを利用して遅延信号を生成する時、工程、電圧及び温度変化に従って変わる遅延時間を説明するためのグラフである。 本発明の実施形態による遅延信号発生回路を概略的に示すブロック図である。 本発明の例示的な実施形態による図３に示した遅延信号発生回路を示すブロック図である。 本発明の例示的な実施形態による図４のインバータチェーンを示す回路図である。 本発明の望ましい実施形態の遅延信号発生回路への動作を説明するためのタイミングである。 本発明の望ましい実施形態の遅延信号発生回路を含むメモリシステムを概略的に示すブロック図である。 図７に示した遅延信号発生回路を示すブロック図である。

符号の説明

１００ 遅延信号発生回路
１２０ 遅延ブロック
１４０ 工程変化検出ブロック
１６０ 制御ユニット
１８０ 温度／電圧変化検出ブロック

Claims (50)

1. 第１外部入力信号を順次に遅延させて複数の遅延信号を発生する遅延回路と、
   前記複数の遅延信号のうち選択された一つの信号を遅延信号発生器の出力として生成するマルチプレクサと、
   第２外部入力信号の遷移に応答して前記遅延信号発生回路の出力値をサンプリングする遅延制御回路とを含み、
   前記遅延制御回路は、前記サンプリングされた値に基づいて前記遅延信号発生器の出力の前記遅延時間を増加または減少させることを特徴とする遅延信号発生回路。
2. 前記第１外部入力信号は第１クロック信号であり、前記第２外部入力信号は第２クロック信号であり、前記第２クロック信号は前記第１クロック信号の周波数の２倍であることを特徴とする請求項１に記載の遅延信号発生回路。
3. 前記第２クロック信号はハイからローへの遷移をすることを特徴とする請求項２に記載の遅延信号発生回路。
4. 前記遅延回路は複数の直列連結されたインバータを含むことを特徴とする請求項１に記載の遅延信号発生回路。
5. 前記遅延回路は複数の直列連結されたインバータからなることを特徴とする請求項３に記載の遅延信号発生回路。
6. 前記遅延制御回路は前記マルチプレクサを制御して複数の遅延信号のうち前記マルチプレクサによって選択された一つの信号を第１クロックに関して１／４サイクルずつ遅延させることを特徴とする請求項２に記載の遅延信号発生回路。
7. 前記遅延制御回路は前記マルチプレクサを制御し、前記マルチプレクサによって選択された複数の遅延信号のうち第１信号の遅延時間が前記第１クロック信号の１／４サイクルより小さい場合には、前記マルチプレクサは複数の遅延信号のうちの第２信号を選択し、
   前記選択された第２信号の遅延時間は前記選択された第１信号の遅延時間より大きいことを特徴とする請求項５に記載の遅延信号発生回路。
8. 前記遅延制御回路は前記マルチプレクサを制御し、前記マルチプレクサによって選択された複数の遅延信号のうちの第１信号の遅延時間が前記第１クロック信号の１／４サイクルより長ければ、前記マルチプレクサは複数の遅延信号のうちの第２信号を選択し、
   前記選択された第２信号の遅延時間は前記選択された第１信号の遅延時間より減少するようにすることを特徴とする請求項５に記載の遅延信号発生信号。
9. 前記遅延回路からの遅延信号が前記第１クロック信号に関して１／４サイクルずつ遅延されるように調整された後、前記第２クロック信号は前記サンプリング動作の停止区間の間遮断されることを特徴とする請求項２に記載の遅延信号発生回路。
10. 前記遅延制御回路は前記マルチプレクサを制御し、前記マルチプレクサと前記マルチプレクサによって選択された前記遅延信号発生器出力の遅延時間を電圧変化情報に従って変更することを特徴とする請求項２に記載の遅延信号発生回路。
11. 前記遅延制御回路は前記マルチプレクサを制御し、前記マルチプレクサと前記マルチプレクサによって選択された前記遅延信号発生器の出力の遅延時間を温度変化情報に従って変更することを特徴とする請求項２に記載の遅延信号発生回路。
12. 複数の遅延信号を発生するために第１入力信号を順次に遅延させるインバータチェーンと、
    選択コードに応答して前記複数の遅延信号のうちの一つを選択する第１選択回路と、
    第２入力信号の遷移に応答して前記選択された遅延信号をサンプリングするサンプリング回路と、
    前記第１入力信号に関して１／４サイクルずつ遅延されるように前記サンプリングされた値に基づいて前記選択コードを発生する制御回路とを含むことを特徴とする遅延信号発生回路。
13. 前記第１入力信号は第１クロック信号であり、
    前記第２入力信号は第２クロック信号であり、
    前記第２クロック信号は前記第１クロック信号の周波数の２倍であることを特徴とする請求項１２に記載の遅延信号発生回路。
14. 前記フラッグ信号に応答して前記第１クロック信号と第３入力信号のうちの一つを選択し、前記第１クロック信号と第３入力信号のうちの選択された一つを前記インバータチェーンに出力する第２選択回路をさらに含むことを特徴とする請求項１３に記載の遅延信号発生回路。
15. 前記制御回路は前記選択された遅延信号が前記第１入力信号に関して１／４サイクルずつ遅延されるように調節される間セットアップ区間を示すフラッグ信号を発生することを特徴とする請求項１３に記載の遅延信号発生回路。
16. 第２選択回路は前記セットアップ区間の間第１クロック信号を前記インバータチェーンに発生し、また前記セットアップ区間の後に前記第２外部信号を前記インバータに出力することを特徴とする請求項１５に記載の遅延信号発生回路。
17. 電圧変化を検出する電圧変化検出回路をさらに含むことを特徴とする請求項１３に記載の遅延信号発生回路。
18. 温度変化を検出する温度変化検出回路をさらに含むことを特徴とする請求項１３に記載の遅延信号発生回路。
19. 前記制御回路は前記電圧変化検出回路および前記温度変化検出回路の各々の検出結果に応答して前記選択コードを発生することによって、温度および電圧の変化を補完するように遅延信号が選択されるようにすることを特徴とする請求項１６に記載の遅延信号発生回路。
20. 前記セットアップ区間の後に、第１および第２クロック信号の供給が遮断されることを特徴とする請求項１４に記載の遅延信号発生回路。
21. 前記第２入力信号の遷移はハイからローへの遷移であることを特徴とする請求項１２に記載の遅延信号発生回路。
22. 第１クロック信号に同期されたデータストローブ信号とともにデータを出力するメモリと、
    前記データストローブ信号に応答して前記メモリからデータを受けるためのメモリコントローラとを含み、
    前記メモリコントローラは、
    データ入力クロック信号に応答してデータを受けるデータ入力回路と、
    前記第１クロック信号を順次に遅延させ、前記第１クロック信号から複数の遅延信号を発生し、前記遅延信号のうちの選択された一つの信号が前記データ入力クロック信号として出力されるようにする遅延回路と、
    前記第１クロック信号の周波数の２倍の周波数を有する第２クロック信号の遷移に応答してデータ入力クロック信号をサンプリングし、前記サンプリングされた値に基づいて前記遅延回路の選択を制御する遅延制御回路とを含むことを特徴とするメモリシステム。
23. 前記第２クロック信号の遷移はハイからローへの遷移であることを特徴とする請求項２２に記載のメモリシステム。
24. 前記遅延回路は直列連結されたインバータであることを特徴とする請求項２２に記載のメモリシステム。
25. 前記遅延回路は直列連結されたインバータ及びマルチプレクサを含んで構成されていることを特徴とする請求項２２に記載のメモリシステム。
26. 前記遅延制御回路は前記遅延回路を制御して前記遅延回路から発生した遅延信号を前記第１クロック信号に対して１／４サイクルずつ遅延させることを特徴とする請求項２２に記載のメモリシステム。
27. 前記遅延制御回路は前記遅延回路を制御して、前記遅延回路から発生した遅延信号の遅延時間が前記第１クロック信号に対して１／４サイクルより短い場合に、前記遅延信号の遅延時間を増加させることを特徴とする請求項２３に記載のメモリシステム。
28. 前記遅延制御回路は前記遅延回路を制御して、前記遅延回路から発生した遅延信号の遅延時間が前記第１クロック信号に対して１／４サイクルより長い場合に、前記遅延信号の遅延時間を減少させることを特徴とする請求項２３に記載のメモリシステム。
29. 前記第１クロック信号に対して１／４サイクルずつ遅延されるように前記遅延回路から発生した遅延信号が調整されるセットアップ区間の後、前記サンプリング動作が中止されることを特徴とする請求項２２に記載のメモリシステム。
30. 前記遅延回路は前記第１クロック信号に代えて第３入力信号を遅延させ、前記第３入力信号から複数の遅延信号を発生し、前記遅延信号のうちの選択された信号が出力されるようにすることを特徴とする請求項２９に記載のメモリシステム。
31. 前記遅延回路から発生した遅延信号が前記第１クロック信号に対して１／４サイクルずつ遅延されるように調整されるセットアップ区間の後、前記サンプリング動作が中断されるように第２クロック信号の供給を遮断するようにすることを特徴とする請求項２２に記載のメモリシステム。
32. 前記セットアップ区間の後、前記遅延制御回路は前記遅延回路を制御して、前記遅延回路から発生した遅延信号の遅延時間が前記温度および電圧変化情報に基づいて変更されることを特徴とする請求項３１に記載のメモリシステム。
33. 第１クロック信号に同期されたデータストローブ信号およびデータを出力するメモリと、
    前記データストローブ信号に応答して前記メモリから出力されたデータを受け入れるメモリコントローラとを含み、
    前記メモリコントローラは、
    データ入力クロック信号に応答して前記データを受け入れるデータ入力回路と、
    前記第１クロック信号を順次に遅延させて多数の遅延信号を発生するインバータチェーンと、
    選択コードに応答して前記遅延信号のうちのいずれか一つを前記データ入力クロック信号として選択する第１選択回路と、
    前記第１クロック信号の２倍の周波数を有する第２クロック信号に応答して前記選択された遅延信号をサンプリングするサンプリング回路と、
    前記サンプリングされた値に基づいて前記選択コードを発生して前記選択された遅延信号が前記第１クロック信号に対して１／４サイクルずつ遅延されるようにする制御回路を含むことを特徴とするメモリシステム。
34. 前記制御回路は前記選択された遅延信号が前記第１クロック信号に対して１／４サイクルだけ遅延されるように設定されるセットアップ区間を示すフラッグ信号を発生することを特徴とする請求項３３に記載のメモリシステム。
35. 前記フラッグ信号に応答して、前記第１クロック信号と外部入力信号のうちの一つを選択し、選択された信号を前記選択信号を順次に遅延させて複数の遅延信号を発生させるインバータチェーンに出力する第２選択回路をさらに含むことを特徴とする請求項３３に記載のメモリシステム。
36. 前記第２選択回路は前記セットアップ区間の間、前記第１クロック信号を前記インバータチェーンに出力し、前記セットアップ区間の後、前記外部入力信号を前記インバータチェーンに出力することを特徴とする請求項３５に記載のメモリシステム。
37. 電圧変化を検出する電圧変化検出回路をさらに含むことを特徴とする請求項３３に記載のメモリシステム。
38. 温度変化を検出する温度変化検出回路をさらに含むことを特徴とする請求項３７に記載のメモリシステム。
39. 前記制御回路は前記電圧変化検出回路および前記温度変化検出回路を検出結果に応答して前記選択コードを発生して、前記選択された遅延信号の遅延時間が前記温度および電圧変化に応答して変わるようにすることを特徴とする請求項３８に記載のメモリシステム。
40. 前記セットアップ区間の後に前記第１および第２クロック信号の供給が遮断されることを特徴とする請求項３３に記載のメモリシステム。
41. 入力信号および第１クロック信号のうちの一つを選択する第１選択回路と、
    前記第１選択回路の選択信号出力を順次に遅延させて複数の遅延信号を発生させるインバータチェーンと、
    選択コードに応答して前記複数の遅延信号のうちのいずれか一つを選択する第２選択回路と、
    前記第１クロック信号の２倍の周波数を有する第２クロック信号に応答して前記選択された遅延信号をサンプリングするサンプリング回路と、
    前記サンプリングされた値に基づいて前記選択コードを発生し、前記選択された遅延信号が第１クロック信号に対して１／４サイクルずつ遅延されるようにする制御回路と、を含み、
    前記制御回路は第１選択回路を制御して前記第１クロック信号がセットアップ区間の間選択されるようにし、前記入力信号が前記セットアップ区間の後に選択されるようにすることを特徴とするメモリシステム。
42. 電圧変化を検出する電圧変化検出回路をさらに含むことを特徴とする請求項４１に記載のメモリシステム。
43. 温度変化を検出する温度変化検出回路をさらに含むことを特徴とする請求項４２に記載のメモリシステム。
44. 前記セットアップ区間の後に、前記制御回路は前記電圧変化回路および前記温度変化回路の検出結果に従って前記選択コードを発生して、前記選択された遅延信号の遅延時間が前記温度および電圧変化に応答して変わるようにすることを特徴とする請求項４３に記載のメモリシステム。
45. 前記第２クロック信号の遷移はハイからローへの遷移であることを特徴とする請求項４１に記載のメモリシステム。
46. 第１クロック信号を順次に遅延させて複数の遅延信号を発生する段階と、
    選択コードに応答して前記複数の遅延信号のうちの一つを選択する段階と、
    前記選択コードを発生して前記選択された遅延信号が前記第１クロック信号に対して１／４サイクルずつ遅延されるようにする段階とを含むことを特徴とする遅延信号発生方法。
47. 前記第１クロック信号に比べて２倍の周波数を有する第２クロック信号の遷移に応答して前記選択された遅延信号をサンプリングする段階をさらに含み、
    前記選択コードは前記サンプリングされた値に基づいて発生されることを特徴とする請求項４６に記載の遅延信号発生方法。
48. 前記第２クロック信号の遷移はハイからローへの遷移であることを特徴とする請求項４６に記載の遅延信号発生方法。
49. 前記第２クロック信号の遷移はローからハイへの遷移であることを特徴とする請求項４８に記載の遅延信号発生方法。
50. 前記選択された遅延信号が前記第１クロック信号に対して１／４サイクルずつ遅延されるように調整された後に、前記選択コードは温度および電圧変化情報に基づいて変わることを特徴とする請求項４６に記載の遅延信号発生方法。
    

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