CN101604967B - 扩频时钟产生器与扩频时钟产生方法 - Google Patents

Abstract

一种扩频时钟产生器与扩频时钟产生方法。上述扩频时钟产生器包括第一扩频模块、第二扩频模块、以及波形模块。第一扩频模块以平行延迟方式，对第一输入时钟信号进行扩频，产生第一扩频时钟信号。第二扩频模块以相同的平行延迟方式，对第二输入时钟信号进行扩频，产生第二扩频时钟信号。波形模块耦接于第一和第二扩频模块，根据第一和第二扩频时钟信号产生一输出扩频时钟信号。

Description

扩频时钟产生器与扩频时钟产生方法

技术领域

本发明涉及一种扩频时钟产生器以及扩频时钟产生方法，特别是涉及一种平行式扩频时钟产生器以及扩频时钟产生方法。

背景技术

扩频(spread-spectrum)是对时钟频率进行调制的一种技术。未经过扩频的一般时钟信号，频率是固定不变的。这种时钟信号的能量集中在单一频谱分量(tone)，电磁干扰(EMI：electro-magnetic interference)较严重。而经过扩频的时钟信号，其能量会分散到多个频谱分量，如此可降低每一分量的振幅，减少电磁干扰。图1A和图1B示出了两种已知的扩频方式。图1A绘示向下扩频(down spread)方式，也就是向低频伸展，原来的时钟信号频谱标示为102，扩频后的时钟信号频谱标示为101。图1B则绘示中心扩频(center spread)方式，也就是同时向高频和低频伸展，原来的时钟信号频谱标示为104，扩频后的时钟信号频谱标示为103。

图2示出了一个典型的时钟频率调制函数(modulation profile)。扩频有两个主要参数。第一个是调制比例(MP：modulation percentage)，也就是频率最大变化量和原始时钟频率的比例。图2的函数属于中心扩频，扩频前的原始频率为F_center，而调制比例为(F_max-F_center)/F_center或(F_center-F_min)/F_center。第二个主要参数是调制频率(MF：modulation frequency)，也就是调制函数的周期的倒数，例如图2函数的调制频率为F_MOD。

图3绘示几种已知的时钟频率调制函数与其对应的输出频谱。图3可视为一个3x2的表格，其中第一行绘示三种已知调制函数，包括正弦波、三角波、以及Hershey′s Kiss，而第二行则绘示经过左边的调制函数扩频之后的时钟信号频谱。如图3所示，Hershey′s Kiss为最佳调制函数，其输出的频谱振幅最平均也最低，电磁干扰最轻微。

图4是一个以锁相回路(PLL：phase-locked loop)为基础的传统扩频时钟产生器400的电路示意图。其中分频器401、402、相位频率检测器(phase/frequency detector)403、电荷泵(charge pump)404、以及电压控制振荡器(VCO：voltage control oscillator)405构成主要的锁相回路。电阻R1以及电容C1、C2构成的低通滤波器(low-pass filter)可平缓电荷泵404的输出，使输出时钟信号Fout的频率变动较为稳定。分频器407、408、频率检测器与逻辑电路409、以及电荷泵410、411构成频率调制回路。频率检测器与逻辑电路409检测并控制输出时钟信号Fout的频率变动的上限和下限。电荷泵411输出的三角波在节点406控制输出时钟信号Fout的频率调制。

在这一类的扩频时钟产生器中，锁相回路的回路频宽(loop bandwidth)都很低，回路滤波器必须设计得很大，因此电容C1和C2会占据很大的面积，电容面积通常是其余电路的一到三倍。因为这两颗大电容，锁相回路的锁定时间会拉得很长，甚至达到一般锁相回路的二十倍。如此不但提高了整体面积和成本，效能也不佳。

图5是另一个传统扩频时钟产生器500的电路示意图。扩频时钟产生器500不采用类比的锁相回路架构，而是采用数字的串列延迟架构。扩频时钟产生器500包括两百级串接的延迟单元511，每个延迟单元511包括一个锁存器(latch)512以及一个可改变延迟时间的反相器(inverter)513。锁存器512的输出端Q控制反相器513的延迟时间。当锁存器512输出1时，反相器513的延迟较长；当锁存器512输出0时，反相器513的延迟较短。多路复用器(multiplexer)521以及反相器522组成控制电路520，控制电路520的输出为Q₀。扩频时钟产生器500的两百个锁存器512串接成一个序列，两百个反相器513串接成另一个序列。在输入时钟信号Fin的每一个周期，Q₀递移为Q₂₀₀，Q₂₀₀递移为Q₁₉₉，Q₁₉₉递移为Q₁₉₈，依此类推，最后Q₂递移为Q₁。

最初时，Q₁至Q₂₀₀皆为零，控制电路520将Q₀设为1，输入时钟信号Fin通过两百级反相器513成为输出时钟信号Fout，总共历经两百次短延迟，此时输出时钟信号Fout的周期最短而且频率最高。在下一个周期，最右边的锁存器512锁存Q₀，使Q₂₀₀成为1，于是输入时钟信号Fin共历经199次短延迟以及一次长延迟，输出时钟信号Fout的周期稍微延长，频率稍微降低。再下一个周期，右边第二个锁存器512锁存Q₂₀₀，使Q₁₉₉成为1，于是输入时钟信号Fin共历经198次短延迟以及两次长延迟，输出时钟信号Fout的周期更加延长，频率更加降低。就这样，随着信号Q₀的逻辑1逐级深入锁存器序列，输出时钟信号Fout的频率越来越低。当Q₁至Q₂₀₀皆为1时，输出时钟信号Fout的频率处于最低点，此时控制电路520将Q₀设为0。接下来的每一个周期，逻辑0逐级深入锁存器序列，输入时钟信号Fin历经的长延迟逐一被短延迟取代，使得输出时钟信号Fout的频率逐渐回升。如此，只要控制电路520按一定的规律将信号Q₀在0、1之间切换，就能达到扩频的功能。

扩频时钟产生器500是纯数字设计，不包含电容，因此面积较小，但是仍然有缺陷。由于工艺差异、操作电压变化、以及温度变化等现实因素，每一级反相器513的充放电能力很容易不对称，也就是将其输出信号向上拉和向下拉的能力会不对称。两百级累积下来，当输入时钟信号Fin进入高频领域，输出时钟信号Fout的占空度(duty cycle)会剧烈改变。也就是说，输出时钟信号Fout会严重变形，甚至饱和到全部是高电压或低电压的程度。在这情况下，扩频时钟产生器500不堪使用。

发明内容

本发明提供一种扩频时钟产生器，用以解决传统技术的电容面积问题以及占空度问题。

本发明还提供一种扩频时钟产生方法，用以解决传统技术的电容面积问题以及占空度问题。

本发明提出一种扩频时钟产生器，包括多个并联的延迟器、一多路复用器、以及一通道选择器。每一上述延迟器分别对一输入时钟信号进行延迟，产生一延迟时钟信号。多路复用器耦接于上述多个延迟器，根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为一扩频时钟信号。通道选择器耦接于多路复用器，提供选择信号，并且在扩频时钟信号的每一周期改变选择信号。

在本发明的一实施例中，上述多个延迟器两两之间的延迟时间差值构成一数列，此数列在两个预设值之间作周期变化。

在本发明的一实施例中，通道选择器包括一上下计数器(up-down counter)。此上下计数器根据扩频时钟信号进行计数，并提供上述计数值做为选择信号。

在本发明的一实施例中，上述的扩频时钟产生器还包括一缓冲链(buffer chain)。此缓冲链耦接于上述多个延迟器，传递输入时钟信号至上述多个延迟器，并且驱动上述多个延迟器。

在本发明的一实施例中，上述的扩频时钟产生器还包括一反相器。此反相器耦接于多路复用器与通道选择器之间，接收扩频时钟信号。通道选择器在反相器的输出信号的每一周期改变选择信号。

本发明还提出一种扩频时钟产生方法，包括下列步骤。首先，根据多个并联的延迟器的延迟时间，分别对一输入时钟信号进行延迟，产生多个延迟时钟信号。根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为一扩频时钟信号。以及根据扩频时钟信号进行上下计数，并提供其计数值做为上述选择信号。

在本发明的一实施例中，上述多个延迟时间两两之间的差值构成一数列，此数列在两个预设值之间作周期变化。

本发明还提出一种扩频时钟产生器，包括第一扩频模块、第二扩频模块、以及波形模块。第一扩频模块对一第一输入时钟信号进行扩频，产生第一扩频时钟信号。第二扩频模块对一第二输入时钟信号进行扩频，产生第二扩频时钟信号。波形模块耦接于第一扩频模块与第二扩频模块，根据第一扩频时钟信号与第二扩频时钟信号产生一输出扩频时钟信号。其中，上述的第一扩频模块与第二扩频模块的电路相同，而且第二输入时钟信号为根据第一输入时钟信号而产生。其中，上述的第一扩频模块包括多个并联的延迟器、一多路复用器、以及一通道选择器。每一上述延迟器分别对第一输入时钟信号进行延迟，产生一延迟时钟信号。多路复用器耦接于上述多个延迟器，根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为第一扩频时钟信号。通道选择器耦接于多路复用器，提供选择信号，并且在第一扩频时钟信号的每一周期改变选择信号。

在本发明的一实施例中，上述的扩频时钟产生器还包括一延迟单元。此延迟单元耦接于第二扩频模块，接收第一输入时钟信号，将该第一输入时钟信号延迟一段预设时间之后输出至第二扩频模块做为第二输入时钟信号。

在本发明的一实施例中，上述多个延迟器两两之间的延迟时间差值构成一数列，此数列在两个预设值之间作周期变化。

在本发明的一实施例中，上述的第一扩频模块还包括一上下控制器。此上下控制器耦接于通道选择器，根据选择信号控制通道选择器所包含的上下计数器，以控制选择信号的上限与下限。

在本发明的一实施例中，上述的扩频时钟产生器还包括一开关模块。此开关模块耦接于第一扩频模块、第二扩频模块、以及波形模块之间，在第一扩频时钟信号的正缘(rising edge)截断第一扩频时钟信号与波形模块并且导通第二扩频时钟信号与波形模块，在第二扩频时钟信号的正缘导通第一扩频时钟信号与波形模块并且截断第二扩频时钟信号与波形模块。

在本发明的一实施例中，上述的开关模块包括一第一开关、一第二开关、以及一转变检测器(transition detector)。第一开关耦接于第一扩频模块与波形模块之间。第二开关耦接于第二扩频模块与波形模块之间。转变检测器耦接于第一开关与第二开关，在第一扩频时钟信号的正缘使第一开关截止并且使第二开关导通，在第二扩频时钟信号的正缘使第一开关导通并且使第二开关截止。

在本发明的一实施例中，上述的波形模块包括一第一脉冲产生器、一第二脉冲产生器、以及一波形产生器。第一脉冲产生器耦接于第一扩频模块，在第一扩频时钟信号的正缘产生一第一脉冲信号。第二脉冲产生器耦接于第二扩频模块，在第二扩频时钟信号的正缘产生一第二脉冲信号。波形产生器耦接于第一脉冲产生器与第二脉冲产生器，产生输出扩频时钟信号。其中输出扩频时钟信号的正缘为根据第一脉冲信号而产生，输出扩频时钟信号的负缘(falling edge)为根据第二脉冲信号而产生。

本发明还提出一种扩频时钟产生方法，包括下列步骤。首先，使用一预设扩频方法，对一第一输入时钟信号进行扩频，产生一第一扩频时钟信号。并使用上述预设扩频方法，对一第二输入时钟信号进行扩频，产生一第二扩频时钟信号。然后根据第一扩频时钟信号与第二扩频时钟信号，产生一输出扩频时钟信号。其中输出扩频时钟信号的正缘为根据第一扩频时钟信号的正缘而产生，输出扩频时钟信号的负缘为根据第二扩频时钟信号的正缘而产生。其中，对第一输入时钟信号而言，上述预设扩频方法包括下列步骤。首先，根据多个并联的延迟器的延迟时间，分别对第一输入时钟信号进行延迟，产生多个延迟时钟信号。根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为第一扩频时钟信号。以及根据第一扩频时钟信号进行上下计数，并提供其计数值做为上述选择信号。

在本发明的一实施例中，上述的第二输入时钟信号为第一输入时钟信号的反相信号。

在本发明的一实施例中，上述多个延迟时间两两之间的差值构成一数列，此数列在两个预设值之间作周期变化。

本发明扬弃传统的锁相回路架构，不使用大面积电容，因此可解决传统技术的电容面积问题，并大幅缩短锁定时间。另一方面，本发明采用全数字的平行延迟架构，而非传统技术的串列延迟架构，以尽量减少延迟级数，而且更采用两块完全对称的电路，分别负责时钟信号的正缘和负缘，因此可避免输出的时钟信号变形，解决传统技术的占空度问题。

为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并结合附图详细说明如下。

附图说明

图1A与图1B是已知的时钟扩频方法的示意图。

图2是典型的时钟频率调制函数的示意图。

图3是已知的时钟频率调制函数与对应输出频谱的示意图。

图4与图5是已知的扩频时钟产生器的电路示意图。

图6是依照本发明一实施例的扩频时钟产生器的电路示意图。

图7是图6的扩频时钟产生器的延迟时钟信号的波形时序图。

图8是依照本发明另一实施例的扩频时钟产生器的电路示意图。

图9A与图9B是图8的扩频时钟产生器的模拟结果。

附图符号说明

101-104：时钟信号频谱

400：扩频时钟产生器

401、402、407、408：分频器

403：相位频率检测器

404、410、411：电荷泵

405：电压控制振荡器

406：电路节点

409：频率检测器与逻辑电路

500：扩频时钟产生器

510：延迟阵列

511：延迟单元

512：锁存器

513：可变延迟反相器

520：控制电路

521：多路复用器

522：反相器

600：扩频时钟产生器

601：缓冲链

602：延迟器

603：多路复用器

604：通道选择器

605：反相器

800：扩频时钟产生器

810：延迟单元

820、830：扩频模块

821、831：平行延迟模块

822、832：上下控制器

823、833：通道选择器

840：开关模块

841、842：开关

843：转变检测器

850：波形模块

851、852：脉冲产生器

853：波形产生器

C₀-C₂₀₀：时钟信号

C1、C2：电容

Enable：致能信号

Fin、Fin1、Fin2：输入时钟信号

F_max、F_center、F_min：时钟频率

F_MOD：时钟信号调制频率

FREF：输入时钟信号

Fssc、Fssc1、Fssc2：扩频时钟信号

Fssc_out：输出扩频时钟信号

Fout：输出时钟信号

PS1、PS2：脉冲信号

Q₀-Q₂₀₀：位信号

R1：电阻

SEL、SEL1、SEL2：选择信号

Value：数值信号

具体实施方式

图6为依照本发明一实施例的扩频时钟产生器600的电路示意图。扩频时钟产生器600采用全数字架构，不包含电容，以减少电路面积，而且将传统的多级串接式延迟改为平行延迟，以尽量减少延迟级数，避免占空度改变。

扩频时钟产生器600包括缓冲链601、2^N个延迟器602(N为预设的正整数)、多路复用器603、通道选择器604、以及反相器605。缓冲链601耦接至所有延迟器602，用以传递输入时钟信号Fin至每一个延迟器602，并且驱动每一个延迟器602。为了驱动为数众多的延迟器602，缓冲链601采用树状设计，由许多缓冲器(buffer)组成。每一个延迟器602分别对输入时钟信号Fin进行延迟，分别产生一个延迟时钟信号，每一个延迟器602有各自的延迟时间。多路复用器603亦耦接至所有延迟器602，根据选择信号SEL自每一个延迟器602输出的延迟时钟信号当中择一输出，做为扩频时钟信号Fssc。反相器605耦接于多路复用器603，用以接收扩频时钟信号Fssc。通道选择器604耦接于多路复用器603和反相器605之间。多路复用器603有多个输入通道，每个输入通道接收一个延迟时钟信号。通道选择器604的作用是在扩频时钟信号Fssc的每一周期改变选择信号SEL，让多路复用器603在扩频时钟信号Fssc的每一周期选择不同的输入通道做为多路复用器603的输出，以使扩频时钟信号Fssc具有频率调制的扩频特性。举例而言，通道选择器604可包括一个上下计数器，此上下计数器可根据反相器605的输出进行上下计数，通道选择器604可将上下计数器输出的计数值提供至多路复用器603做为选择信号SEL。

反相器605的目的是使多路复用器603能用扩频时钟信号Fssc的负缘取样其正缘，避免潜在的时序问题。若无这样的顾虑，可以省略反相器605。

以下说明扩频时钟产生器600的运作原理，请参考图6和图7。图7为本实施例中，延迟器602输出的延迟时钟信号的波形时序图。图7左边有两行数字，右边一行(D)是每一个延迟器602的延迟时间，最下面的数字是第一个延迟器602的延迟时间，下面数来第二个数字是第二个延迟器602的延迟时间，依此类推。左边一行(Delta D)是延迟器602两两之间的延迟时间差值，最下面的数字是第一个和第二个延迟器602的延迟时间差值，下面数来第二个数字是第二个和第三个延迟器602的延迟时间差值，依此类推。

在扩频时钟信号Fssc的每一个周期，通道选择器604输出的选择信号SEL会改变，使多路复用器603选择不同的延迟时钟信号做为扩频时钟信号Fssc。假设在扩频时钟信号Fssc的第一个周期，其正缘来自第一个延迟器602输出的延迟时钟信号，第二个周期的正缘来自第二个延迟器602输出的延迟时钟信号，依此类推。按照这个规则可以算出，若输入时钟信号Fin的周期为T，则扩频时钟信号Fssc的周期为T+(Delta D)。如图7所示，Delta D在0和2这两个预设值之间作周期变化。假设输入时钟信号Fin的周期为10单位，则扩频时钟信号Fssc的周期会在10单位至12单位的范围来回变化。图7下方的一列数字就是扩频时钟信号Fssc的各个周期长度。扩频时钟产生器600就是以这样的方式达成扩频功能。

扩频时钟产生器600在实作时有一些潜在问题。例如，多路复用器603可用二对一或多对一的小型多路复用器组成树状结构来实现。选择信号SEL是多位的信号，当其中有多个位同时变动，例如从01111向上计数而成为10000时，树状结构之中，各层级多路复用器的切换时间可能有些微差异。也就是说，各层级多路复用器可能不是同时切换，而是在短暂的过渡时期陆续切换。在这过渡时期中，多路复用器603输出的扩频时钟信号Fssc可能在几个延迟时钟信号之间跳动而造成杂讯(glitch)。

另一个潜在问题是，若延迟器602需要较长的延迟时间，难免要采用多级串接的延迟架构，这样对输入时钟信号Fin的占空度仍然有影响。

为解决上述两个潜在问题，本发明提供另一种扩频时钟产生器，请参照图8。图8为依照本发明另一实施例的扩频时钟产生器800的电路示意图。扩频时钟产生器800包括延迟单元810、第一扩频模块820、第二扩频模块830、开关模块840、以及波形模块850。延迟单元810耦接于第二扩频模块830，开关模块840耦接于第一扩频模块820与第二扩频模块830，波形模块850耦接于开关模块840。

延迟单元810接收第一输入时钟信号Fin1，将Fin1延迟后输出为第二输入时钟信号Fin2。Fin1的延迟时间最好在半个周期左右。举例而言，延迟单元810可包括一个反相器，这个反相器可接收Fin1并输出Fin2，以达到延迟半个周期的效果。本发明并不限定延迟单元810必须使用反相器来实现，只要延迟单元810能提供大约Fin1的半个周期的延迟时间即可。

第一扩频模块820使用和图6的扩频时钟产生器600相同的平行延迟方式，对第一输入时钟信号Fin1进行扩频，产生第一扩频时钟信号Fssc1。第二扩频模块830也使用和扩频时钟产生器600相同的平行延迟方式，对第二输入时钟信号Fin2进行扩频，产生第二扩频时钟信号Fssc2。第一扩频模块820和第二扩频模块830的电路完全相同，以下仅说明第一扩频模块820的细节，第二扩频模块830则不予赘述。

第一扩频模块820包括平行延迟模块821、通道选择器823、以及上下控制器822。平行延迟模块821包括多个延迟器以及一个多路复用器，其中延迟器和多路复用器的连结关系和作用就相当于图6的延迟器602和多路复用器603。平行延迟模块821的每一个延迟器分别对第一输入时钟信号Fin1进行延迟，产生各自的延迟时钟信号。这些延迟器的延迟时间，以及两两之间的延迟时间差值，都呈现如图7所示的数列，因此能达成扩频的功效。平行延迟模块821的多路复用器耦接于上述延迟器，根据第一选择信号SEL1自上述的延迟时钟信号当中择一输出，做为第一扩频时钟信号Fssc1。通道选择器823耦接于平行延迟模块821的多路复用器，其作用是在第一扩频时钟信号Fssc1的每一周期改变选择信号SEL，让平行延迟模块821的多路复用器在第一扩频时钟信号Fssc1的每一周期选择不同的输入通道做为其输出，使第一扩频时钟信号Fssc1具有频率调制的扩频特性。通道选择器823可包括一上下计数器，此上下计数器可根据第一扩频时钟信号Fssc1进行上下计数，通道选择器823可将上下计数器输出的计数值提供至上述多路复用器做为第一选择信号SEL1。

上下控制器822耦接于通道选择器823，根据第一选择信号SEL1控制通道选择器823其中的上下计数器的计数上限与计数下限。上下控制器822的作用是限缩上下计数器的计数范围，也就是在上下计数器计数到预设的上限或下限时，让上下计数器开始反向计数。N位的上下计数器可产生2^N个不同计数值，然而平行延迟模块821未必包含如此多的延迟器。若延迟器的数量小于2^N，就需要上下控制器822来限制上下计数器的计数范围，免得产生无意义的第一选择信号SEL1。

开关模块840包括第一开关841、第二开关842、以及转变检测器843。第一开关841耦接于第一扩频模块820的平行延迟模块821与波形模块850的第一脉冲产生器851之间。第二开关842耦接于第二扩频模块830的平行延迟模块831与波形模块850的第二脉冲产生器852之间。转变检测器843耦接于第一开关841与第二开关842。在第一扩频时钟信号Fssc1的正缘时，转变检测器843使第一开关841截止，并且使第二开关842导通。在第二扩频时钟信号Fssc2的正缘时，转变检测器843使第一开关841导通，并且使第二开关842截止。

开关模块840的作用是避免上述的切换杂讯问题。由于延迟单元810，第一扩频时钟信号Fssc1和第二扩频时钟信号Fssc2的正缘是交替出现的。最初时，第一开关841处于导通状态，第二开关842处于截止状态。当转变检测器843检测到第一扩频时钟信号Fssc1的正缘，转变检测器843使第一开关841截止，并且使第二开关842导通。第一扩频时钟信号Fssc1的正缘会继续前往第一脉冲产生器851和通道选择器823，因此第一开关841的截止并不影响扩频时钟产生器800的运作。稍后通道选择器823受第一扩频时钟信号Fssc1的正缘触发而进行计数，使第一选择信号SEL1改变。这时候，由于第一开关841已经截止，即使平行延迟模块821的多路复用器在切换时产生杂讯，也会被第一开关841挡住，不会造成不利影响。

同理，当第二扩频时钟信号Fssc2的正缘通过第二开关842，被转变检测器843检测时，转变检测器843使第一开关841导通，并且使第二开关842截止。如此，当第二选择信号SEL2改变时，即使平行延迟模块831的多路复用器在切换时产生杂讯，也会被第二开关842挡住，不会造成不利影响。

第一开关841和第二开关842的交替切换，可阻挡平行延迟模块821和831的多路复用器在切换时可能产生的杂讯。如此，即使有杂讯，也不会影响最终的输出信号Fssc_out，因此开关模块840可解决前述的切换杂讯问题。如果切换杂讯问题不会发生，可以省略开关模块840。

波形模块850包括第一脉冲产生器851、第二脉冲产生器852、以及波形产生器853。第一脉冲产生器851耦接于第一开关841，第二脉冲产生器852耦接于第二开关842，波形产生器853则耦接于第一脉冲产生器851与第二脉冲产生器852。第一脉冲产生器851在接收到第一扩频时钟信号Fssc1的正缘时产生第一脉冲信号PS1，以反映第一扩频时钟信号Fssc1的正缘位置。第二脉冲产生器852在接收到第二扩频时钟信号Fssc2的正缘时产生第二脉冲信号PS2，以反映第二扩频时钟信号Fssc2的正缘位置。波形产生器853在接收到第一脉冲信号PS1时，产生输出扩频时钟信号Fssc_out的正缘，在接收到第二脉冲信号PS2时，产生输出扩频时钟信号Fssc_out的负缘。Fssc_out就是扩频时钟产生器800最终产生的扩频时钟信号。

由图8可以看出，扩频时钟产生器800的电路是上下对称，上半部负责产生输出扩频时钟信号Fssc_out的正缘，下半部负责产生输出扩频时钟信号Fssc_out的负缘。第一输入时钟信号Fin1通过延迟单元810的反相器成为第二输入时钟信号Fin2。单独一级反相器对占空度的影响可忽略不计，因此第一输入时钟信号Fin1和第二输入时钟信号Fin2的占空度几乎相同。由于扩频时钟产生器800的对称性，在延迟单元810之后，第一输入时钟信号Fin1和第二输入时钟信号Fin2经过的路径完全对称，两者经过的延迟完全相同。因此，输出扩频时钟信号Fssc_out的正负缘时间差，会非常接近第一输入时钟信号Fin1和第二输入时钟信号Fin2的正缘时间差。也就是说，Fssc_out的占空度不会有太大改变。总之，藉由对称的电路以及波形模块850，扩频时钟产生器800可解决前述的占空度问题。

图9A和图9B为本实施例的电脑模拟结果。图9A示出了输入信号Fin1频率为20MHz，调制比例(MP)为±2.5％，而且调制频率(MF)为100kHz时，输出信号Fssc_out的频率以及占空度。由图9A可以看出，输出信号Fssc_out的调制函数在接近中心频率20MHz时趋近三角波，在接近上下的极端频率时则类似Hershey′s Kiss。输出信号Fssc_out的占空度只在41％至43.5％的范围变动，和输入信号Fin1的差距不大。图9B则示出来输入信号Fin1频率为140MHz，调制比例(MP)为±6.4％，而且调制频率(MF)为700kHz时，输出信号Fssc_out的频率以及占空度。由图9B可以看出，输出信号Fssc_out的占空度仍然接近输入信号Fin1的占空度，变化不大。

除了扩频时钟产生器，本发明亦包括对应的扩频时钟产生方法。在前面的实施例中，扩频时钟产生器600所实现的，就是本发明的第一种扩频时钟产生方法的一个实施例。而扩频时钟产生器800所实现的，就是本发明的第二种扩频时钟产生方法的一个实施例。由于前面的实施例已经详述技术细节，扩频时钟产生方法的技术细节就不再赘述。

综上所述，本发明可解决传统技术的电容面积问题以及占空度问题，提供确实可用的扩频时钟产生器以及扩频时钟产生方法。由于不用大面积电容，本发明的扩频时钟产生器所占的面积大约只有采用锁相回路架构的传统扩频时钟产生器的一半，而且可大幅缩短锁定时间。和使用串列延迟架构的传统扩频时钟产生器相比，即使有工艺差异、操作电压变化、以及温度变化等现实因素，本发明的对称式平行延迟架构也能将输出信号的占空度维持在可接受范围内，使输出信号不至于严重变形。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作若干的更动与润饰，因此本发明的保护范围以本申请的权利要求为准。

Claims (20)

1.一种扩频时钟产生器，包括：

多个并联的延迟器，每一上述延迟器分别对一输入时钟信号进行延迟，产生一延迟时钟信号；

一多路复用器，耦接于上述多个延迟器，根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为一扩频时钟信号；以及

一通道选择器，耦接于该多路复用器，提供该选择信号，并且在该扩频时钟信号的每一周期改变该选择信号。

2.如权利要求1所述的扩频时钟产生器，其中上述多个延迟器两两之间的延迟时间差值构成一数列，该数列在一第一预设值与一第二预设值之间作周期变化。

3.如权利要求1所述的扩频时钟产生器，其中该通道选择器包括：

一上下计数器，根据该扩频时钟信号进行计数，并提供上述计数值做为该选择信号。

4.如权利要求1所述的扩频时钟产生器，还包括：

一缓冲链，耦接于上述多个延迟器，传递该输入时钟信号至上述多个延迟器，并且驱动上述多个延迟器。

5.如权利要求1所述的扩频时钟产生器，还包括：

一反相器，耦接于该多路复用器与该通道选择器之间，接收该扩频时钟信号，该通道选择器在该反相器的输出信号的每一周期改变该选择信号。

6.一种扩频时钟产生方法，包括：

根据多个并联的延迟器的延迟时间，分别对一输入时钟信号进行延迟，产生多个延迟时钟信号；

根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为一扩频时钟信号；以及

根据该扩频时钟信号进行上下计数，并提供其计数值做为该选择信号。

7.如权利要求6所述的扩频时钟产生方法，其中上述多个延迟时间两两之间的差值构成一数列，该数列在一第一预设值与一第二预设值之间作周期变化。

8.一种扩频时钟产生器，包括：

一第一扩频模块，对一第一输入时钟信号进行扩频，产生一第一扩频时钟信号；

一第二扩频模块，对一第二输入时钟信号进行扩频，产生一第二扩频时钟信号；以及

一波形模块，耦接于该第一扩频模块与该第二扩频模块，根据该第一扩频时钟信号与该第二扩频时钟信号产生一输出扩频时钟信号，

其中该第一扩频模块与该第二扩频模块的电路相同，而且该第二输入时钟信号为根据该第一输入时钟信号而产生，

其中该第一扩频模块包括：

多个并联的延迟器，每一上述延迟器分别对该第一输入时钟信号进行延迟，产生一延迟时钟信号；

一多路复用器，耦接于上述多个延迟器，根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为该第一扩频时钟信号；以及

一通道选择器，耦接于该多路复用器，提供该选择信号，并且在该第一扩频时钟信号的每一周期改变该选择信号。

9.如权利要求8所述的扩频时钟产生器，还包括：

一延迟单元，耦接于该第二扩频模块，接收该第一输入时钟信号，将该第一输入时钟信号延迟一段预设时间之后输出至该第二扩频模块做为该第二输入时钟信号。

10.如权利要求9所述的扩频时钟产生器，其中该延迟单元包括：

一反相器，接收该第一输入时钟信号，并输出该第二输入时钟信号。

11.如权利要求8所述的扩频时钟产生器，其中上述多个延迟器两两之间的延迟时间差值构成一数列，该数列在一第一预设值与一第二预设值之间作周期变化。

12.如权利要求8所述的扩频时钟产生器，其中该通道选择器包括：

一上下计数器，根据该第一扩频时钟信号进行计数，并提供上述计数值做为该选择信号。

13.如权利要求8所述的扩频时钟产生器，其中该第一扩频模块还包括：

一上下控制器，耦接于该通道选择器，根据该选择信号控制该通道选择器，以控制该选择信号的上限与下限。

14.如权利要求8所述的扩频时钟产生器，还包括：

一开关模块，耦接于该第一扩频模块、该第二扩频模块、以及该波形模块之间，在该第一扩频时钟信号的正缘截断该第一扩频时钟信号与该波形模块并且导通该第二扩频时钟信号与该波形模块，在该第二扩频时钟信号的正缘导通该第一扩频时钟信号与该波形模块并且截断该第二扩频时钟信号与该波形模块。

15.如权利要求14所述的扩频时钟产生器，其中该开关模块包括：

一第一开关，耦接于该第一扩频模块与该波形模块之间；

一第二开关，耦接于该第二扩频模块与该波形模块之间；以及

一转变检测器，耦接于该第一开关与该第二开关，在该第一扩频时钟信号的正缘使该第一开关截止并且使该第二开关导通，在该第二扩频时钟信号的正缘使该第一开关导通并且使该第二开关截止。

16.如权利要求8所述的扩频时钟产生器，其中该波形模块包括：

一第一脉冲产生器，耦接于该第一扩频模块，在该第一扩频时钟信号的正缘产生一第一脉冲信号；

一第二脉冲产生器，耦接于该第二扩频模块，在该第二扩频时钟信号的正缘产生一第二脉冲信号；以及

一波形产生器，耦接于该第一脉冲产生器与该第二脉冲产生器，产生该输出扩频时钟信号，其中该输出扩频时钟信号的正缘为根据该第一脉冲信号而产生，该输出扩频时钟信号的负缘为根据该第二脉冲信号而产生。

17.一种扩频时钟产生方法，包括：

使用一预设扩频方法，对一第一输入时钟信号进行扩频，产生一第一扩频时钟信号；

使用该预设扩频方法，对一第二输入时钟信号进行扩频，产生一第二扩频时钟信号；以及

根据该第一扩频时钟信号与该第二扩频时钟信号产生一输出扩频时钟信号，

其中对该第一输入时钟信号而言，该预设扩频方法包括：

根据多个并联的延迟器的延迟时间，分别对该第一输入时钟信号进行延迟，产生多个延迟时钟信号；

根据一选择信号，自上述多个延迟时钟信号当中择一输出，做为该第一扩频时钟信号；以及

根据该第一扩频时钟信号进行上下计数，并提供其计数值做为该选择信号。

18.如权利要求17所述的扩频时钟产生方法，其中该第二输入时钟信号为该第一输入时钟信号的反相信号。

19.如权利要求17所述的扩频时钟产生方法，其中上述多个延迟时间两两之间的差值构成一数列，该数列在一第一预设值与一第二预设值之间作周期变化。

20.如权利要求17所述的扩频时钟产生方法，其中该输出扩频时钟信号的正缘为根据该第一扩频时钟信号的正缘而产生，该输出扩频时钟信号的负缘为根据该第二扩频时钟信号的正缘而产生。

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