CN103117092B - 一种数字延迟链的校准方法 - Google Patents

Abstract

本发明涉及一种数字延迟链的校准方法，该校准方法为在延迟单元的传播通路和返回通路之外连接一个快速通路以及一个慢速通路；所述的快速通路和慢速通路均有参考时钟信号通过，参考时钟信号通过一个延迟单元的快速通道和慢速通道的延迟之差等于传播通路和返回通路的延迟之和的多倍；被延迟的信号在此处发生折返。本发明在传统的延迟单元的基本部分之外增加了一个快速通道和慢速通道，这样使得延迟校准和折返信号的生成的逻辑都放在了延迟单元内部，在信号传播的同时随时进行校准，去掉了专门的控制逻辑和专门的校准时间。

Description

一种数字延迟链的校准方法

技术领域

本发明涉及集成电路，尤其是一种数字延迟链的校准方法。

背景技术

数字延迟链中的延迟单元的延迟会由于工艺、电压和温度的漂移而发生改变，为了让延迟链有相对固定的延迟，需要进行校准，随时根据延迟单元的延迟变化而调整延迟链中导通的延迟单元的数量。传统的校准方法采用类似图1的电路，采用软件或硬件的控制逻辑，不断增加delay_ctrl的值来增加延迟链中导通单元的数量，同时向延迟链输入固定频率的时钟。当触发器所寄存的值发生跳变的时候，说明当前延迟链中导通单元的总延迟为半个时钟周期。这样的方式所带来的问题是：校准时需要专门的控制逻辑，且进行一轮校准的时间较长。

发明内容

本发明要解决的技术问题是：提出一种能够让延迟单元进行自校准，不需要专门的控制逻辑和专门的校准时间的校准方法。

本发明所采用的技术方案为：一种数字延迟链的校准方法，该校准方法为在延迟单元的传播通路和返回通路这两个通路之外连接一个快速通路以及一个慢速通路；所述的快速通路和慢速通路均有参考时钟信号通过，参考时钟信号通过一个延迟单元的快速通路所提供的快速通道以及慢速通路所提供的慢速通道的延迟之差等于传播通路和返回通路的延迟之和的多倍；被延迟的信号在发现参考时钟信号通过一个延迟单元的快速通路所提供的快速通道以及慢速通路所提供的慢速通道的延迟之差等于传播通路和返回通路的延迟之和的多倍现象时的延迟单元处令信号折返。

本发明针对DDR SDRAM的设计所需的延迟链而言，所述的参考时钟信号通过一个延迟单元的快速通道和慢速通道的延迟之差等于传播通路和返回通路的延迟之和的两倍。

具体的说，本发明所述的传播通路和返回通路的延迟均为一个与非门的延迟；所述的快速通路由一个与非门构成；所述的慢速通路由5个级联的与非门构成。上述的门电路可以由其他具有类似功能的电路或元器件代替。

通常信号通过所述的延迟单元的理想情况是整数个延迟单元，因此，若被延迟的信号穿过了N个延迟单元，则在第N个延迟单元处折返。

本发明的有益效果是：本发明在传统的延迟单元的基本部分之外增加了一个快速通道和慢速通道，这样使得延迟校准和折返信号的生成的逻辑都放在了延迟单元内部，在信号传播的同时随时进行校准，去掉了专门的控制逻辑和专门的校准时间。

附图说明

下面结合附图和实施例对本发明进一步说明。

图1是现有技术的校准方法采用的电路；

图2的本发明的电路示意框图；

图3是本发明的延迟单元的结构示意图。

具体实施方式

现在结合附图和优选实施例对本发明作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本发明的基本结构，因此其仅显示与本发明有关的构成。

针对DDR SDRAM的设计所需的延迟链而言，将参考时钟信号通过一个延迟单元的快速通道和慢速通道的延迟之差设计为传播通路和返回通路的延迟之和的两倍。如果通过比较发现快速通路和慢速通路上的信号不一致了，说明它们的延迟之差超过了半个周期，在第一个发现这一现象的延迟单元处令信号折返，则延迟链的延迟正好是1/4个周期。

下面结合图2和图3做具体说明，如图2所示，图中从左向右依次分别是传播通路、返回通路、快速通路和慢速通路。图3中，传播通路和返回通路的延迟均为一个与非门的延迟，快速通路部分由一个与非门构成，慢速通路部分由5个级联的与非门构成。FI到FO为快速通道，SI到SO为慢速通道，PI到PO为传播通道，RI到RO为返回通道。这里将它们的延迟分别依次记为P、R、F、S。除了返回通路上是一个多选器(或具有类似功能的门电路)，其他通路上的逻辑门都可以被等效为简单的buffer。那么返回通路上的多选器控制信号是继续向下一个延迟单元传播，还是就此返回？下面做两种情况的分析：

如果被延迟的信号穿过了N个延迟单元，即在第N个延迟单元折返，那么该信号被延迟的时间是：(P+R)*N。

如果被延迟的信号在第N个延迟单元内部，快速通路上的参考时钟信号被延迟了F*N，慢速通路上的参考时钟信号被延迟了S*N。记参考时钟信号的周期为C，那么当C/2<S*N-F*N<C时，快速通路上的参考时钟信号将同慢速通路上的参考时钟信号取相反的值。则可以认为第一个观察到两信号取反的延迟单元满足C/2＝＝S*N-F*N(近似等于，可能有一定误差)。如果设计满足(P+R)*2＝F-S，那么在C/2＝＝S*N-F*N的时候，就有(P+R)*N＝C/4，即在这个延迟单元处折返的话，被延迟的信号所通过的传播通路和返回通路的总延迟为四分之一个周期，同样满足DDR SDRAM的需要。

而传统的校准方法是将参考时钟信号经过传播通路和返回通路后，同未经延迟的信号进行比较，逐步增加N的值进行多次比较，当两个信号彼此反相的时候，说明(P+R)*N＝C/2。这样，在第N/2个延迟单元处让信号折返，则信号将被延迟(P+R)*N/2＝C/4。

因此，通过比较，本发明所述的校准方法能够更快捷方便的对信号进行随时的校准，去掉了专门的控制逻辑和专门的校准时间。

以上说明书中描述的只是本发明的具体实施方式，各种举例说明不对本发明的实质内容构成限制，所属技术领域的普通技术人员在阅读了说明书后可以对以前所述的具体实施方式做修改或变形，而不背离发明的实质和范围。

Claims (4)

1.一种数字延迟链的校准方法，其特征在于：该校准方法为在延迟单元的传播通路和返回通路这两个通路之外连接一个快速通路以及一个慢速通路；所述的快速通路和慢速通路均有参考时钟信号通过，参考时钟信号通过一个延迟单元的快速通路所提供的快速通道以及慢速通路所提供的慢速通道的延迟之差等于传播通路和返回通路的延迟之和的多倍；被延迟的信号在发现参考时钟信号通过一个延迟单元的快速通路所提供的快速通道以及慢速通路所提供的慢速通道的延迟之差等于传播通路和返回通路的延迟之和的多倍现象时的延迟单元处令被延迟的信号折返。

2.如权利要求1所述的一种数字延迟链的校准方法，其特征在于：所述的参考时钟信号通过一个延迟单元的快速通道和慢速通道的延迟之差等于传播通路和返回通路的延迟之和的两倍。

3.如权利要求2所述的一种数字延迟链的校准方法，其特征在于：所述的传播通路和返回通路的延迟均为一个与非门的延迟；所述的快速通路由一个与非门构成；所述的慢速通路由5个级联的与非门构成。

4.如权利要求1所述的一种数字延迟链的校准方法，其特征在于：若被延迟的信号穿过了N个延迟单元，则在第N个延迟单元处折返；所述的N为大于零的整数。