TW201319815A - 動態資料選通偵測 - Google Patents

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Abstract

本發明揭示關於判定一資料選通信號在何時有效以用於擷取資料之技術。在一項實施例中，揭示一種包括一記憶體介面電路之裝置，該記憶體介面電路經組態以基於一資料選通信號來判定用於自一記憶體擷取資料之一初始時間值。在一些實施例中，該記憶體介面電路可藉由自記憶體讀取一已知值來判定此初始時間值。在一項實施例中，該記憶體介面電路進一步經組態以判定用於擷取該資料之一經調整時間值，其中該記憶體介面電路經組態以藉由使用該初始時間值來取樣該資料選通信號而判定該經調整時間值。

Description

動態資料選通偵測
本發明大體上係關於處理器，且更具體言之，係關於將處理器與記憶體介接。
當在處理器與記憶體之間傳輸資料時，資料選通信號(有時被稱作DQS)隨資料信號一起提供以指示匯流排上之電壓何時對應於實際資料值且協調資料值自匯流排之擷取。在寫入操作中，處理器上之記憶體控制器介面負責針對待寫入至記憶體之資料產生資料選通信號。在讀取操作中，記憶體針對經讀取之資料產生資料選通信號。
通常經由相同雙向匯流排線傳輸資料選通信號。因而，DQS信號線可准許在讀取與寫入操作之執行之間浮動(亦即，在三態下操作)。若接收端試圖在資料選通信號有效之前擷取資料，則信號線之三態值可致使資料被不正確地擷取。另外，若接收端在DQS信號之初始循環之後開始擷取資料，則並非所有的資料將會被擷取。
本發明描述用於判定一資料選通信號在何時有效以用於擷取資料之技術。
在一項實施例中，揭示一處理器，其包括經組態以促進對記憶體之寫入操作及讀取操作之執行的一記憶體介面電路(例如，記憶體PHY)。在一讀取操作期間，該記憶體介面電路可基於由記憶體提供之一資料選通信號而藉由鎖存 自一記憶體匯流排接收之資料的位元而擷取該資料。為了減小擷取無效資料之機會，在一項實施例中，該記憶體介面電路可執行一校準(例如，在該處理器及該記憶體之初始化期間，在退出針對記憶體的一自動再新模式之後，等)，其中該記憶體介面電路將針對一已知值之一讀取請求發送至記憶體。該記憶體介面電路接著開始擷取位元且比較該等位元與該值之一儲存複本，以判定匯流排上之資料在何時變為有效，從而指示該資料選通信號亦有效。在一項實施例中，該記憶體介面電路可經組態以執行多個讀取操作直至該記憶體介面電路可判定資料選通值在何時(例如，在發送讀取請求之後的3.5個時脈循環)變為有效為止。在另一實施例中，該記憶體介面電路可發送一單一讀取請求且以高於選通信號之速率的一速率(例如，每隔DQS之四分之一個循環)來擷取資料之位元以判定該信號在何時變為有效。
在一些實施例中，該記憶體介面電路亦可經組態以執行另一校準，其中該記憶體介面電路取樣該資料選通信號以判定該資料選通信號在何時有效。該記憶體介面電路接著可基於此判定來調整該記憶體介面電路在何時鎖存資料之位元。在一項實施例中，該記憶體介面電路經組態以基於藉由自記憶體讀取一已知值而判定之一初始時間值來判定在何時取樣該資料選通信號。在一些實施例中，該記憶體介面電路可週期性地重新取樣該資料選通信號以隨該選通信號之時序歸因於程序、電壓及溫度(PVT)的改變而波動 來進行小幅調整。
本說明書包括對「一項實施例」或「一實施例」之參考。片語「在一項實施例中」或「在一實施例中」之出現未必指代同一實施例。可以與本發明相一致之任何合適方式來組合特定特徵、結構或特性。
術語。以下段落為本發明中(包括附加申請專利範圍)所見之術語提供定義及/或上下文。
「包含」。此術語為開放式術語。如附加申請專利範圍中所使用，此術語並不排除額外結構或步驟。考慮如下敍述之技術方案：「一種包含一或多個處理器單元之裝置...」。此技術方案不排除該裝置包括額外組件(例如，網路介面單元、圖形電路，等)。
「經組態以」。可將各種單元、電路或其他組件描述或主張為「經組態以」執行一或多個任務。在此等上下文中，「經組態以」用以藉由指示單元/電路/組件包括在操作期間執行彼或彼等任務之結構(例如，電路)而暗示結構。因而，可稱單元/電路/組件經組態以執行任務，即使在所指定之單元/電路/組件當前並不操作(例如，未接通)時。與「經組態以」之語言一起使用的單元/電路/組件包括硬體，例如，電路、儲存可執行以實施操作之程式指令的記憶體，等。敍述一單元/電路/組件「經組態以」執行一或多個任務明確地意欲不針對彼單元/電路/組件援引35U.S.C.§112第六段。另外，「經組態以」可包括由軟體及/ 或韌體(例如，FPGA或執行軟體之通用處理器)操縱以便以能夠執行討論中之任務的方式操作的一般結構(例如，一般電路)。「經組態以」亦可包括調適製造程序(例如，半導體製造設施)以製造經調適以實施或執行一或多個任務之器件(例如，積體電路)。
「第一」、「第二」等。如本文中所使用，將此等術語用作名詞之標記，該等標記居先且不暗示任何類型之排序(例如，空間上、時間上、邏輯上，等)。舉例而言，在具有八個處理元件或核心之處理器中，術語「第一」及「第二」處理元件可用以指代該八個處理元件中之任兩者。換言之，「第一」及「第二」處理元件並不限於邏輯處理元件0及1。
「基於」。如本文中所使用，此術語用以描述影響判定之一或多個因素。此術語不排除可影響判定之額外因素。亦即，一判定可僅僅基於彼等因素或至少部分地基於彼等因素。考慮片語「基於B來判定A」。雖然B可為影響A之判定之一因素，但此片語並不排除A之判定亦基於C。在其他情況中，可僅僅基於B來判定A。
「資料選通信號」。此術語在此項技術中具有其一般且公認含義，且包括用以指示正傳輸有效資料之結合一或多個資料信號驅動之信號。選通信號通常具有與資料信號類似之相位及頻率且可用以自資料信號擷取資料。
現轉而參看圖1，描繪說明兩個讀取操作之可能時序特性的一對時序圖110A及110B。如圖所示，每一圖110包括 時脈信號CK(藉由差分信號對CK_t及CK_c表示)、命令信號[CMD]、資料選通信號DQS(藉由差分信號對DQS_c及DQS_t表示)，及資料信號DQ。時脈信號CK可用以在積體電路與記憶體之間協調各種操作之時序。命令信號[CMD]可藉由記憶體實體介面電路(PHY)產生以使記憶體執行各種操作(例如，針對讀取之列及行位址選通，等)。資料選通信號DQS為在資料信號DQ具有有效資料(圖示為位元D1、D2、D3，等)時會振盪之信號。
在兩個讀取操作中，記憶體PHY以在時間T0處經由CMD信號將讀取命令發送至記憶體開始。記憶體接著可在接下來一或多個時脈信號期間擷取資料且將所請求資料提供回至記憶體PHY。在記憶體開始提供資料時，記憶體驅動DQS為低且接著在跨越匯流排驅動位元時使DQS振盪。在圖110A中，記憶體在T2之後驅動DQS為低且在T3之後開始使DQS振盪。在圖110B中，記憶體在T3之後驅動DQS為低且在T4之後開始振盪。在DQS振盪時，在一項實施例中，記憶體PHY在以下降邊緣104開始之DQS的下降邊緣上鎖存DQ之位元。
為了在此實施例中正確地擷取所有資料，記憶體PHY必須在DQS之第一全下降(亦即，與自浮動值至邏輯0之下降102相對的自邏輯1至邏輯0之下降104)期間開始鎖存資料。若在此下降處或之前(例如，在102A處或之前)鎖存第一資料位元，則DQS之浮動狀態可致使鎖存無效位元。若在104A之後鎖存第一位元，則未擷取初始位元D1。在各種 實施例中，記憶體PHY可藉由閘控DQS(例如，防止DQS驅動擷取DQ鎖存器)直至DQS變為有效(例如，在下降102之後的時間)為止來控制何時擷取資料。因此，在圖110A中，記憶體PHY必須在週期120A內閉塞DQS(亦即，將DQS提供至擷取鎖存器)以正確地擷取所有資料位元。
各種記憶體標準可針對在已發出讀取命令之後DQS將在何時變為有效而指定一延遲週期以確保正確地擷取資料。此延遲週期之實例在圖110A及圖110B中經展示為自在T0處之讀取命令開始的三個CK循環延遲。雖然在圖110A及圖110B兩者中，DQS在此三個循環週期之後變為有效(注意，在此延遲之結束與DQS振盪的開始之間的時間可被稱作tDQSCK)，但界定此週期並不保證DQS將在此週期之結束處有效，如DQS在T3處浮動之圖110B中所展示。舉例而言，在圖110A中，若記憶體PHY在T3處閉塞DQS，則DQS未浮動且記憶體PHY將正確地擷取資料。然而，在圖110B中，DQS在T3之後的週期130期間浮動。若准許DQS在週期130期間在記憶體PHY中驅動一擷取鎖存器，則可擷取無效資料。然而，若在週期120B期間閉塞DQS，則應正確地擷取資料。
如下文將描述，在各種實施例中，積體電路可使用各種技術來判定何時開始使用資料選通信號來擷取資料。舉例而言，此電路可使用各種技術來判定週期120A及120B兩者內之時間值且基於彼時間值開始擷取資料。
現轉而參看圖2，描繪系統10之方塊圖。在所說明實施 例中，系統10包括耦接至外部記憶體模組240A至240B之積體電路(IC)200。積體電路200包括一或多個處理核心210A至210B、記憶體控制器220及一或多個記憶體實體介面電路(PHY)230A至230B。記憶體控制器220經由各別互連線212A及212B耦接至核心210A及210B且經由各別互連線222A及222B耦接至記憶體PHY 230。記憶體PHY經由各別互連線232A及232B耦接至記憶體模組240A及240B。
在一項實施例中，核心210經組態以產生針對資料之讀取及寫入請求。核心210可實施任何指令集架構，且可經組態以執行在彼指令集架構中所定義之指令。核心210可使用任何微架構，包括純量、超純量、管線化、超管線化、無序、有序、推測、非推測等，或其組合。核心210可包括電路，且視情況可實施微編碼技術。核心210可包括一或多個快取記憶體層級。一或多個核心210可實施經組態以呈現待顯示至圖框緩衝器中之物件的圖形控制器。
在一項實施例中，記憶體控制器220經組態以處理藉由核心210產生之請求且將對應命令發出至記憶體模組240以使得執行各種記憶體操作。記憶體控制器220亦可處理來自諸如各種周邊器件、網路連接器件、儲存器件、I/O器件等之其他源(諸如，結合圖8所描述之彼等源)之請求。記憶體控制器220可包括用於實施諸如轉譯結構、頁面查核行程單元等之虛擬記憶體的各種結構。在一項實施例中，記憶體控制器220經組態以藉由將再新命令發出至模組240而促進記憶體模組240之再新。
在一項實施例中，記憶體PHY 230經組態以處置IC 200與記憶體模組240之低層級實體介接以促進資料之交換。舉例而言，記憶體PHY 230可負責信號之時序，負責對同步DRAM記憶體之恰當定時，等。記憶體PHY 230可經組態以鎖定至在積體電路200內供應之時脈且產生由記憶體模組240使用之對應時脈(例如，上文所描述之時脈信號CK)。記憶體PHY 230可經組態以將命令自記憶體控制器220中繼至記憶體模組240。記憶體PHY 230亦可經組態以自記憶體控制器220接收命令且產生一或多個對應信號(例如，CMD、DQS、DQ等)給記憶體模組240。
記憶體模組240可為任何類型之記憶體，諸如動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、雙資料速率(DDR、DDR2、DDR3等)SDRAM(包括諸如mDDR3等之SDRAM之行動版本及/或諸如LPDDR2、LPDDR3等之SDRAM的低功率版本)、RAMBUS DRAM(RDRAM)、靜態RAM(SRAM)等。一或多個記憶體器件可耦接至電路板上以形成記憶體模組，諸如單排記憶體模組(SIMM)、雙排記憶體模組(DIMM)等。或者，可按照晶片堆疊組態、封包堆疊組態或多晶片模組組態將器件與積體電路200一起安裝。
在各種實施例中，記憶體PHY 230經組態以基於資料選通信號DQS而擷取自記憶體模組240接收之資料DQ。為了確保在DQS有效時擷取資料，在一項實施例中，PHY 230經組態以執行校準程序，其中PHY 230判定在將對應命令 發送至記憶體模組240之後DQS在何時變為有效。如下文將描述，在一項實施例中，此校準程序可包括自記憶體讀取一已知值且判定可在何時正確地擷取該值，從而指示DQS在彼點處有效。在一些實施例中，此校準程序可進一步包括週期性地取樣DQS以更精確地判定DQS之時序且偵測任何後續時序改變。
現轉而參看圖3，描繪耦接至記憶體模組240之記憶體PHY 230之一項實施例。在所說明實施例中，記憶體PHY 230包括主控延遲鎖定迴路(DLL)304、一或多個資料緩衝器310A及310B、延遲單元320、閘330及校準單元340。記憶體模組240亦包括測試值儲存器350。
在一項實施例中，主控DLL 304經組態以將所接收主控時脈信號302供應至PHY 230中之各種單元以協調各種操作之執行。在一項實施例中，主控DLL 304可進一步經組態以基於信號302而產生用於記憶體模組240之時脈信號CK。在一些實施例中，若記憶體模組240為雙資料速率(DDR)記憶體，則信號CK可具有信號302之兩倍速率。
在一項實施例中，資料緩衝器310經組態以擷取且緩衝自記憶體模組240接收之資料DQ直至可將該資料DQ提供至記憶體控制器220為止。在各種實施例中，資料緩衝器310經組態以基於資料選通信號DQS(例如，在DQS之每一下降(或上升)邊緣之後)而鎖存資料DQ之位元。如下文將描述，在一項實施例中，校準單元340可自緩衝器310擷取位元以判定DQS之時序特性。在下文中結合圖5A及圖5B進一 步詳細描述資料緩衝器310。
在一項實施例中，延遲單元320經組態以藉由操作閘330來控制資料緩衝器310在何時接收DQS。在所說明實施例中，延遲單元320經組態以確證一擷取開始信號324，從而在自將命令CMD發送至記憶體模組240之後經過適當延遲322(例如，時脈信號302之3.5個循環)之後打開閘330。在一項實施例中，可使用延遲鎖定迴路來實施延遲單元320。在各種實施例中，根據DQS到達(亦即，在DQS變為有效時)來時控(time)擷取開始信號324之確證。舉例而言，在上文所描述之圖110A及110B中，延遲單元320可經組態以在週期120A及120B之重疊期間打開閘330以使DQS驅動緩衝器310來擷取資料。如上文所註明，若在DQS之第一下降邊緣之後確證擷取開始324，則緩衝器310可能未正確地擷取所有DQ位元。類似地，若在DQS浮動時確證擷取開始324，則緩衝器310可在錯誤DQS邊緣上擷取無效資料。
在一項實施例中，校準單元340經組態以判定DQS在何時可能變為有效且執行延遲值322之延遲調整342，使得延遲單元320在適當週期期間確證擷取開始330。在各種實施例中，校準單元340藉由自記憶體模組240讀取測試值且在緩衝器310擷取位元時分析該等位元而判定針對延遲單元320之延遲值322。在校準單元340在所擷取之位元串流中辨識所擷取之測試值352時，校準單元340可在此週期期間判定DQS有效。校準單元340接著可相應地調整延遲單元 320之延遲值322。在一些實施例中，校準單元340藉由分析自多個讀取操作擷取之資料來判定一延遲值322，其中使用分別不同之延遲值322來擷取用於每一讀取操作之資料。校準單元340可繼續測試不同延遲值322直至該校準單元340判定產生測試值之正確擷取的延遲值322為止。在其他實施例中，校準單元340可替代性地分析來自僅單一讀取操作之資料，其中以高於DQS之速率(例如，每隔DQS之四分之一個循環)擷取資料，從而判定資料在何時正確及IDQS在何時變為有效。在一些實施例中，最初將用以判定延遲值322之測試值寫入至記憶體且隨後讀取該測試值。在其他實施例中，測試值儲存於記憶體模組240之專用部分中，例如永久硬編碼。
在一項實施例中，測試值儲存器350為模組240之專用於儲存可存取測試值的部分。在一些實施例中，儲存器350可包括傳回已知測試值之可存取暫存器。舉例而言，在記憶體模組240實施LPDDR標準之一項實施例中，儲存器350包括回應於模式暫存器讀取(MRR)命令而傳回已知資料型樣之模式暫存器(MR)32及40。在一項實施例中，校準340可經組態以將讀取請求直接發出至記憶體模組240以使記憶體模組240自儲存器350傳回測試值。在另一實施例中，校準340可替代地使記憶體控制器220發出一讀取命令(例如，經由讀取指令344)，記憶體PHY 230接著將針對測試值之該讀取命令中繼至記憶體模組240。
在一些實施例中，藉由讀取一已知值而判定之延遲值 322可不足夠準確以保證將一致地正確擷取資料(或在一些情況下，花時間讀取已知值可由於各種時序約束而不為可行選項)。在各種實施例中，校準單元340經組態以使用先前判定之延遲值322作為初始時間值以用於取樣DQS，從而判定DQS在何時變為有效。在一項實施例中，在校準單元340正取樣DQS時，校準單元340可試圖識別DQS之第一全下降(或上升)時脈邊緣且相應地調整延遲值322。在一些實施例中，校準單元340可在正常/功能讀取操作(亦即，並非針對已知測試值之讀取操作)之執行期間判定此經調整延遲值322。
校準單元340可基於各種準則判定何時讀取已知值或何時取樣DQS。在一項實施例中，校準單元340可在起動處初始化記憶體PHY 230及記憶體模組240時(例如，在一項實施例中，在自主控DLL 304確證鎖定信號之後)讀取一已知值以執行校準(亦即，執行「已知值校準」)。(在一項實施例中，記憶體控制器220可使校準單元340執行此初始校準；校準單元340接著可判定何時對其自身執行後續校準)。在一些實施例中，校準單元340亦可在記憶體模組340退出自動再新模式、退出較低功率模式之後、在已經過預定週期之後等執行已知值校準。在一些實施例中，校準單元340可在已知值校準之每一執行(例如，為了判定更準確延遲值322)之後取樣DQS以執行校準(亦即，執行「取樣校準」)。在一些實施例中，校準單元340亦可週期性地執行取樣校準(例如，在已經過特定週期之後)。
現轉而參看圖4，描繪校準單元340之一項實施例。在所說明實施例中，校準單元340包括比較單元410、取樣單元420及一或多個計時器430。
在一項實施例中，比較單元410經組態以促進已知值校準之執行。在所說明實施例中，比較單元410比較藉由緩衝器310擷取之位元與所儲存的測試值412(例如，諸如藉由MR 32及MR 40傳回之型樣的在儲存器350中之值之複本)，以識別所擷取之測試值352。比較單元410接著可基於其在何時識別所擷取之測試值352來判定延遲值414。在一些實施例中，比較單元410經組態以比較自多個讀取操作擷取之位元以識別值352且判定延遲值414。在其他實施例中，比較單元410經組態以比較自僅單一讀取操作擷取之位元以識別值352且判定延遲值。在此實施例中，可以高於DQS之速率的速率(例如，每隔DQS之四分之一個循環)擷取位元，因此多個讀取操作為不必要的。在所說明實施例中，比較單元410提供值414以促進DQS之取樣。在另一實施例中，校準單元340可直接使用值414作為延遲值322來執行延遲調整342。
在一項實施例中，取樣單元420經組態以促進取樣校準之執行。在各種實施例中，取樣單元420經組態以取樣傳入之DQS以檢查DQS上升及下降邊緣之預定型樣，從而判定DQS在何時變為有效。在一項實施例中，取樣單元420以至少每隔1/16個循環之速率取樣(例如，1/16 tCK相移時脈可藉由過取樣DLL而產生)。如上文所註明，在一項實施 例中，取樣單元420經組態以在正常讀取操作期間取樣DQS；在另一實施例中，取樣單元420可在已知值校準期間取樣DQS。在所說明實施例中，校準單元340基於藉由取樣單元420判定之延遲值而執行延遲單元342之調整342(在一些實施例中，藉由取樣單元420判定之延遲值可歸因於由單元420使用之較高取樣速率而比值414更準確)。如上文所註明，在各種實施例中，可執行延遲調整342以將擷取開始324之確證定位於DQS可能變為有效之窗的中間。
在一項實施例中，計時器430藉由校準單元340使用以判定何時執行已知值及/或取樣校準。如上文所註明，在一些實施例中，校準單元340可經組態以在初始化之後(例如，在系統啟動期間)，在退出DRAM自我再新模式之後等執行已知值校準且然後可立即執行取樣校準。在一些實施例中，校準單元340可進一步週期性地執行取樣校準。在各種實施例中，計時器430可用以追蹤在何時最後執行此等校準。舉例而言，每一計時器430可在重設時載入有開始值且在校準之後重新載入有相同的開始值。在一項實施例中，在計時器430達到第一臨限值時，校準單元340可判定以在下一可用讀取時執行取樣校準。若計時器430在讀取發生之前達到第二臨限值，則校準單元340可指示記憶體控制器220發出讀取命令且在彼讀取操作之執行期間取樣DQS。若校準單元340不能夠完成取樣校準(例如，下一讀取未足夠快地發生或校準單元340不能夠判定DQS在何 時變為有效)且計時器430達到第三臨限值，則校準單元340接著可判定以執行已知值校準。在一些實施例中，計時器430可包括針對由記憶體PHY 230控制之每一記憶體階層之各別計時器430。
現轉而參看圖5A，描繪資料緩衝器310之一項實施例。在所說明實施例中，緩衝器310經組態為讀取/寫入指標先進先出(FIFO)緩衝器。如圖所示，緩衝器310包括鎖存器510A至510D(例如，DQ正反器)、控制單元520及多工器(MUX)530。
在一項實施例中，鎖存器510A至510D經組態以儲存自記憶體模組240接收之資料DQ的位元直至可將該等位元提供至記憶體控制器220為止。在正常操作期間(亦即，在未判定延遲值322時)，在一項實施例中，控制單元520針對每一接收之位元DQ選擇一鎖存器且基於DQS定時該選定鎖存器(亦即，使該鎖存器擷取且儲存位元)。控制單元520接著可在自緩衝器310之讀取期間藉由使用MUX 530而選擇鎖存器510之輸出。為了追蹤寫入及讀取，控制單元520可維持擷取及重新擷取計數器522，計數器522可指示寫入至及讀取之上一鎖存器(或待寫入至及待讀取之下一鎖存器)。因此，在一項實施例中，控制邏輯520可在正鎖存位元時在DQS之下降(或上升)邊緣上遞增一擷取計數器，且可在正讀取位元時在時脈信號302之下降(或上升)邊緣上遞增重新擷取計數器。
在一項實施例中，在判定延遲值322時，控制單元520並 未遞增其擷取及重新擷取計數器522，且替代地，使同一鎖存器510擷取測試值之位元。如上文所論述，在各種實施例中，校準單元340(例如，具體言之，所說明實施例中之比較單元410)可經組態以取樣鎖存器510之輸出以執行比較位元。如上文所註明，在一些實施例中，校準單元340經組態以高於DQS之速率的速率(例如，至少每隔DQS之四分之一個循環)來取樣輸出；在其他實施例中，單元340可在DQS之每一循環期間取樣單一位元。
現轉而參看圖5B，描繪資料緩衝器310之另一實施例。在所說明實施例中，緩衝器310經組態為移位暫存器FIFO緩衝器。如圖所示，緩衝器310包括鎖存器550A至550D及閘560。在正常讀取操作期間，在一項實施例中，鎖存器550藉由DQS定時，此係因為資料DQ之位元自一個鎖存器550移位至下一鎖存器550。在所說明實施例中，然而，在正讀取測試值時，關閉閘560以使得DQS驅動僅鎖存器550A且位元未移位至後續鎖存器550B至550D中。比較單元410接著可經組態以取樣僅初始鎖存器550A之輸出。
現轉而參看圖6，描繪用於判定資料選通信號在何時有效之方法600的流程圖。方法600為可藉由諸如記憶體PHY 230之記憶體介面電路執行的方法之一項實施例。在一些實施例中，可在記憶體PHY 230之初始化期間(例如，在開機IC 200期間)，在退出針對記憶體之再新模式之後等執行方法600。在許多情況下，方法600之執行可降低擷取無效資料之風險。
在步驟610中，記憶體PHY 230將針對資料值之讀取請求發送至記憶體(例如，記憶體模組240)。在一項實施例中，資料值為儲存於記憶體之專用部分(例如，暫存器MR 32或MR 40)中的測試值。在另一實施例中，先前將資料值寫入至記憶體。在一項實施例中，記憶體PHY 230可未產生(亦即，發出)請求，但替代地使記憶體控制器(例如，記憶體控制器220)發出資料請求。
在步驟620中，記憶體PHY 230執行資料值之擷取(例如，自匯流排232)。在一項實施例中，記憶體PHY 230比較所擷取之資料值與正確複本(例如，測試值412中之一者)，以判定是否正確地擷取資料值。在一些實施例中，在步驟620期間記憶體PHY 230可針對相同讀取請求而執行複數個擷取(例如，至少四個)，使得每一擷取與各別時間值(例如，延遲值322之不同電位值)相關聯。
在步驟630中，記憶體PHY 230基於資料選通信號(例如，DQS)判定用於判定何時擷取資料之時間值。在一項實施例中，所判定之時間值為表示在將讀取請求發出至記憶體與藉由記憶體驅動資料選通信號之間的週期之值(例如，延遲值322)。在一項實施例中，若在步驟620中針對不同各別時間值執行多個擷取，則記憶體PHY 230可選擇各別時間值中之一者作為所判定的初始時間值。因此，在各種實施例中，時間值可在其在資料選通信號可能變為有效之窗的中間(例如，在上文所描述之週期120A及120B的重疊內)之情況下被選擇。在一項實施例中，選定值接著 可用以隨後自記憶體擷取資料(例如，藉由控制閘330)。
在一些實施例中，可結合接下來描述之方法700來執行方法600。
現轉而參看圖7，描繪用於判定資料選通信號在何時有效之另一方法700的流程圖。方法700為可藉由諸如記憶體PHY 230之記憶體介面電路執行的方法之一項實施例。在許多情況下，方法700之執行可降低擷取無效資料之風險。
在步驟710中，記憶體PHY 230基於資料選通信號判定用於自記憶體擷取資料之初始時間值。在一些實施例中，步驟710包括執行上文所描述之方法600。
在步驟720中，記憶體PHY 230藉由使用初始時間值(在步驟710中或在步驟720之先前執行期間判定)來判定經調整時間值以取樣資料選通信號。在一項實施例中，記憶體PHY 230在資料選通信號之單一循環內執行資料選通信號之多次取樣(例如，每隔1/16個循環)。在一些實施例中，記憶體PHY 230在用以執行複數個取樣之緩衝器內取樣鎖存器(例如，鎖存器510A或550A)之輸出。如上文所論述，在一項實施例中，記憶體PHY 230可取樣資料選通信號以檢查指示資料選通信號在何時變為有效之預定型樣(例如，DQS上升及下降邊緣之預定型樣)。記憶體PHY 230接著可使用此經調整時間值來擷取自記憶體接收之資料。
在各種實施例中，記憶體PHY 230可繼續週期性地執行步驟720以考慮資料選通信號之任何調整。為了判定何時 重新執行步驟720，在一項實施例中，記憶體PHY 230維持指示何時執行時間(例如，在步驟720之先前執行中判定)之上一重新偵測的計數器(例如，一或多個計時器430)且在計數器之期滿之後執行另一重新偵測。
例示性電腦系統
現轉而參看圖8，展示系統850(該系統850在一些實施例中可用以實施上文所描述之系統10)之一項實施例的方塊圖。在所說明實施例中，系統850包括耦接至外部記憶體852之積體電路200之至少一例項。外部記憶體852可形成上文關於圖2所論述之主記憶體子系統(例如，外部記憶體852可包括記憶體模組240)。積體電路200耦接至一或多個周邊裝置854及外部記憶體852。亦提供電源供應器856，其將供電電壓供應至積體電路858以及將一或多個供電電壓供應至記憶體852及/或周邊裝置854。在一些實施例中，可包括積體電路200之一個以上例項(且亦可包括一個以上外部記憶體852)。
記憶體852可為任何類型之記憶體，諸如，動態隨機存取記憶體(DRAM)、同步DRAM(SDRAM)、雙資料速率(DDR、DDR2、DDR3等)SDRAM(包括SDRAM之行動版本(諸如，mDDR3，等)及/或SDRAM之低功率版本(諸如，LPDDR2，等))、RAMBUS DRAM(RDRAM)、靜態RAM(SRAM)，等。可將一或多個記憶體器件耦接至電路板上以形成諸如單排記憶體模組(SIMM)、雙排記憶體模組(DIMM)等之記憶體模組。或者，可按照晶片堆疊組 態、封包堆疊組態或多晶片模組組態將該等器件與積體電路200一起安裝。
視系統850之類型而定，周邊裝置854可包括任何所要電路。舉例而言，在一項實施例中，系統850可為行動器件(例如，個人數位助理(PDA)、智慧型電話，等)，且周邊裝置854可包括用於各種類型之無線通信(諸如，wifi、藍芽、蜂巢式、全球定位系統，等)的器件。周邊裝置854亦可包括額外儲存器，包括RAM儲存器、固態儲存器，或磁碟儲存器。周邊裝置854可包括使用者介面器件，諸如顯示螢幕(包括觸控顯示螢幕或多點觸控顯示螢幕)、鍵盤或其他輸入器件、麥克風、揚聲器等。在其他實施例中，系統850可為任何類型之計算系統(例如，桌上型個人電腦、膝上型電腦、工作站、迷你筆記型電腦(net top)等)。
***
儘管上文已描述了特定實施例，但此等實施例並不意欲限制本發明之範疇，即使在關於一特定特徵描述僅單一實施例的情況下亦如此。除非另外陳述，否則本發明中所提供之特徵的實例意欲為說明性的而非限制性的。以上描述意欲涵蓋如對於受益於本發明之熟習此項技術者而言將顯而易見的此等替代物、修改及等效物。
本發明之範疇包括本文中所揭示之任何特徵或特徵之組合(明確地抑或隱含地)或其任何推廣，而無論其是否減輕本文中所解決之任何或所有問題。因此，可在本申請案(或主張其優先權之申請案)的審查期間將新技術方案公式 化為特徵之任何此組合。詳言之，參考所附申請專利範圍，來自附屬項之特徵可與獨立項之彼等特徵組合，且來自各別獨立項之特徵可以任何適當方式組合而不僅僅以所附申請專利範圍中所列舉之特定組合來組合。
10‧‧‧系統
102‧‧‧下降
104‧‧‧下降邊緣
110‧‧‧圖
110A‧‧‧時序圖
110B‧‧‧時序圖
120A‧‧‧週期
120B‧‧‧週期
130‧‧‧週期
200‧‧‧積體電路(IC)
210A‧‧‧處理核心
210B‧‧‧處理核心
212A‧‧‧互連線
212B‧‧‧互連線
220‧‧‧記憶體控制器
222A‧‧‧互連線
222B‧‧‧互連線
230‧‧‧記憶體PHY
230A‧‧‧記憶體實體介面電路(PHY)
230B‧‧‧記憶體實體介面電路(PHY)
232‧‧‧匯流排
232A‧‧‧互連線
232B‧‧‧互連線
240‧‧‧記憶體模組
240A‧‧‧外部記憶體模組
240B‧‧‧外部記憶體模組
302‧‧‧主控時脈信號
304‧‧‧主控延遲鎖定迴路(DLL)
310‧‧‧資料緩衝器
310A‧‧‧資料緩衝器
310B‧‧‧資料緩衝器
320‧‧‧延遲單元
322‧‧‧延遲值
324‧‧‧擷取開始信號
330‧‧‧閘
340‧‧‧校準單元
342‧‧‧延遲調整
344‧‧‧讀取指令
350‧‧‧測試值儲存器
352‧‧‧測試值
410‧‧‧比較單元
412‧‧‧測試值
414‧‧‧延遲值
420‧‧‧取樣單元
430‧‧‧計時器
510A‧‧‧鎖存器
510B‧‧‧鎖存器
510C‧‧‧鎖存器
510D‧‧‧鎖存器
520‧‧‧控制單元
522‧‧‧擷取及重新擷取計數器
530‧‧‧多工器(MUX)
550A‧‧‧鎖存器
550B‧‧‧鎖存器
550C‧‧‧鎖存器
550D‧‧‧鎖存器
560‧‧‧閘
850‧‧‧系統
852‧‧‧外部記憶體
854‧‧‧周邊裝置
856‧‧‧電源供應器
858‧‧‧積體電路
圖1為說明針對兩個讀取操作之時序特性的一對時序圖。
圖2為說明耦接至一或多個記憶體模組之積體電路之一項實施例的方塊圖。
圖3為說明耦接至記憶體模組之記憶體PHY之一項實施例的方塊圖。
圖4為說明在記憶體PHY中之校準單元之一項實施例的方塊圖。
圖5A及圖5B為說明在記憶體PHY中之資料緩衝器之實施例的方塊圖。
圖6為說明用於判定資料選通信號在何時有效之方法之一項實施例的流程圖。
圖7為說明用於判定資料選通信號在何時有效之方法之另一實施例的流程圖。
圖8為例示性系統之方塊圖。
220‧‧‧記憶體控制器
230‧‧‧記憶體PHY
232‧‧‧匯流排
240‧‧‧記憶體模組
302‧‧‧主控時脈信號
304‧‧‧主控延遲鎖定迴路(DLL)
310A‧‧‧資料緩衝器
310B‧‧‧資料緩衝器
320‧‧‧延遲單元
322‧‧‧延遲值
324‧‧‧擷取開始信號
330‧‧‧閘
340‧‧‧校準單元
342‧‧‧延遲調整
344‧‧‧讀取指令
350‧‧‧測試值儲存器
352‧‧‧測試值

Claims (17)

  1. 一種裝置，其包含：一記憶體介面電路，其經組態以基於一資料選通信號判定用於自一記憶體擷取資料之一初始時間值；及該記憶體介面電路經組態以判定用於擷取該資料之一經調整時間值，其中該記憶體介面電路經組態以藉由使用該初始時間值來取樣該資料選通信號而判定該經調整時間值。
  2. 如請求項1之裝置，其中該記憶體介面電路經組態以：執行自該記憶體之一已知值的一擷取；及基於是否正確地擷取該已知值來判定該初始時間值；其中該初始時間值為表示在將一讀取請求發出至該記憶體與藉由該記憶體驅動該資料選通信號之間的一週期之一值。
  3. 如請求項2之裝置，其中該記憶體介面電路經組態以：回應於該已知值之一單一讀取操作而執行複數個擷取，其中每一擷取與一各別時間值相關聯；及選擇該等各別時間值中之一者作為該經判定初始時間值。
  4. 如請求項2之裝置，其進一步包含：一記憶體控制器，其耦接至該記憶體介面電路；其中該記憶體介面電路經組態以使該記憶體控制器發出該讀取請求。
  5. 如請求項1之裝置，其中該記憶體介面電路經組態以： 在該資料選通信號之一單一循環內執行該資料選通信號之複數個取樣；及使用該經調整時間值來判定何時准許該資料選通信號引起資料之一擷取。
  6. 如請求項5之裝置，其中該記憶體介面電路經組態以回應於該記憶體之一再新操作而執行該複數個取樣。
  7. 如請求項1之裝置，其中該記憶體介面電路經組態以週期性地執行用於擷取該資料之一經調整時間值的一判定。
  8. 如請求項1之裝置，其中該記憶體介面電路經組態以在一讀取操作之執行期間判定該經調整時間值。
  9. 如請求項1之裝置，其中該記憶體介面電路經組態以：維持指示何時執行用於擷取資料之一時間值的一上一判定之一計數器；及在該計數器之期滿之後執行一時間值的一判定。
  10. 如請求項1之裝置，其中該記憶體介面電路包括一緩衝器，該緩衝器經組態以自耦接於該記憶體介面電路與該記憶體之間的一匯流排擷取該資料，且其中該記憶體介面電路經組態以在用以執行複數個取樣之該緩衝器內取樣一鎖存器之一輸出。
  11. 如請求項1之裝置，其中該記憶體介面電路包括經組態以自一匯流排擷取資料之一鎖存器，且其中該記憶體介面電路經組態以基於該初始時間值來控制在何時將該資料選通信號提供至該鎖存器。
  12. 一種方法，其包含：一記憶體介面電路將針對一資料值之一讀取請求發送至一記憶體；該記憶體介面電路在一資料選通信號之一單一循環期間執行該資料值之複數個取樣；及基於該複數個取樣，該記憶體介面電路判定該資料選通信號有效以用於自該記憶體擷取資料之一時間。
  13. 如請求項12之方法，其中該記憶體介面電路包括一緩衝器，該緩衝器經組態以自耦接於該記憶體介面電路與該記憶體之間的一匯流排擷取該資料值，且其中該記憶體介面電路經組態以在用以執行該複數個取樣之該緩衝器內取樣一鎖存器之一輸出。
  14. 如請求項12之方法，其中回應於該記憶體之一再新操作而執行該複數個取樣。
  15. 如請求項12之方法，其中該複數個取樣包括至少4個取樣。
  16. 一種方法，其包含：一記憶體自一記憶體介面電路接收針對一資料值之一讀取請求；該記憶體將該資料值發送至該記憶體介面電路，其中該記憶體介面電路經組態以在一資料選通信號之一單一循環期間執行該資料值之複數個取樣，且其中該記憶體介面電路經組態以基於該複數個取樣來判定該資料選通信號有效以用於自該記憶體擷取資料之一時間。
  17. 如請求項16之方法，其中該記憶體經組態以將至少兩個測試值儲存於該記憶體之專用部分中，且其中該記憶體介面電路經組態以比較該所發送資料值之一經擷取版本與該至少兩個值中之一者的一複本，以判定是否正確地擷取該所發送資料值之該經擷取版本。
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