KR20100003051A - 반도체 메모리 소자 - Google Patents

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Abstract

본 발명은 컬럼 커맨드 신호를 동작 주파수에 대응하는 만큼 지연시켜 리셋 제어신호로서 생성하기 위한 리셋신호 생성수단과, 상기 컬럼 커맨드 신호와 상기 리셋 제어신호에 의하여 활성화 구간이 정의되고, 컬럼선택신호의 펄스 폭을 결정하는 출력신호를 생성하기 위한 펄스 폭 결정수단, 및 상기 펄스 폭 결정수단의 출력신호에 응답하고, 해당하는 컬럼 어드레스에 대응하는 상기 컬럼선택신호를 생성하기 위한 어드레스 디코딩수단을 구비하는 반도체 메모리 소자를 제공한다.
컬럼 선택신호, 동기화, 반도체 메모리 소자.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 읽기 동작 및 쓰기 동작에 응답하여 활성화되는 컬럼선택신호를 생성하기 위한 반도체 메모리 소자에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 소자는 예컨대, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 만약, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 주소(address)에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 주소에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
도 1 은 반도체 메모리 소자의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면이다. 참고로, 요즈음 반도체 메모리 소자 내에는 수천 만개 이상의 메모리 셀이 설계되고 있으며, 설명의 편의를 위하여 하나의 메모리 셀을 도시하고, 여 기에 '110'이라는 도면 부호를 부여하였다.
도 1 을 참조하여 반도체 메모리 소자의 간단한 읽기 동작을 살펴보기로 한다.
우선, 외부 커맨드 신호에 따라 입력되는 로우 어드레스(row address)를 디코딩(decording)하여 선택된 워드라인(Word Line, WL)이 활성화되면, 메모리 셀(110)의 셀 트렌지스터(T1)가 턴 온(turn on)되고, 셀 커패시터(C1)에 저장된 데이터는 프리차징된 정/부 비트 라인(BL, /BL)에 차지 쉐어링(charge sharing)된다. 정 비트 라인(BL)과 부 비트 라인(/BL)은 차지 쉐어링 동작을 통해 미소한 전위 차이를 갖게 된다. 참고로 프리차징되는 전압 레벨은 내부전압인 코어 전압의 ½ 전압 레벨을 갖는다.
이어서, 비트 라인 감지 증폭부(bit line sense amplifier, 120)는 정 비트 라인(BL)과 이에 대응하는 부 비트 라인(/BL)의 미소한 전위를 감지하여 이를 증폭한다. 다시 말하면, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 높은 경우 정 비트 라인(BL)은 풀업 전원 전압(RTO)으로 증폭되고 부 비트 라인(BL)은 풀다운 전원 전압(SB)으로 증폭된다. 반대로, 정 비트 라인(BL)의 전위가 부 비트 라인(/BL)의 전위보다 낮은 경우 정 비트 라인(BL)은 풀다운 전원전압(SB)으로 증폭되고 부 비트 라인(/BL)은 풀업 전원 전압(RTO)으로 증폭된다.
한편, 외부 커맨드 신호에 따라 입력되는 컬럼 어드레스(column address)를 디코딩하여 선택된 컬럼 선택신호(YI)가 활성화되면, 컬럼 선택부(130)가 활성화되어 정/부 비트 라인(BL, /BL)과 정/부 세그먼트 입출력 라인(SIO, /SIO)이 연결된 다. 즉, 정 비트 라인(BL)에 증폭된 데이터가 정 세그먼트 입출력 라인(SIO)으로 전달되고, 부 비트 라인(/BL)에 증폭된 데이터가 부 세그먼트 입출력 라인(/SIO)으로 전달된다. 여기서, 컬럼 선택신호(YI)는 이하 다시 설명하겠지만 예정된 펄스(pulse) 폭을 갖는 신호이다.
이어서, 입출력 제어신호(CTR_IO)에 응답하여 입출력 스위칭부(140)가 활성화되면 정/부 세그먼트 입출력 라인(SIO, /SIO)과 정/부 로컬 입출력 라인(LIO, /LIO)이 연결된다. 즉, 정 세그먼트 입출력 라인(SIO)에 전달된 데이터는 정 로컬 입출력 라인(LIO)에 전달되고, 부 세그먼트 입출력 라인(/SIO)에 전달된 데이터는 부 로컬 입출력 라인(/LIO)에 전달된다. 읽기 드라이빙부(150)는 정/부 로컬 입출력 라인(LIO, /LIO)을 통해 전달된 데이터에 따라 글로벌 입출력 라인(GIO)을 구동한다.
결국, 메모리 셀(110)에 저장된 데이터는 정/부 비트 라인(BL, /BL)에서 증폭되어 정/부 세그먼트 입출력 라인(SIO, /SIO)으로 전달되고, 정/부 세그먼트 입출력 라인(SIO, /SIO)에 전달된 데이터는 컬럼 선택신호(YI)에 응답하여 정/부 로컬 입출력 라인(LIO, /LIO)으로 전달되고, 정/부 로컬 입출력 라인(LIO, /LIO)에 전달된 데이터는 입출력 제어신호(CTR_IO)에 응답하여 글로벌 입출력 라인(GIO)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 해당하는 패드(도시되지 않음)를 통해 외부로 출력된다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 읽기 동작과 반대 방향으로 전달된다. 즉, 패드를 통해 인가된 데이터는 글로벌 입출력 라인(GIO)에서 쓰기 드 라이빙부(160)를 통해 정/부 로컬 입출력 라인(LIO, /LIO)으로, 정/부 로컬 입출력 라인(LIO, /LIO)에서 정/부 세그먼트 입출력 라인(SIO, /SIO)으로, 정/부 세그먼트 입출력 라인(SIO, /SIO)에서 정/부 비트 라인(BL, /BL)으로 전달된다. 이렇게 전달된 데이터는 최종적으로 메모리 셀 (110)에 저장된다.
참고로, 각 라인을 통해 전달되는 데이터는 다수의 저항(R)과 커패시터(C)에 의하여 RC 로딩(loading)이 반영된다.
도 2 는 도 1 의 컬럼 선택신호(YI)를 생성하는데 관여하는 구성을 설명하기 위한 블록도로서, 펄스 폭 결정부(210)와, 지연부(230), 및 어드레스 디코딩부(250)가 도시되어 있다.
펄스 폭 결정부(210)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT), 및 리셋 제어신호(SETB)에 응답하여 펄스 결정신호(AYP18)와 셋 제어신호(SET)를 생성한다. 여기서, 읽기 커맨드 신호(CASP10RD)는 외부 커맨드 신호로 정의되는 읽기 동작시 활성화되는 신호이고, 쓰기 커맨드 신호(CASP10WT)는 외부 커맨드 신호로 정의되는 쓰기 동작시 활성화되는 신호이다. 그리고, 펄스 결정신호(AYP18)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 활성화되고, 리셋 제어신호(SETB)에 응답하여 비활성화되는 펄스 신호이다. 이어서, 셋 제어신호(SET)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 활성화되는 신호이다.
지연부(230)는 셋 제어신호(SET)를 예정된 지연 시간만큼 지연시켜 리셋 제어신호(SETB)를 생성한다. 여기서, 지연부(230)는 다수의 커패시터(capacitor)와 저항으로 구성되는 지연 회로로 설계된다.
어드레스 디코딩부(250)는 펄스 결정신호(AYP18)와 다수의 컬럼 어드레스 신호(ADD<0:N>, N 은 자연수)를 입력받아 컬럼 선택신호(YI)를 생성한다. 여기서, 컬럼 선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)에 의하여 선택된 신호로서, 펄스 결정신호(AYP18)와 동일한 펄스 폭을 가진다. 설명의 편의를 위하여 도면에는 하나의 컬럼 선택신호(YI)만 도시하였으며, 실질적으로 컬럼 선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)를 디코딩하여 생성된 다수의 신호 중 하나이다.
다시 설명하면, 컬럼 선택신호(YI)는 펄스 폭 결정부(210)에서 생성되는 펄스 결정신호(AYP18)에 컬럼 어드레스 신호(ADD<0:N>)가 반영된 신호가 된다. 여기서, 펄스 결정신호(AYP18)의 펄스 폭을 좀 더 자세히 살펴보기로 한다.
펄스 결정신호(AYP18)의 펄스 폭은 지연부(230)에서 반영되는 지연 시간에 대응된다. 즉, 펄스 결정신호(AYP18)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 활성화되는 셋 제어신호(SET)에 응답하여 활성화되고, 셋 제어신호(SET)를 지연부(230)에서 예정된 지연 시간만큼 지연한 리셋 제어신호(SETB)에 응답하여 비활성화된다. 결국, 펄스 결정신호(AYP18)는 지연부(230)에서 반영되는 지연 시간에 대응하는 펄스 폭을 가진다.
여기서, 지연부(230)는 설계자가 적당하다고 생각하는 정도의 지연 시간을 가지도록 설계되고 있다. 그러다 보니 설계자에 의하여 지연 시간이 고정된 반도체 메모리 소자에 있어서 동작 주파수(외부클럭신호에 대응함)에 따른 호환성이 떨어진다. 즉, 고주파수의 동작 주파수를 고려하여 설계된 반도체 메모리 소자는 이에 해당하는 동작 주파수를 가지는 시스템에만 사용되어야 하고, 저주파수의 동작 주파수를 고려하여 설계된 반도체 메모리 소자 역시 이에 해당하는 동작 주파수를 가지는 시스템에만 사용되어야 한다. 물론 고주파수의 동작 주파수를 고려하여 설계된 반도체 메모리는 저주파수의 동작 주파수를 가지는 시스템에 이용할 수 있는 있겠지만, 펄스 폭이 불필요하게 짧아져서 반도체 메모리 소자의 동작 특성을 떨어뜨리는 문제점이 있다.
또한, 지연부(230)는 입력되는 신호를 예정된 시간만큼 지연시켜 출력하는 회로 특성상 공정, 전압, 온도(process, voltage, temperatue)에 민감하기 때문에, 지연부(230)를 예정된 시간만큼 지연하도록 설계하더라도 공정, 전압, 온도에 따라 지연 시간이 변하게 된다. 즉, 펄스 결정신호(AYP18)의 펄스 폭이 변하게 된다. 펄스 결정신호(AYP18)의 펄스 폭이 변한다는 것은 그만큼 회로 동작에 있어서 안정성을 보장하지 못함을 의미한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 동작 주파수에 대응하는 펄스 폭을 가지는 펄스 결정신호를 생성할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
또한, 본 발명은 안정적인 펄스 폭을 가지는 펄스 결정신호에 대응하는 컬럼 선택신호를 생성할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 소자는 컬럼 커맨드 신호를 동작 주파수에 대응하는 만큼 지연시켜 리셋 제어신호로서 생성하기 위한 리셋신호 생성수단; 상기 컬럼 커맨드 신호와 상기 리셋 제어신호에 의하여 활성화 구간이 정의되고, 컬럼선택신호의 펄스 폭을 결정하는 출력신호를 생성하기 위한 펄스 폭 결정수단; 및 상기 펄스 폭 결정수단의 출력신호에 응답하고, 해당하는 컬럼 어드레스에 대응하는 상기 컬럼선택신호를 생성하기 위한 어드레스 디코딩수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 소자는 컬럼 커맨드 신호에 응답하여 제1 제어신호를 생성하기 위한 제1 제어신호 생성수단; 상기 제1 제어신호를 동작 주파수에 대응하는 만큼 지연시켜 제2 제어신호로서 생성하기 위한 제2 제어신호 생성수단; 상기 제1 및 제2 제어신호에 의하여 활성화 구간이 정의되고, 컬럼선택신호의 펄스 폭을 결정하는 펄스 결정신호를 출력하기 위한 펄스 결정신호 출력수단; 및 상기 펄스 폭 결정수단의 출력신호에 응답하고, 해당하는 컬럼 어드레스에 대응하는 상기 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단을 구비한다.
본 발명에서는 컬럼 선택신호의 펄스 폭을 결정하는 펄스 결정신호의 펄스 폭을 동작 주파수에 대응하여 생성함으로써, 동작 주파수에 따른 반도체 메모리 소자의 동작 특성을 최적화하고 호환성을 높여 줄 수 있다. 또한, 컬럼 선택신호의 펄스 폭이 공정, 전압, 온도에 둔감하게 변함으로써, 반도체 메모리 소자의 안정적인 회로 동작을 보장해 줄 수 있다.
본 발명은 동작 주파수에 대응하는 펄스 폭을 가지는 컬럼 선택신호를 생성함으로써, 반도체 메모리 소자의 호환성 및 안정적인 회로 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도로서, 리셋신호 생성부(310)와, 펄스 폭 결정부(330), 및 어드레스 디코딩부(350)를 구비할 수 있다.
리셋신호 생성부(310)는 읽기 커맨드 신호(CASP10RD)와, 쓰기 커맨드 신호(CASP10WT), 및 클럭신호(CLK)를 입력받아 읽기 커맨드 신호(CASP10RD) 또는 쓰기 커맨드 신호(CASP10WT)의 활성화 시점을 클럭신호(CLK)의 주파수에 대응하는 만큼 지연시켜 리셋 제어신호(SETB)로서 생성할 수 있다. 여기서, 읽기 커맨드 신호(CASP10RD)는 외부 커맨드 신호로 정의되는 읽기 동작시 활성화되는 신호이고, 쓰기 커맨드 신호(CASP10WT)는 외부 커맨드 신호로 정의되는 쓰기 동작시 활성화되는 신호이다. 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)는 반도체 메모리 소자의 컬럼을 활성화시키기 위한 컬럼 커맨드 신호로 분류될 수 있다. 그리고, 클럭신호(CLK)는 반도체 메모리 소자의 동작 주파수에 대응하는 클럭 신호로써, 공정, 전압, 온도에 둔감한 외부클럭신호를 사용할 수 있다.
도 4 는 도 3 의 리셋신호 생성부(310)를 설명하기 위한 도면이다.
도 4 를 참조하면, 리셋신호 생성부(310)는 커맨드신호 입력부(410)와, 쉬프팅부(430)를 구비할 수 있다.
커맨드신호 입력부(410)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하는 출력신호를 생성하기 위한 것으로, 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)를 입력받는 노아 게이트(NOR)를 구비할 수 있다. 그래서, 읽기 동작시 읽기 커맨드 신호(CASP10RD)가 논리'로우(low)'에서 논리'하이(high)'로 활성화 천이하거나, 쓰기 동작시 쓰기 커맨드 신호(CASP10WT)가 논리'로우'에서 논리'하이'로 활성화 천이하게 되면, 논리'로우'의 출력신호를 생성할 수 있다.
쉬프팅부(430)는 커맨드신호 입력부(410)의 출력신호를 클럭신호(CLK)에 따라 쉬프팅하여 리셋 제어신호(SETB)로서 생성하기 위한 것으로, 제1 및 제2 동기화부(432, 434)를 구비할 수 있다. 제1 동기화부(432)는 커맨드신호 입력부(410)의 출력신호를 클럭신호(CLK)에 응답하여 출력할 수 있고, 제2 동기화부(434)는 제1 동기화부(432)의 출력신호를 클럭신호(CLK)에 응답하여 리셋 제어신호(SETB)로서 출력할 수 있다. 여기서, 제1 및 제2 동기화부(432, 434)는 클럭신호(CLK)에 응답하여 각각에 입력되는 신호를 출력할 수 있는 예컨대, 디-플립 플롭(D-Flip Flop, DFF) 회로로 설계될 수 있다.
다시 말하면, 커맨드신호 입력부(410)에서 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 활성화된 출력신호는 클럭신호(CLK)에 따라 쉬프팅되어 리셋 제어신호(SETB)로서 출력될 수 있다. 여기서, 리셋 제어신호(SETB)는 클럭신호(CLK)에 응답하여 커맨드신호 입력부(410)의 출력신호를 두 번 쉬프팅한 신호가 될 수 있다. 즉, 쉬프팅부(430)는 커맨드신호 입력부(410)의 출력신호를 클럭신호(CLK)의 2 tCK 만큼 지연하여 출력할 수 있다. 이후에서 설명하겠지만, 클럭신호(CLK)에 의한 쉬프팅 동작은 펄스 결정신호(AYP18)의 펄스 폭과 직접적인 관계가 있으며, 이는 곧 컬럼 선택신호(YI)의 펄스 폭을 결정할 수 있다.
다시 도 3 을 참조하면, 펄스 폭 결정부(330)는 읽기 커맨드 신호(CASP10RD) 와 쓰기 커맨드 신호(CASP10WT), 및 리셋 제어신호(SETB)에 의하여 활성화 구간이 정의되고, 컬럼 선택신호(YI)의 펄스 폭을 결정하는 펄스 결정신호(AYP18)를 생성할 수 있다. 여기서, 펄스 결정신호(AYP18)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 활성화되고, 리셋 제어신호(SETB)에 응답하여 비활성화되는 펄스 신호이다.
도 5 는 도 3 의 펄스 폭 결정부(330)를 설명하기 위한 도면이다.
도 5 를 참조하면, 펄스 폭 결정부(330)는 셋 제어신호 생성부(510)와, 셋 펄스 생성부(530)와, 리셋 펄스 생성부(550)와, 펄스 결정신호 출력부(570)를 구비할 수 있으며, 추가로 파워업신호(PWRUP)와 테스트모드신호(TM)에 응답하는 출력신호를 생성하는 제2 노아 게이트(NOR2)를 구비할 수 있다. 여기서, 파워업신호(PWRUP)는 반도체 메모리 소자에 인가되는 외부전원전압이 초기 전압레벨에서부터 어느 정도 안정적인 전압레벨까지 높아짐을 감지하여 활성화되는 신호이고, 테스트모드신호(TM)는 설계자가 원하는 시점에 펄스 결정신호(AYP18)를 리셋(reset)시켜 주기 위한 신호이다. 특히, 파워업신호(PWRUP)는 펄스 결정신호 출력부(570)를 초기화시키는데 사용될 수 있으며, 이하 설명에서는 파워업신호(PWRUP)와 테스트모드신호(TM)를 모두 논리'로우'로 가정하여 설명하기로 한다.
셋 제어신호 생성부(510)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 셋 제어신호(SET)를 생성하기 위한 것으로, 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)를 입력받는 제1 노아 게이트(NOR1)를 구비할 수 있다.
셋 펄스 생성부(530)는 셋 제어신호(SET)를 입력받아 예정된 펄스 폭을 가지는 제1 펄스신호(PUL1)를 생성할 수 있다. 여기서, 셋 펄스 생성부(530)는 일반적인 펄스 생성기(pulse generator)로 설계될 수 있다. 본 실시 예에서는 제1 펄스신호(PUL1)가 논리'로우'의 활성화 폭을 가지는 경우를 일례로 들어 설명하기로 한다.
리셋 펄스 생성부(550)는 리셋 제어신호(SETB)를 입력받아 예정된 펄스 폭을 가지는 제2 펄스신호(PUL2)를 생성할 수 있다. 여기서, 리셋 펄스 생성부(550)도 셋 펄스 생성부(530)와 유사하게 일반적인 펄스 생성기로 설계될 수 있으며, 제2 펄스신호(PUL2)도 제1 펄스신호(PUL1)와 같이 논리'로우'의 활성화 폭을 가지는 경우를 일례로 들어 설명하기로 한다.
펄스 결정신호 출력부(570)는 제1 펄스신호(PUL1)와 제2 펄스신호(PUL2)에 대응하는 펄스 폭을 가지는 펄스 결정신호(AYP18)를 생성하기 위한 것으로, 제1 펄스신호(PUL1)와 제2 낸드 게이트(NAND2)의 출력신호를 입력받는 제1 낸드 게이트(NAND1)와, 제1 낸드 게이트(NAND1)의 출력신호와 제2 펄스신호(PUL2)를 입력받는 제2 낸드 게이트(NAND2)와, 제1 낸드 게이트(NAND1)의 출력신호를 입력받아 펄스 결정신호(AYP18)로서 출력하기 위한 제1 및 제2 인버터(INV1, INV2)를 구비할 수 있다.
이하, 도 3 내지 도 5 를 참조하여 본 발명에 따른 동작 설명을 살펴보기로 한다.
우선, 도 5 에서 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)와 같은 컬럼 커맨드 신호가 논리'하이'로 활성화되면, 셋 제어신호(SET)는 논리'로우'로 천이한다. 이어서, 셋 펄스 생성부(530)는 셋 제어신호(SET)에 응답하여 논리'로우'의 예정된 펄스 폭을 가지는 제1 펄스신호(PUL1)를 생성한다. 이에 따라 펄스 결정신호 출력부(570)의 펄스 결정신호(AYP18)는 논리'하이'로 천이할 수 있다.
한편, 도 4 에서 컬럼 커맨드 신호가 논리'하이'로 활성화되면 커맨드신호 입력부(410)의 출력신호는 논리'로우'로 천이하고, 쉬프팅부(430)는 클럭신호(CLK)에 응답하여 쉬프팅 동작을 수행한다. 즉, 리셋 제어신호(SETB)는 커맨드신호 입력부(410)의 출력신호를 두 번 쉬프팅한 신호가 된다.
이어서, 도 5 에서 리셋 펄스 생성부(550)는 리셋 제어신호(SETB)에 응답하여 논리'로우'의 예정된 펄스 폭을 가지는 제2 펄스신호(PUL2)를 생성한다. 이에 따라 펄스 결정신호 출력부(570)의 펄스 결정신호(AYP18)는 논리'로우'로 천이할 수 있다.
즉, 펄스 결정신호(AYP18)는 셋 제어신호(SET)에 응답하여 논리'하이'로 천이하고, 클럭신호(CLK)를 기준으로한 두 번의 쉬프팅 동작 이후에 생성되는 리셋 제어신호(SETB)에 응답하여 논리'로우'로 천이할 수 있다. 다시 말하면, 본 발명에 따른 펄스 결정신호(AYP18)는 클럭신호(CLK)를 기준으로한 두 번의 쉬프팅 동작에 대응하는 펄스 폭을 가지게 된다. 위에서 설명했듯이, 클럭신호(CLK)는 동작 주파수에 대응하는 신호이기 때문에, 결국 펄스 결정신호(AYP18)의 펄스 폭은 동작 주 파수를 기준으로 설정될 수 있다.
다시 도 3 을 참조하면, 어드레스 디코딩부(350)는 펄스 결정신호(AYP18)와 다수의 컬럼 어드레스 신호(ADD<0:N>, N 은 자연수)를 입력받아 컬럼 선택신호(YI)를 생성한다. 여기서, 컬럼 선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)에 의하여 선택된 신호로서, 펄스 결정신호(AYP18)와 동일한 펄스 폭을 가진다. 설명의 편의를 위하여 도면에는 하나의 컬럼 선택신호(YI)만 도시하였으며, 실질적으로 컬럼 선택신호(YI)는 컬럼 어드레스 신호(ADD<0:N>)를 디코딩하고 이에 대응하여 생성된 다수의 신호 중 하나이다.
도 6 은 본 발명의 다른 실시 예에 따른 반도체 메모리 소자를 설명하기 위한 도면이다.
도 6 을 참조하면, 반도체 메모리 소자는 제1 제어신호 생성부(610)와, 제2 제어신호 생성부(630), 및 펄스 결정신호 출력부(650)를 구비할 수 있으며, 설명의 편의를 위하여 도 3 과 실질적으로 동일한 어드레스 디코딩부는 도시하지 않기로 한다.
제1 제어신호 생성부(610)는 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)에 응답하여 제1 제어신호(CTR1)를 생성하기 위한 것으로, 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT)를 입력받는 노아 게이트(NOR)와, 노아 게이트(NOR)의 출력신호를 입력받아 제1 제어신호(CTR1)를 생성하는 제1 인버터(INV1)를 구비할 수 있다.
제2 제어신호 생성부(630)는 제1 제어신호(CTR1)를 클럭신호(CLK)에 대응하 는 만큼 지연시켜 제2 제어신호(CTR2)로서 생성하기 위한 것으로, 제1 및 제2 동기화부(632, 634)와 제2 인버터(IVN2)를 구비할 수 있다. 여기서, 제1 동기화부(632)는 제1 제어신호(CTR1)를 클럭신호(CLK)에 응답하여 쉬프팅할 수 있고, 제2 동기화부(634)는 제1 동기화부(632)의 출력신호를 클럭신호(CLK)에 응답하여 쉬프팅할 수 있다. 제1 및 제2 동기화부(632, 634)는 펄스 결정신호(AYP18)의 펄스 폭을 결정하는 중요한 요소가 될 수 있다.
펄스 결정신호 출력부(650)는 제1 및 제2 제어신호(CTR1, CTR2)에 의하여 활성화 구간이 정의되고, 컬럼선택신호(YI, 도시되지 않음)의 펄스 폭을 결정하는 펄스 결정신호(AYP18)를 출력하기 위한 것으로, 제1 및 제2 제어신호(CTR1, CTR2)를 입력받는 낸드 게이트(NAND)와, 낸드 게이트(NAND)의 출력신호를 입력받아 펄스 결정신호(AYP18)를 생성하는 제3 인버터(INV2)를 구비할 수 있다.
이하, 본 발명의 다른 실시 예에 따른 반도체 메모리 소자의 간단한 동작을 살펴보기로 한다.
우선, 읽기 커맨드 신호(CASP10RD)와 쓰기 커맨드 신호(CASP10WT) 같은 컬럼 커맨드 신호가 활성화되면 제1 제어신호(CTR1)가 활성화되고, 펄스 결정신호(AYP18) 역시 활성화된다. 한편, 제1 제어신호(CTR1)는 쉬프팅부(630)에서 클럭신호(CLK)에 응답하여 쉬프팅 되고, 이후 쉬프팅 동작을 통해 제2 제어신호(CTR2)가 활성화되면 펄스 결정신호(AYP18)는 비활성화된다. 결국, 펄스 결정신호(AYP18)는 클럭신호(CLK)에 대응하는 펄스 폭을 가질 수 있다.
전술한 바와 같이, 펄스 결정신호(AYP18)가 반도체 메모리 소자의 동작 주파 수에 대응하는 펄스 폭을 가지므로, 컬럼 선택신호(YI) 역시 반도체 메모리 소자의 동작 주파수에 대응하는 펄스 폭을 가지게 된다. 때문에, 본 발명에 따른 반도체 메모리 소자는 저주파수나 고주파수의 동작 주파수를 가지는 시스템에서 각각에 대응하는 펄스 폭을 가지는 컬럼 선택신호(YI)를 생성할 수 있다. 즉, 본 발명에 따른 반도체 메모리 소자는 시스템에서 사용하고자 하는 동작 주파수에 따라 컬럼 선택신호(YI)의 펄스 폭을 유연하게 조절할 수 있음으로써, 반도체 메모리 소자의 동작 특성을 최적화할 수 있고, 호환성을 높여 줄 수 있다. 또한, 컬럼 선택신호(YI)의 펄스 폭은 클럭신호(CLK)에 응답하여 쉬프팅 동작을 통해 생성되는 것이기 때문에, 공정, 전압, 온도에 둔감하며, 그만큼 회로 동작에 있어서 안정성을 보장받을 수 있다.
추가적으로, 기존의 반도체 메모리 소자에서 펄스 폭을 결정하는 지연 회로의 경우 저항과 커패시터와 같은 비교적 면적을 많이 차지하는 소자로 구성되기 때문에 레이아웃(layout)에 적지 않은 부담을 가진다. 하지만, 본 발명에 따른 반도체 메모리 소자는 기존의 지연 회로를 사용하지 않기 때문에 그만큼 레이아웃에 부담을 줄여 줄 수 있는 효과를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 쉬프팅부를 두 개의 디 플립플롭으로 설계하는 경우를 일례로 들어 설명하였으나, 본 발명은 설계에 따라 이보다 많거나 이보다 적은 개수의 디 플립플롭을 사용하는 경우에도 적용할 수 있다. 또한, 반드시 디 플립프롭이 아니더라도 동작 주파수에 대응하는 만큼의 지연을 반영할 수 있는 구성이면 될 것이다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 반도체 메모리 소자의 일반적인 읽기 동작 및 쓰기 동작을 설명하기 위한 도면.
도 2 는 도 1 의 컬럼 선택신호(YI)를 생성하는데 관여하는 구성을 설명하기 위한 블록도.
도 3 은 본 발명에 따른 반도체 메모리 소자의 일부 구성을 설명하기 위한 블록도.
도 4 는 도 3 의 리셋신호 생성부(310)를 설명하기 위한 도면.
도 5 는 도 3 의 펄스 폭 결정부(330)를 설명하기 위한 도면.
도 6 은 본 발명의 다른 실시 예에 따른 반도체 메모리 소자를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
310 : 리셋신호 생성부
330 : 펄스 폭 결정부
350 : 어드레스 디코딩부

Claims (18)

  1. 컬럼 커맨드 신호를 동작 주파수에 대응하는 만큼 지연시켜 리셋 제어신호로서 생성하기 위한 리셋신호 생성수단;
    상기 컬럼 커맨드 신호와 상기 리셋 제어신호에 의하여 활성화 구간이 정의되고, 컬럼선택신호의 펄스 폭을 결정하는 출력신호를 생성하기 위한 펄스 폭 결정수단; 및
    상기 펄스 폭 결정수단의 출력신호에 응답하고, 해당하는 컬럼 어드레스에 대응하는 상기 컬럼선택신호를 생성하기 위한 어드레스 디코딩수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 리셋신호 생성수단은,
    상기 컬럼 커맨드 신호를 입력받기 위한 커맨드신호 입력부와,
    상기 커맨드신호 입력부의 출력신호를 클럭신호 따라 쉬프팅하여 리셋 제어신호로서 생성하기 위한 쉬프팅부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 클럭신호는 상기 동작 주파수에 대응하는 외부클럭신호인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 쉬프팅부는 입력되는 신호를 상기 외부클럭신호의 2 tCK 만큼 지연하여 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제2항에 있어서,
    상기 쉬프팅부는,
    각각에 입력되는 신호를 상기 클럭신호에 응답하여 출력하기 위한 다수의 동기화부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 펄스 폭 결정수단의 출력신호는 상기 컬럼 커맨드 신호에 응답하여 활성화되고, 상기 리셋 제어신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서,
    상기 펄스 폭 결정수단은,
    상기 컬럼 커맨드 신호에 응답하여 셋 제어신호를 생성하기 위한 셋 제어신호 생성부;
    상기 셋 제어신호에 응답하여 예정된 펄스 폭을 갖는 셋 펄스신호를 생성하기 위한 셋 펄스 생성부;
    상기 리셋신호에 응답하여 예정된 펄스 폭을 갖는 리셋 펄스신호를 생성하기 위한 리셋 펄스 생성부; 및
    상기 셋 펄스신호와 상기 리셋 펄스신호에 응답하여 펄스 결정신호를 출력하기 위한 펄스 결정신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 펄스 결정신호는 상기 셋 펄스신호에 응답하여 활성화되고, 상기 리셋 펄스신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제7항에 있어서,
    상기 펄스 결정신호 출력부는 외부전원전압을 감지하여 활성화되는 파워업신호에 응답하여 초기화되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제7항에 있어서,
    상기 컬럼선택신호는 상기 펄스 결정신호와 동일한 펄스 폭을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제7항에 있어서,
    상기 컬럼선택신호는 상기 펄스 결정신호에 해당하는 컬럼 어드레스가 반영된 것을 특징으로 하는 반도체 메모리 소자.
  12. 컬럼 커맨드 신호에 응답하여 제1 제어신호를 생성하기 위한 제1 제어신호 생성수단;
    상기 제1 제어신호를 동작 주파수에 대응하는 만큼 지연시켜 제2 제어신호로서 생성하기 위한 제2 제어신호 생성수단;
    상기 제1 및 제2 제어신호에 의하여 활성화 구간이 정의되고, 컬럼선택신호 의 펄스 폭을 결정하는 펄스 결정신호를 출력하기 위한 펄스 결정신호 출력수단; 및
    상기 펄스 폭 결정수단의 출력신호에 응답하고, 해당하는 컬럼 어드레스에 대응하는 상기 컬럼선택신호를 생성하기 위한 컬럼선택신호 생성수단
    을 구비하는 반도체 메모리 소자.
  13. 제12항에 있어서,
    상기 제2 제어신호 생성수단은,
    상기 제1 제어신호를 클럭신호 따라 쉬프팅하여 상기 제2 제어신호로서 생성하기 위한 다수의 동기화부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제13항에 있어서,
    상기 클럭신호는 상기 동작 주파수에 대응하는 외부클럭신호인 것을 특징으로 하는 반도체 메모리 소자.
  15. 제14항에 있어서,
    상기 제2 제어신호 생성수단은 제1 제어신호를 상기 외부클럭신호의 2 tCK 만큼 지연하여 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  16. 제12항에 있어서,
    상기 펄스 결정신호는 상기 제1 제어신호에 응답하여 활성화되고, 상기 제2 제어신호에 응답하여 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  17. 제12항에 있어서,
    상기 컬럼선택신호는 상기 펄스 결정신호와 동일한 펄스 폭을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  18. 제12항에 있어서,
    상기 컬럼선택신호는 상기 펄스 결정신호에 해당하는 컬럼 어드레스가 반영된 것을 특징으로 하는 반도체 메모리 소자.
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