JP3586440B2 - 半導体回路のリセット回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体回路が有する複数の被リセット回路のリセットを確実にかけるリセット回路に関する。
【０００２】
【従来の技術】
半導体回路にリセットをかける従来のリセット回路構成について、図８を用いて説明する。ここでは説明を容易にするため、半導体回路内にある複数のリセットされる回路、つまり被リセット回路が３個であるとする。
【０００３】
図８において、従来のリセット回路は、リセット端子１００と、フィルタ回路１１０と、第１〜第３の被リセット回路２４１〜２４３とから構成されるものであり、上記リセット端子１００に入力されるリセット端子入力リセット信号ｓ１００が、フィルタ回路１１０を介して、上記第１〜第３の被リセット回路２４１〜２４３それぞれに入力され、該各被リセット回路２４１〜２４３をリセットするものである。
【０００４】
また、上記フィルタ回路１１０は、信号の高周波成分を除去するローパスフィルタ１１１と、該ローパスフィルタ１１１において高周波成分を除去された信号の波形を整形するシュミットアンプ１１２とから構成されるものであり、上記リセット端子１００から入力された上記リセット端子入力リセット信号ｓ１００の高周波成分を除去してその波形を整形することにより、リセット端子１００に入力されるノイズ等によってリセット動作が誤作動しないようにしている。
【０００５】
また、上記フィルタ回路１１０と上記被リセット回路２４１〜２４３との間には、配線による抵抗成分や容量成分により発生する寄生インピーダンス１３１〜１３３が付随しており、上記フィルタ回路１１０から出力されるリセット開始信号ｓ２１０の波形をなまらせてしまう一要因となる。そして、このリセット開始信号ｓ２１０の波形がなまってしまうことにより、上記被リセット回路２４１〜２４３のすべてにリセットをかけることができず、部分的にしかリセットがかからない場合、例えば、図９に示すようにリセット開始信号ｓ２１０が立ち上がっている間に第３の被リセット回路２４３にはリセットをかけることができない場合がある。
【０００６】
以下、図９を用いて、半導体回路のリセット端子１００に、サージ等のノイズ信号によるパルス幅の狭いリセット端子入力リセット信号ｓ１００が入力され、該半導体回路内の複数の被リセット回路２４１〜２４３の内、部分的にリセットがかからなかった時のリセット回路の動作を説明する。図９は、従来のリセット回路の動作を説明する信号のタイミング図である。
なお、図９において、図８と同一番号を付された信号は同一のものを示すため、ここでは説明を省略する。
【０００７】
まず、時刻ｔ１１において、リセット端子入力リセット信号ｓ１００（図９（ａ））が立ち上がり、その立ち上がりによって時刻ｔ１２に、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１（図９（ｂ））がシュミットアンプ１１２のヒステリシスを構成する上側の閾値Ｖｓｈｈ以上となり、リセット開始信号ｓ２１０（図９（ｃ））がＨレベルとなる。
【０００８】
そして、時刻ｔ１３において、リセット端子入力リセット信号ｓ１００が立ち下がり、その立ち下がりによって時刻ｔ１４で、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１がシュミットアンプ１１２のヒステリシスを構成する下側の閾値Ｖｓｈｌのレベル以下となり、リセット開始信号ｓ２１０のレベルがＬレベルとなる。
【０００９】
このリセット開始信号ｓ２１０は、上記第１〜第３の被リセット回路２４１〜２４３に入力されるまでの間に、上記各寄生インピーダンス１３１〜１３３の抵抗及び容量の特性によって、各々異なったなまり方をし、例えば図９に示すリセット信号ｓ２１０ａ〜ｓ２１０ｃのような信号波形で、上記被リセット回路２４１〜２４３に入力される。つまり、図８において各寄生インピーダンス１３１〜１３３は、フィルタ回路１１０から各被リセット回路までの配線距離が遠いほど抵抗及び容量が大きくなり、入力される信号の波形がよりなまることとなる。図９では、リセット信号ｓ２１０ａ〜ｓ２１０ｃの信号波形により寄生インピーダンス１３１が一番小さく、寄生インピーダンス１３３が一番大きいことを示している。
【００１０】
そして、上記第１の被リセット回路２４１に入力されたリセット信号ｓ２１０ａは、時刻ｔ２５においてリセット動作の閾値Ｖｔｈを超え、上記第１の被リセット回路２４１はリセット動作を行う。同様に、上記第２の被リセット回路２４２についても、時刻ｔ２６でリセット信号ｓ２１０ｂがリセット動作の閾値Ｖｔｈを超えるのでリセット動作が行われる。しかし、上記第３の被リセット回路２４３については、上記リセット開始信号ｓ２１０が立ち下がる時刻ｔ１４までに、リセット信号ｓ２１０ｃがリセット動作の閾値Ｖｔｈを超えないので、上記第３の被リセット回路２４３はリセット動作を行われない。
【００１１】
【発明が解決しようとする課題】
上述したように半導体回路の複数の被リセット回路２４１〜２４３において部分的にリセットがかかることを防ぐには、ローパスフィルタ１１１において信号の高周波成分を除去する際にその通過帯域を狭くしたり、あるいはシュミットアンプ１１２のヒステリシス（ＶｓｈｈとＶｓｈｌとの範囲）を大きくとるようにすればよい。
【００１２】
しかしながら、近年の半導体回路の微細化、あるいは回路規模の増大化によって上記寄生インピーダンスが増大しているため、該寄生インピーダンスにみあったローパスフィルタ１１１を設計すると半導体回路のチップサイズが増大してしまう、という問題があった。また、近年、半導体回路が低電源電圧化し、電源電圧が多様化しているため、上記シュミットアンプ１１２のヒステリシスを大きくするような設計は困難である、という問題もあった。
【００１３】
本発明は、上記問題に鑑みてなされたものであり、リセット端子にサージなどのパルス幅の狭いノイズ信号が入力された場合でも、複数の被リセット回路において部分的にリセットがかからず、確実にリセットをかけることができる半導体回路のリセット回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の請求項１に記載の半導体回路のリセット回路は、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路は、上記リセット完了信号を、上記各被リセット回路が上記リセット命令信号によってリセットされると活性化し、上記リセット命令信号制御手段は、Ｎ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するものである。
【００１５】
本発明の請求項２に記載の半導体回路のリセット回路は、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路及びモニタ回路は、該各被リセット回路及びモニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、Ｎ＋１個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するものである。
【００１６】
本発明の請求項３に記載の半導体回路のリセット回路は、請求項１または請求項２に記載の半導体回路のリセット回路において、上記Ｎ個の被リセット回路のうちの、リセットが重要なＭ（Ｍは、Ｎ＞Ｍ≧１の整数）個の被リセット回路から、上記リセット完了信号を出力し、上記リセット命令信号制御手段は、Ｍ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するものである。
【００１７】
本発明の請求項４に記載の半導体回路のリセット回路は、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされるＮ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記Ｎ個の被リセット回路に比べて確実に一番遅いタイミングで、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記モニタ回路は、該モニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、上記リセット完了信号が活性化されると、上記リセット命令信号を非活性化するものである。
【００１８】
本発明の請求項５に記載の半導体回路のリセット回路は、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、上記命令信号制御手段は、上記リセット命令信号と、すべての上記リセット完了信号と、が同時に活性化されている場合、上記リセット開始信号が非活性化したときに上記リセット命令信号を非活性化するものである。
【００１９】
本発明の請求項６に記載の半導体回路のリセット回路は、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、入力された信号の高周波成分を除去するフィルタ手段と、上記フィルタ手段から出力される信号の波形を整形するシュミットアンプ手段と、を備え、上記シュミットアンプ手段の出力を上記リセット開始信号とするものである。
【００２０】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１について説明する。
本実施の形態１においては、半導体回路内の複数のリセットされる被リセット回路において、該被リセット回路がリセットされるとリセット完了信号を出力するようにし、該各被リセット回路からのリセット完了信号がすべて出力されるまで、各被リセット回路をリセットさせるリセット命令信号を解除しないように制御するものである。
【００２１】
まず、図１を用いて、本実施の形態１におけるリセット回路の構成について説明する。図１は、実施の形態１におけるリセット回路の構成を示す図である。本実施の形態１においても、従来例と同様、説明を容易にするため、半導体回路内にある複数の被リセット回路が３個であるとする。
【００２２】
図１において、本実施の形態１におけるリセット回路は、リセット端子１００と、フィルタ回路１１０と、リセット信号制御回路１２０と、第１〜第３の被リセット回路１４１〜１４３とから構成されるものであり、上記リセット信号制御回路１２０と上記各被リセット回路１４１〜１４３との間には、配線による抵抗成分や容量成分により発生する寄生インピーダンス１３１〜１３３が付随している。
【００２３】
本実施の形態１における上記第１〜第３の被リセット回路１４１〜１４３は、該各被リセット回路がリセットされると、各々リセット完了信号ｓ１４１〜ｓ１４３を出力するよう構成されている。ここで、図３及び図４を用いて、上記被リセット回路の具体例を述べる。図３及び図４は、本実施の形態１におけるリセット回路の一具体例を示す構成図である。ここでは、図３及び図４で示した被リセット回路が第１の被リセット回路であるとする。
【００２４】
第１の被リセット回路１４１が、例えば、図３に示すリセット付きＤ型フリップフロップ回路１４１ａであることが考えられる。つまり、上記リセット付きＤ型フリップフロップ回路１４１ａにおいては、該リセット付きＤ型フリップフロップ回路１４１ａのリセット後、そのＮＱ出力の初期値がＨレベルになることを利用し、上記Ｄ型フリップフロップ回路１４１ａのＮＱ出力がＬレベルからＨレベルになれば被リセット回路であるリセット付きＤ型フリップフロップ回路１４１ａがリセットされたと判断して、該ＮＱ出力を上記リセット完了信号ｓ１４１として上記リセット信号制御回路１２０に出力する。
【００２５】
また、そのほかの例として、上記第１の被リセット回路１４１が、図４に示すＮビットカウンタであることが考えられる。つまり、上記Ｎビットカウンタ１４１ｂにおいては、該Ｎビットカウンタ回路１４１ｂがリセット後、そのＮ−１ビットから０ビットまでの出力すべてがＬレベルであることを利用し、上記Ｎビットカウンタ１４１ｂの上位ｎビットの出力すべてがＬレベルであれば被リセット回路であるＮビットカウンタ１４１ｂがリセットされたと判断し、該Ｎビットカウンタの上位ｎビットすべての出力をデコードして上記リセット完了信号ｓ１４１として上記リセット信号制御回路１２０に出力する。
【００２６】
また、上記リセット信号制御回路１２０は、リセット信号保持手段１２１と、論理積手段１２２とからなるものである。そして、上記リセット信号保持手段１２１は、例えばＲ−Ｓフリップフロップ回路で構成され、上記フィルタ回路１１０より出力されるリセット開始信号ｓ１１０の入力から、上記論理積手段１２２より出力されるリセット解除信号ｓ１２２が入力されるまで、上記リセット命令信号ｓ１２０を出力するものである。また、上記論理積手段１２２は、上記第１〜第３の被リセット回路１４１〜１４３から入力される上記リセット完了信号ｓ１４１〜ｓ１４３の論理積を求め、該論理積の結果をリセット解除信号ｓ１２２として出力するものである。なお、この他の構成は従来例と同一であるため、同一ものには同符号を付し、ここでは説明を省略する。
【００２７】
以下、上述した構成を有する、本実施の形態１におけるリセット回路の動作について、図２を用いて説明する。図２は、本実施の形態１におけるリセット回路の動作を説明する信号タイミング図である。また、従来例と同様、本実施の形態１においても、リセット端子１００にサージ等のノイズ信号によるパルス幅の狭いリセット端子入力リセット信号ｓ１００（図２（ａ））が入力されるものとする。
【００２８】
まず、時刻ｔ１１において、リセット端子１００に入力された上記リセット端子入力リセット信号ｓ１００が立ち上がり、その立ち上がりに対して時刻ｔ１２に、ローパスフィルタ１１１を通過したローパスフィルタ出力信号ｓ１１１（図２（ｂ））がシュミットアンプ１１２のヒステリシスを構成する上側の閾値Ｖｓｈｈ以上となり、フィルタ回路１１０から出力されるリセット開始信号ｓ１１０（図２（ｃ））がＨレベルとなる。そして、時刻ｔ１３において、リセット端子入力リセット信号ｓ１００が立ち下がり、その立ち下がりに対して時刻ｔ１４で、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１がシュミットアンプ１１２のヒステリシスを構成する下側の閾値Ｖｓｈｌのレベル以下となり、リセット開始信号ｓ１１０のレベルがＬレベルとなる。
【００２９】
上記リセット信号保持手段１２１では、リセット開始信号ｓ１１０が立ち上がった時刻ｔ１２から、リセット命令信号ｓ１２０（図２（ｄ））をＨレベルに保ち始め、該リセット命令信号ｓ１２０は、従来例と同様、寄生インピーダンス１３１〜１３３によって、図２（ｅ），（ｇ），（ｉ）に示されるリセット信号ｓ１２０ａ〜ｓ１２０ｃとなり、上記第１〜第３の被リセット回路１４１〜１４３に入力される。そして、上記各リセット信号ｓ１２０ａ〜ｓ１２０ｃは、上記各被リセット回路１４１〜１４３の内部動作のリセットを行う。
【００３０】
上記各被リセット回路１４１〜１４３において、各リセット信号ｓ１２０ａ〜１２０ｃがリセット動作の閾値Ｖｔｈを超え、該各被リセット回路１４１〜１４３がリセットされたことが検知されると、各被リセット回路１４１〜１４３はリセット完了信号ｓ１４１〜ｓ１４３を上記リセット信号制御回路１２０に出力する。つまり、時刻ｔ１５において第１の被リセット回路１４１からリセット完了信号ｓ１４１（図２（ｆ））が出力され、時刻ｔ１６において第２の被リセット回路からリセット完了信号ｓ１４２（図２（ｈ））が出力される。
【００３１】
そして、従来では、リセット開始信号ｓ２１０が時刻ｔ１４で立ち下がると、それと同時に被リセット回路２４１〜２４３に入力されるリセット信号ｓ２１０ａ〜ｓ２１０ｃが立ち下がっていたのだが（図９参照）、本実施の形態１ではリセット信号制御回路１２０においてリセット命令信号ｓ１２０を制御し、リセット開始信号ｓ１１０が時刻ｔ１４で立ち下がっても、被リセット回路１４１〜１４３に入力される各リセット信号ｓ１２０ａ〜ｓ１２０ｃが立ち下がらないようにしている。
【００３２】
従って、従来ではリセットされなかった第３の被リセット回路２４３も、本実施の形態１においては時刻ｔ１７でリセットが完了し、第３の被リセット回路１４３からリセット完了信号ｓ１４３（図２（ｊ））が上記リセット信号制御回路１２０に出力される。
【００３３】
そして、時刻ｔ１７で、上記リセット完了信号ｓ１４１〜ｓ１４３のすべてがＨレベルとなると、論理積手段１２２はリセット解除信号ｓ１２２（図２（ｋ））を立ち上げ、該リセット解除信号ｓ１２２が立ち上がると同時に、リセット信号保持手段１２１はリセット命令信号ｓ１２０を立ち下げて、上記半導体回路の複数の被リセット回路１４１〜１４３を確実にリセットする。
【００３４】
さらに、上述したリセット回路の動作説明においては、リセット端子入力リセット信号ｓ１００がサージ等のノイズ信号であり、その入力される信号のパルス幅が狭いため、上記リセット解除信号ｓ１２２が立ち上がる前に、上記リセット開始信号ｓ１１０が立ち下がるものであったが、例えば、図５に示すように、リセット端子入力リセット信号ｓ１００（図５（ａ））がパルス幅の広いリセット信号であって、上記リセット開始信号ｓ１１０（図５（ｃ））が立ち下がる前に、上記リセット解除信号ｓ１２２（図５（ｋ））が立ち上がる場合の動作について説明する。
【００３５】
このような場合、上記リセット信号保持手段１２１に、上記リセット開始信号ｓ１１０と、上記リセット解除信号ｓ１２２とが同時に入力されていることとなり、上記リセット信号保持手段１２１においてどちらかの信号を優先させる必要がでてくる。このとき上記リセット回路において、上記リセット開始信号ｓ１１０が入力されている間、上記複数の被リセット回路１４１〜１４３が各リセット信号ｓ１２０ａ〜ｓ１２０ｃ（図５（ｅ），（ｇ），（ｉ））によってリセットされ続ける必要がある場合、上記リセット信号保持手段１２１においてリセット解除信号ｓ１２２よりリセット開始信号ｓ１１０を優先させ、時刻ｔ１７でリセット解除信号ｓ１２２（図５（ｋ））が立ち上がっても、時刻ｔ１３でリセット開始信号ｓ１１０が立ち下がるまではリセット命令信号ｓ１２０（図５（ｄ））を立ち下げないようにする。
【００３６】
以上のように、本実施の形態１においては、サージなどのノイズ信号等、パルス幅が狭い信号がリセット端子１００に入力され、該信号がフィルタ回路１１０で除去しきれずに通過してしまった場合でも、リセット信号制御回路１２０においてリセット開始信号ｓ１１０の立ち上がりに対応させて、該リセット命令信号ｓ１２０をＨレベルとし、上記第１〜第３の被リセット回路１４１〜１４３から出力されたリセット完了信号ｓ１４１〜ｓ１４３を受け取り、すべての被リセット回路にリセットがかかったと確認してリセット解除信号ｓ１２２を立ち上げるまで、該リセット命令信号ｓ１２０をＨレベルに保つようにしたので、上記第１〜第３の被リセット回路１４１〜１４３にリセットが部分的にかからないようにし、上記半導体回路内の複数の被リセット回路１４１〜１４３にリセットを確実にかけることが可能となる。
【００３７】
なお、本実施の形態１では、すべての被リセット回路１４１〜１４３各々がリセット完了信号ｓ１４１〜ｓ１４３を出力する構成で説明したが、上記被リセット回路１４１〜１４３の中で、リセット動作が特に重要な少なくとも一つの被リセット回路のみリセット完了信号を出力するようにし、論理積手段１２２においてその論理積を求めてリセット解除信号ｓ１２２を出力するようにすれば、上記半導体回路内のすべての被リセット回路おいてリセット完了信号を出力しない構成でも、上記半導体回路にリセットを確実にかけることが可能となり、特に、大規模な半導体回路では、このように構成することで半導体回路構成が小さくなるという効果がえられる。
【００３８】
また、上述したように、複数の被リセット回路のうち、少なくとも一つの被リセット回路からリセット完了信号を出力するようにする場合に、該リセット完了信号を出力する被リセット回路を、上記複数の被リセット回路の中で寄生インピーダンスがより大きく、リセット命令信号ｓ１２０の伝達が遅いものとすれば、その大きい寄生インピーダンスで波形がなまらされたリセット信号によって被リセット回路がリセットされてリセット完了信号が出力されるまで、上記リセット命令信号ｓ１２０が立ち下がらないので、その半導体回路内の複数の被リセット回路にリセットを確実にかけることが可能となり、上述した同様の効果を得ることができる。
【００３９】
なお、本実施の形態１においては、上記リセット信号制御回路１２０と上記被リセット回路１４１〜１４３との間に付随される寄生インピーダンス１３１〜１３３が配線の抵抗、容量等によるものである場合について説明したが、複数段のトランジスタによるものであっても、被リセット回路１４１〜１４３に入力される各リセット信号ｓ１２０ａ〜ｓ１２０ｃは同様に遅延する。
【００４０】
（実施の形態２）
以下、本発明の実施の形態２について説明する。
本実施の形態２においては、半導体回路内の複数の被リセット回路のほかに、上記リセット信号のみによってリセットされ、上記リセット完了信号を出力するモニタ回路を備え、上記各被リセット回路からのすべてのリセット完了信号、及び上記モニタ回路からのリセット完了信号が出力されるまで、上記各被リセット回路をリセットさせるリセット命令信号を解除しないように制御するものである。
【００４１】
まず、図６を用いて、本実施の形態２におけるリセット回路の構成について説明する。図６は、実施の形態２におけるリセット回路の構成を示す図である。本実施の形態２においても、従来例と同様、説明を容易にするため、半導体回路内にある複数の被リセット回路が３個であるとする。
【００４２】
図６において、本実施の形態２におけるリセット回路は、リセット端子１００と、フィルタ回路１１０と、リセット信号制御回路１２０と、第１〜第３の被リセット回路１４１〜１４３と、モニタ回路１４４とから構成されるものであり、上記リセット信号制御回路１２０と上記各被リセット回路１４１〜１４３及びモニタ回路１４４との間には、実施の形態１と同様、配線による抵抗性分や容量成分により発生する寄生インピーダンス１３１〜１３４が付随している。また、図６において、図１と同一のものには同符合を付し、ここでは説明を省略する。
【００４３】
上記モニタ回路１４４は、例えば、データが入力されないＤ型フリップフロップ回路で構成され、リセット信号ｓ１２０ｄによってのみ該モニタ回路１４４がリセットされ、そのＮＱ出力からリセット完了信号ｓ１４４を上記リセット信号制御回路１２０に出力するものである。つまり、上記被リセット回路１４１〜１４３においては、リセット開始信号ｓ１１０が出力されていなくても、その入力されるデータやカウンタによっては、リセット完了信号ｓ１４１〜ｓ１４３が出力される可能性があるので、本実施の形態２においては、リセット信号ｓ１２０ｄの入力でしかリセット完了信号ｓ１４４を出力しないモニタ回路１４４を備えるようにし、上記各被セット回路１４１〜１４３のいずれもがリセット信号ｓ１２０ａ〜ｓ１２０ｃの入力前にリセット完了信号ｓ１４１〜ｓ１４３が出力していても、上記各被リセット回路にリセットを確実にかけることができるようにしたものである。なお、上記モニタ回路は、Ｄ型フリップフロップ回路に限られるものではなく、回路にリセット命令信号が入力されるとリセット完了信号を出力し、該リセット命令信号が入力されなくなったときには一定時間後にリセット完了信号を出力しないようにする構成を有する回路であればよい。
【００４４】
また、上記モニタ回路１４４の寄生インピーダンス１３４は、他の寄生インピーダンス１３１〜１３３よりも大きくなるようにし、該寄生インピーダンス１４４によって、上記リセット信号ｓ１２０ｄが、他のリセット信号ｓ１２０ａ〜ｓ１２０ｃに比べて一番波形がなまり、伝達が遅くなるようにする。具体的に述べると、図６においては、上記モニタ回路１４４を、他の被リセット回路１４１〜１４３に比べて上記リセット信号制御回路１２０から配線距離が遠い位置に配置するようにする、等で実現できる。
【００４５】
以下、上述のような構成を有する、本実施の形態２におけるリセット回路の動作について、図７を用いて説明する。図７は、本実施の形態２におけるリセット回路の動作を説明する信号タイミング図である。また、従来例と同様、本実施の形態２においても、リセット端子１００にサージ等のノイズ信号によるパルス幅の狭いリセット端子入力リセット信号ｓ１００（図７（ａ））が入力されるものとする。
【００４６】
まず、時刻ｔ１１において、リセット端子１００に入力された上記リセット端子入力リセット信号ｓ１００が立ち上がり、その立ち上がりに対して時刻ｔ１２に、ローパスフィルタ１１１を通過したローパスフィルタ出力信号ｓ１１１（図７（ｂ））がシュミットアンプ１１２のヒステリシスを構成する上側の閾値Ｖｓｈｈ以上となり、フィルタ回路１１０から出力されるリセット開始信号ｓ１１０（図７（ｃ））がＨレベルとなる。そして、時刻ｔ１３において、リセット端子入力リセット信号ｓ１００が立ち下がり、その立ち下がりに対して時刻ｔ１４で、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１がシュミットアンプ１１２のヒステリシスを構成する下側の閾値Ｖｓｈｌのレベル以下となり、リセット開始信号ｓ１１０のレベルがＬレベルとなる。
【００４７】
上記リセット信号保持手段１２１では、リセット開始信号ｓ１１０が立ち上がる時刻ｔ１２から、リセット命令信号ｓ１２０（図７（ｄ））をＨレベルに保ち始める。そして、該リセット命令信号ｓ１２０は、従来例と同様、寄生インピーダンス１３１〜１３４において波形がなまらされて、図７（ｅ），（ｇ），（ｉ），（ｋ）に示される各リセット信号ｓ１２０ａ〜ｓ１２０ｄとなり、上記第１〜第３の被リセット回路１４１〜１４３、及びモニタ回路１４４に入力される。そして該各リセット信号ｓ１２０ａ〜ｓ１２０ｄは、上記各被リセット回路１４１〜１４３、及びモニタ回路１４４の内部動作のリセットを行う。
【００４８】
各リセット信号ｓ１２０ａ〜１２０ｄがリセット動作の閾値Ｖｔｈを超え、該各被リセット回路１４１〜１４３、及びモニタ回路１４４がリセットされたことが検知されると、各被リセット回路１４１〜１４３及びモニタ回路１４４は、リセット完了信号ｓ１４１〜ｓ１４４を上記リセット信号制御回路１２０に出力する。つまり、時刻ｔ１５において第１の被リセット回路１４１からリセット完了信号ｓ１４１（図７（ｆ））が出力され、時刻ｔ１６において第２の被リセット回路からリセット完了信号ｓ１４２（図７（ｈ））が出力され、時刻ｔ１７において第３の被リセット回路１４３からリセット完了信号ｓ１４３（図７（ｊ））が出力される。
【００４９】
そして、モニタ回路１４４から時刻ｔ１８にリセット完了信号ｓ１４４（図７（ｌ））が出力されると、上記リセット完了信号ｓ１４１〜ｓ１４４のすべてがＨレベルとなり、論理積手段１２２はリセット解除信号ｓ１２２（図７（ｍ））を立ち上げ、該リセット解除信号ｓ１２２が立ち上がると同時に、リセット信号保持手段１２１はリセット命令信号ｓ１２０を立ち下げて、上記半導体回路の複数の被リセット回路１４１〜１４３を確実にリセットする。
【００５０】
以上のように、本実施の形態２においては、半導体回路の複数の被リセット回路１４１〜１４３以外に、上記リセット信号ｓ１２０ｄの入力でしかリセット完了信号ｓ１４４を出力しないモニタ回路を備えるようにしたので、上記複数の被リセット回路１４１〜１４３のいずれもが、リセット信号ｓ１２０ａ〜ｓ１２０ｃの入力前にリセット完了信号ｓ１４１〜ｓ１４３を出力している場合でも、各被リセット回路を確実にリセットをかけることができる。また、上記モニタ回路１４４の寄生インピーダンス１３４を上記半導体回路内で一番大きいものとし、上記寄生インピーダンス１３４を介してモニタ回路１４４に入力される該リセット信号ｓ１２０ｄが、上記リセット回路の中で一番波形のなまったリセット信号であるようにしたので、その大きい寄生インピーダンス１４４で波形がなまらされたリセット信号ｓ１２０ｄによってモニタ回路１４４がリセットされてリセット完了信号ｓ１４４が出力されるまで、上記リセット命令信号ｓ１２０が立ち下がらないので、その半導体回路内の複数の被リセット回路１４１〜１４３にリセットをより確実にかけることが可能となる。
【００５１】
また、本実施の形態２においても、実施の形態１と同様、すべての被リセット回路１４１〜１４３が各々リセット完了信号ｓ１４１〜ｓ１４３を出力する構成で説明したが、上記被リセット回路１４１〜１４３の中で、リセット動作が特に重要な少なくとも一つの被リセット回路のみリセット完了信号を出力するようにし、論理積手段１２２において、上記重要な被リセット回路及びモニタ回路１４４から出力されるリセット完了信号の論理積を求めてリセット解除信号ｓ１２２を出力するようにすれば、上記半導体回路内のすべての被リセット回路おいてリセット完了信号を出力しない構成でも、上記半導体回路にリセットを確実にかけることが可能となり、特に、大規模な半導体回路では、このように構成することで半導体回路構成が小さくなるという効果がえられる。
【００５２】
さらに、本実施の形態２におけるリセット回路の動作説明では、各被リセット回路１４１〜１４３からのリセット完了信号ｓ１４１〜ｓ１４３とモニタ回路１４４からのリセット完了信号ｓ１４４とを併用する構成について説明したが、上記寄生インピーダンス１３４が、他の寄生インピーダンス１３１〜１３４の中で一番大きく、上記モニタ回路１４４に入力されるリセット信号が、図７に示すように、上記複数の被リセット回路１４１〜１４３に入力されるリセット信号に比べて、確実に一番波形がなまって、伝達の遅いものであるならば、上記各被リセット回路１４１〜１４３からリセット完了信号ｓ１４１〜ｓ１４３を出力せず、上記モニタ回路１４４からのリセット完了信号ｓ１４４のみを論理積手段１２２に出力するようにし、該リセット完了信号ｓ１４４をリセット解除信号ｓ１２２として使用してもよい。このように上記リセット回路を構成すれば、上述した同様の効果に加え、大規模な半導体回路においては、半導体回路構成をさらに小さくできるという効果がえられる。
【００５３】
なお、本実施の形態２においては、上記リセット信号制御回路１２０と上記被リセット回路１４１〜１４３及びモニタ回路１４４との間に付随される寄生インピーダンス１３１〜１３４が配線の抵抗、容量等によるものである場合について説明したが、複数段のトランジスタによるものであっても、被リセット回路１４１〜１４３及びモニタ回路１４４に入力される各リセット信号ｓ１２０ａ〜ｓ１２０ｄは同様に遅延する。
【００５４】
【発明の効果】
以上のことにより、本発明の請求項１に記載の半導体回路のリセット回路によれば、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路は、上記リセット完了信号を、上記各被リセット回路が上記リセット命令信号によってリセットされると活性化し、上記リセット命令信号制御手段は、Ｎ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するようにしたので、上記Ｎ個の被リセット回路すべてがリセットされるまで上記リセット命令信号を活性化させておくことができ、サージ等のノイズ信号が複数の被リセット回路に入力された場合でも、そのパルス幅が狭いために、上記リセット開始信号のパルス幅も狭くなって、複数の被リセット回路の内ある被リセット回路はリセットがかかり、他の被リセット回路にはリセットがかからなくなることを防止して、上記複数の被リセット回路にリセットを確実にかけることができる。
【００５５】
また、本発明の請求項２に記載の半導体回路のリセット回路によれば、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路及びモニタ回路は、該各被リセット回路及びモニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、Ｎ＋１個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するようにしたので、上記複数の被リセット回路のいずれもが、上記リセット信号の入力前にリセット完了信号を出力した場合においても、上記Ｎ個の被リセット回路にリセットを確実にかけることができる。
【００５６】
また、本発明の請求項３によれば、請求項１または請求項２に記載の半導体回路のリセット回路において、上記Ｎ個の被リセット回路のうちの、リセットが重要なＭ（Ｍは、Ｎ＞Ｍ≧１の整数）個の被リセット回路から、上記リセット完了信号を出力し、上記リセット命令信号制御手段は、Ｍ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するようにしたので、上記Ｎ個の被リセット回路のうち、必要なＭ個の被リセット回路からのリセット完了信号で、上記リセット命令信号を制御し、上記Ｍ個の被リセット回路にリセットを確実にかけることができる。また、大規模な半導体回路では、このように構成することで半導体回路構成を小さくできる。
【００５７】
また、本発明の請求項４に記載の半導体回路のリセット回路によれば、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされるＮ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記Ｎ個の被リセット回路に比べて確実に一番遅いタイミングで、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記モニタ回路は、該モニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、上記リセット完了信号が活性化されると、上記リセット命令信号を非活性化するようにしたので、上記Ｎ個の被リセット回路からはリセット完了信号を出力せず、上記モニタ回路からのリセット完了信号によって、上記リセット命令信号を制御して、上記Ｎ個の被リセット回路にリセットを確実にかけることができる。この結果、大規模な半導体回路においては、このように構成することで半導体回路構成をかなり小さくできる。
【００５８】
また、本発明の請求項５によれば、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、上記命令信号制御手段は、上記リセット命令信号と、すべての上記リセット完了信号と、が同時に活性化されている場合、上記リセット開始信号が非活性化したときに上記リセット命令信号を非活性化するようにしたので、上記リセット命令信号が入力されている間、上記Ｎ個の被リセット回路がリセットされつづける必要があるリセット回路構成をとることができる。
【００５９】
また、本発明の請求項６によれば、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、入力された信号の高周波成分を除去するフィルタ手段と、上記フィルタ手段から出力される信号の波形を整形するシュミットアンプ手段と、を備え、上記シュミットアンプ手段の出力を上記リセット開始信号とするようにしたので、上記リセット回路に誤って入力されたノイズ等を除去して、上記被リセット回路が、該ノイズ等でリセット動作されないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるリセット回路の構成を示す図である。
【図２】本発明の実施の形態１のリセット回路において、サージ等のノイズ信号が入力された場合の信号タイミング図である。
【図３】本発明の実施の形態１におけるリセット回路の、被リセット回路の一具体例示す構成図である。
【図４】本発明の実施の形態１におけるリセット回路の、被リセット回路の一具体例示す構成図である。
【図５】本発明の実施の形態１のリセット回路において、パルス幅の長いリセット信号が入力された場合の信号タイミング図である。
【図６】本発明の実施の形態２におけるリセット回路の構成を示す図である。
【図７】本発明の実施の形態２のリセット回路において、サージ等のノイズ信号が入力された場合の信号タイミング図である。
【図８】従来におけるリセット回路の構成を示す図である。
【図９】従来におけるリセット回路において、サージ等のノイズ信号が入力された場合の信号タイミング図である。
【符号の説明】
１００ リセット端子
１１０ フィルタ回路
１１１ ローパスフィルタ
１１２ シュミットアンプ
１２０ リセット信号制御回路
１２１ リセット信号保持手段
１２２ 論理積手段
１３１、１３２、１３３、１３４ 寄生インピーダンス
１４１、２４１ 第１の被リセット回路
１４１ａ リセット付きＤ型フリップフロップ
１４１ｂ Ｎビットカウンタ
１４２、２４２ 第２の被リセット回路
１４３、２４３ 第３の被リセット回路
１４４ モニタ回路
【発明の属する技術分野】
本発明は、半導体回路が有する複数の被リセット回路のリセットを確実にかけるリセット回路に関する。
【０００２】
【従来の技術】
半導体回路にリセットをかける従来のリセット回路構成について、図８を用いて説明する。ここでは説明を容易にするため、半導体回路内にある複数のリセットされる回路、つまり被リセット回路が３個であるとする。
【０００３】
図８において、従来のリセット回路は、リセット端子１００と、フィルタ回路１１０と、第１〜第３の被リセット回路２４１〜２４３とから構成されるものであり、上記リセット端子１００に入力されるリセット端子入力リセット信号ｓ１００が、フィルタ回路１１０を介して、上記第１〜第３の被リセット回路２４１〜２４３それぞれに入力され、該各被リセット回路２４１〜２４３をリセットするものである。
【０００４】
また、上記フィルタ回路１１０は、信号の高周波成分を除去するローパスフィルタ１１１と、該ローパスフィルタ１１１において高周波成分を除去された信号の波形を整形するシュミットアンプ１１２とから構成されるものであり、上記リセット端子１００から入力された上記リセット端子入力リセット信号ｓ１００の高周波成分を除去してその波形を整形することにより、リセット端子１００に入力されるノイズ等によってリセット動作が誤作動しないようにしている。
【０００５】
また、上記フィルタ回路１１０と上記被リセット回路２４１〜２４３との間には、配線による抵抗成分や容量成分により発生する寄生インピーダンス１３１〜１３３が付随しており、上記フィルタ回路１１０から出力されるリセット開始信号ｓ２１０の波形をなまらせてしまう一要因となる。そして、このリセット開始信号ｓ２１０の波形がなまってしまうことにより、上記被リセット回路２４１〜２４３のすべてにリセットをかけることができず、部分的にしかリセットがかからない場合、例えば、図９に示すようにリセット開始信号ｓ２１０が立ち上がっている間に第３の被リセット回路２４３にはリセットをかけることができない場合がある。
【０００６】
以下、図９を用いて、半導体回路のリセット端子１００に、サージ等のノイズ信号によるパルス幅の狭いリセット端子入力リセット信号ｓ１００が入力され、該半導体回路内の複数の被リセット回路２４１〜２４３の内、部分的にリセットがかからなかった時のリセット回路の動作を説明する。図９は、従来のリセット回路の動作を説明する信号のタイミング図である。
なお、図９において、図８と同一番号を付された信号は同一のものを示すため、ここでは説明を省略する。
【０００７】
まず、時刻ｔ１１において、リセット端子入力リセット信号ｓ１００（図９（ａ））が立ち上がり、その立ち上がりによって時刻ｔ１２に、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１（図９（ｂ））がシュミットアンプ１１２のヒステリシスを構成する上側の閾値Ｖｓｈｈ以上となり、リセット開始信号ｓ２１０（図９（ｃ））がＨレベルとなる。
【０００８】
そして、時刻ｔ１３において、リセット端子入力リセット信号ｓ１００が立ち下がり、その立ち下がりによって時刻ｔ１４で、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１がシュミットアンプ１１２のヒステリシスを構成する下側の閾値Ｖｓｈｌのレベル以下となり、リセット開始信号ｓ２１０のレベルがＬレベルとなる。
【０００９】
このリセット開始信号ｓ２１０は、上記第１〜第３の被リセット回路２４１〜２４３に入力されるまでの間に、上記各寄生インピーダンス１３１〜１３３の抵抗及び容量の特性によって、各々異なったなまり方をし、例えば図９に示すリセット信号ｓ２１０ａ〜ｓ２１０ｃのような信号波形で、上記被リセット回路２４１〜２４３に入力される。つまり、図８において各寄生インピーダンス１３１〜１３３は、フィルタ回路１１０から各被リセット回路までの配線距離が遠いほど抵抗及び容量が大きくなり、入力される信号の波形がよりなまることとなる。図９では、リセット信号ｓ２１０ａ〜ｓ２１０ｃの信号波形により寄生インピーダンス１３１が一番小さく、寄生インピーダンス１３３が一番大きいことを示している。
【００１０】
そして、上記第１の被リセット回路２４１に入力されたリセット信号ｓ２１０ａは、時刻ｔ２５においてリセット動作の閾値Ｖｔｈを超え、上記第１の被リセット回路２４１はリセット動作を行う。同様に、上記第２の被リセット回路２４２についても、時刻ｔ２６でリセット信号ｓ２１０ｂがリセット動作の閾値Ｖｔｈを超えるのでリセット動作が行われる。しかし、上記第３の被リセット回路２４３については、上記リセット開始信号ｓ２１０が立ち下がる時刻ｔ１４までに、リセット信号ｓ２１０ｃがリセット動作の閾値Ｖｔｈを超えないので、上記第３の被リセット回路２４３はリセット動作を行われない。
【００１１】
【発明が解決しようとする課題】
上述したように半導体回路の複数の被リセット回路２４１〜２４３において部分的にリセットがかかることを防ぐには、ローパスフィルタ１１１において信号の高周波成分を除去する際にその通過帯域を狭くしたり、あるいはシュミットアンプ１１２のヒステリシス（ＶｓｈｈとＶｓｈｌとの範囲）を大きくとるようにすればよい。
【００１２】
しかしながら、近年の半導体回路の微細化、あるいは回路規模の増大化によって上記寄生インピーダンスが増大しているため、該寄生インピーダンスにみあったローパスフィルタ１１１を設計すると半導体回路のチップサイズが増大してしまう、という問題があった。また、近年、半導体回路が低電源電圧化し、電源電圧が多様化しているため、上記シュミットアンプ１１２のヒステリシスを大きくするような設計は困難である、という問題もあった。
【００１３】
本発明は、上記問題に鑑みてなされたものであり、リセット端子にサージなどのパルス幅の狭いノイズ信号が入力された場合でも、複数の被リセット回路において部分的にリセットがかからず、確実にリセットをかけることができる半導体回路のリセット回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の請求項１に記載の半導体回路のリセット回路は、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路は、上記リセット完了信号を、上記各被リセット回路が上記リセット命令信号によってリセットされると活性化し、上記リセット命令信号制御手段は、Ｎ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するものである。
【００１５】
本発明の請求項２に記載の半導体回路のリセット回路は、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路及びモニタ回路は、該各被リセット回路及びモニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、Ｎ＋１個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するものである。
【００１６】
本発明の請求項３に記載の半導体回路のリセット回路は、請求項１または請求項２に記載の半導体回路のリセット回路において、上記Ｎ個の被リセット回路のうちの、リセットが重要なＭ（Ｍは、Ｎ＞Ｍ≧１の整数）個の被リセット回路から、上記リセット完了信号を出力し、上記リセット命令信号制御手段は、Ｍ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するものである。
【００１７】
本発明の請求項４に記載の半導体回路のリセット回路は、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされるＮ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記Ｎ個の被リセット回路に比べて確実に一番遅いタイミングで、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記モニタ回路は、該モニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、上記リセット完了信号が活性化されると、上記リセット命令信号を非活性化するものである。
【００１８】
本発明の請求項５に記載の半導体回路のリセット回路は、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、上記命令信号制御手段は、上記リセット命令信号と、すべての上記リセット完了信号と、が同時に活性化されている場合、上記リセット開始信号が非活性化したときに上記リセット命令信号を非活性化するものである。
【００１９】
本発明の請求項６に記載の半導体回路のリセット回路は、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、入力された信号の高周波成分を除去するフィルタ手段と、上記フィルタ手段から出力される信号の波形を整形するシュミットアンプ手段と、を備え、上記シュミットアンプ手段の出力を上記リセット開始信号とするものである。
【００２０】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１について説明する。
本実施の形態１においては、半導体回路内の複数のリセットされる被リセット回路において、該被リセット回路がリセットされるとリセット完了信号を出力するようにし、該各被リセット回路からのリセット完了信号がすべて出力されるまで、各被リセット回路をリセットさせるリセット命令信号を解除しないように制御するものである。
【００２１】
まず、図１を用いて、本実施の形態１におけるリセット回路の構成について説明する。図１は、実施の形態１におけるリセット回路の構成を示す図である。本実施の形態１においても、従来例と同様、説明を容易にするため、半導体回路内にある複数の被リセット回路が３個であるとする。
【００２２】
図１において、本実施の形態１におけるリセット回路は、リセット端子１００と、フィルタ回路１１０と、リセット信号制御回路１２０と、第１〜第３の被リセット回路１４１〜１４３とから構成されるものであり、上記リセット信号制御回路１２０と上記各被リセット回路１４１〜１４３との間には、配線による抵抗成分や容量成分により発生する寄生インピーダンス１３１〜１３３が付随している。
【００２３】
本実施の形態１における上記第１〜第３の被リセット回路１４１〜１４３は、該各被リセット回路がリセットされると、各々リセット完了信号ｓ１４１〜ｓ１４３を出力するよう構成されている。ここで、図３及び図４を用いて、上記被リセット回路の具体例を述べる。図３及び図４は、本実施の形態１におけるリセット回路の一具体例を示す構成図である。ここでは、図３及び図４で示した被リセット回路が第１の被リセット回路であるとする。
【００２４】
第１の被リセット回路１４１が、例えば、図３に示すリセット付きＤ型フリップフロップ回路１４１ａであることが考えられる。つまり、上記リセット付きＤ型フリップフロップ回路１４１ａにおいては、該リセット付きＤ型フリップフロップ回路１４１ａのリセット後、そのＮＱ出力の初期値がＨレベルになることを利用し、上記Ｄ型フリップフロップ回路１４１ａのＮＱ出力がＬレベルからＨレベルになれば被リセット回路であるリセット付きＤ型フリップフロップ回路１４１ａがリセットされたと判断して、該ＮＱ出力を上記リセット完了信号ｓ１４１として上記リセット信号制御回路１２０に出力する。
【００２５】
また、そのほかの例として、上記第１の被リセット回路１４１が、図４に示すＮビットカウンタであることが考えられる。つまり、上記Ｎビットカウンタ１４１ｂにおいては、該Ｎビットカウンタ回路１４１ｂがリセット後、そのＮ−１ビットから０ビットまでの出力すべてがＬレベルであることを利用し、上記Ｎビットカウンタ１４１ｂの上位ｎビットの出力すべてがＬレベルであれば被リセット回路であるＮビットカウンタ１４１ｂがリセットされたと判断し、該Ｎビットカウンタの上位ｎビットすべての出力をデコードして上記リセット完了信号ｓ１４１として上記リセット信号制御回路１２０に出力する。
【００２６】
また、上記リセット信号制御回路１２０は、リセット信号保持手段１２１と、論理積手段１２２とからなるものである。そして、上記リセット信号保持手段１２１は、例えばＲ−Ｓフリップフロップ回路で構成され、上記フィルタ回路１１０より出力されるリセット開始信号ｓ１１０の入力から、上記論理積手段１２２より出力されるリセット解除信号ｓ１２２が入力されるまで、上記リセット命令信号ｓ１２０を出力するものである。また、上記論理積手段１２２は、上記第１〜第３の被リセット回路１４１〜１４３から入力される上記リセット完了信号ｓ１４１〜ｓ１４３の論理積を求め、該論理積の結果をリセット解除信号ｓ１２２として出力するものである。なお、この他の構成は従来例と同一であるため、同一ものには同符号を付し、ここでは説明を省略する。
【００２７】
以下、上述した構成を有する、本実施の形態１におけるリセット回路の動作について、図２を用いて説明する。図２は、本実施の形態１におけるリセット回路の動作を説明する信号タイミング図である。また、従来例と同様、本実施の形態１においても、リセット端子１００にサージ等のノイズ信号によるパルス幅の狭いリセット端子入力リセット信号ｓ１００（図２（ａ））が入力されるものとする。
【００２８】
まず、時刻ｔ１１において、リセット端子１００に入力された上記リセット端子入力リセット信号ｓ１００が立ち上がり、その立ち上がりに対して時刻ｔ１２に、ローパスフィルタ１１１を通過したローパスフィルタ出力信号ｓ１１１（図２（ｂ））がシュミットアンプ１１２のヒステリシスを構成する上側の閾値Ｖｓｈｈ以上となり、フィルタ回路１１０から出力されるリセット開始信号ｓ１１０（図２（ｃ））がＨレベルとなる。そして、時刻ｔ１３において、リセット端子入力リセット信号ｓ１００が立ち下がり、その立ち下がりに対して時刻ｔ１４で、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１がシュミットアンプ１１２のヒステリシスを構成する下側の閾値Ｖｓｈｌのレベル以下となり、リセット開始信号ｓ１１０のレベルがＬレベルとなる。
【００２９】
上記リセット信号保持手段１２１では、リセット開始信号ｓ１１０が立ち上がった時刻ｔ１２から、リセット命令信号ｓ１２０（図２（ｄ））をＨレベルに保ち始め、該リセット命令信号ｓ１２０は、従来例と同様、寄生インピーダンス１３１〜１３３によって、図２（ｅ），（ｇ），（ｉ）に示されるリセット信号ｓ１２０ａ〜ｓ１２０ｃとなり、上記第１〜第３の被リセット回路１４１〜１４３に入力される。そして、上記各リセット信号ｓ１２０ａ〜ｓ１２０ｃは、上記各被リセット回路１４１〜１４３の内部動作のリセットを行う。
【００３０】
上記各被リセット回路１４１〜１４３において、各リセット信号ｓ１２０ａ〜１２０ｃがリセット動作の閾値Ｖｔｈを超え、該各被リセット回路１４１〜１４３がリセットされたことが検知されると、各被リセット回路１４１〜１４３はリセット完了信号ｓ１４１〜ｓ１４３を上記リセット信号制御回路１２０に出力する。つまり、時刻ｔ１５において第１の被リセット回路１４１からリセット完了信号ｓ１４１（図２（ｆ））が出力され、時刻ｔ１６において第２の被リセット回路からリセット完了信号ｓ１４２（図２（ｈ））が出力される。
【００３１】
そして、従来では、リセット開始信号ｓ２１０が時刻ｔ１４で立ち下がると、それと同時に被リセット回路２４１〜２４３に入力されるリセット信号ｓ２１０ａ〜ｓ２１０ｃが立ち下がっていたのだが（図９参照）、本実施の形態１ではリセット信号制御回路１２０においてリセット命令信号ｓ１２０を制御し、リセット開始信号ｓ１１０が時刻ｔ１４で立ち下がっても、被リセット回路１４１〜１４３に入力される各リセット信号ｓ１２０ａ〜ｓ１２０ｃが立ち下がらないようにしている。
【００３２】
従って、従来ではリセットされなかった第３の被リセット回路２４３も、本実施の形態１においては時刻ｔ１７でリセットが完了し、第３の被リセット回路１４３からリセット完了信号ｓ１４３（図２（ｊ））が上記リセット信号制御回路１２０に出力される。
【００３３】
そして、時刻ｔ１７で、上記リセット完了信号ｓ１４１〜ｓ１４３のすべてがＨレベルとなると、論理積手段１２２はリセット解除信号ｓ１２２（図２（ｋ））を立ち上げ、該リセット解除信号ｓ１２２が立ち上がると同時に、リセット信号保持手段１２１はリセット命令信号ｓ１２０を立ち下げて、上記半導体回路の複数の被リセット回路１４１〜１４３を確実にリセットする。
【００３４】
さらに、上述したリセット回路の動作説明においては、リセット端子入力リセット信号ｓ１００がサージ等のノイズ信号であり、その入力される信号のパルス幅が狭いため、上記リセット解除信号ｓ１２２が立ち上がる前に、上記リセット開始信号ｓ１１０が立ち下がるものであったが、例えば、図５に示すように、リセット端子入力リセット信号ｓ１００（図５（ａ））がパルス幅の広いリセット信号であって、上記リセット開始信号ｓ１１０（図５（ｃ））が立ち下がる前に、上記リセット解除信号ｓ１２２（図５（ｋ））が立ち上がる場合の動作について説明する。
【００３５】
このような場合、上記リセット信号保持手段１２１に、上記リセット開始信号ｓ１１０と、上記リセット解除信号ｓ１２２とが同時に入力されていることとなり、上記リセット信号保持手段１２１においてどちらかの信号を優先させる必要がでてくる。このとき上記リセット回路において、上記リセット開始信号ｓ１１０が入力されている間、上記複数の被リセット回路１４１〜１４３が各リセット信号ｓ１２０ａ〜ｓ１２０ｃ（図５（ｅ），（ｇ），（ｉ））によってリセットされ続ける必要がある場合、上記リセット信号保持手段１２１においてリセット解除信号ｓ１２２よりリセット開始信号ｓ１１０を優先させ、時刻ｔ１７でリセット解除信号ｓ１２２（図５（ｋ））が立ち上がっても、時刻ｔ１３でリセット開始信号ｓ１１０が立ち下がるまではリセット命令信号ｓ１２０（図５（ｄ））を立ち下げないようにする。
【００３６】
以上のように、本実施の形態１においては、サージなどのノイズ信号等、パルス幅が狭い信号がリセット端子１００に入力され、該信号がフィルタ回路１１０で除去しきれずに通過してしまった場合でも、リセット信号制御回路１２０においてリセット開始信号ｓ１１０の立ち上がりに対応させて、該リセット命令信号ｓ１２０をＨレベルとし、上記第１〜第３の被リセット回路１４１〜１４３から出力されたリセット完了信号ｓ１４１〜ｓ１４３を受け取り、すべての被リセット回路にリセットがかかったと確認してリセット解除信号ｓ１２２を立ち上げるまで、該リセット命令信号ｓ１２０をＨレベルに保つようにしたので、上記第１〜第３の被リセット回路１４１〜１４３にリセットが部分的にかからないようにし、上記半導体回路内の複数の被リセット回路１４１〜１４３にリセットを確実にかけることが可能となる。
【００３７】
なお、本実施の形態１では、すべての被リセット回路１４１〜１４３各々がリセット完了信号ｓ１４１〜ｓ１４３を出力する構成で説明したが、上記被リセット回路１４１〜１４３の中で、リセット動作が特に重要な少なくとも一つの被リセット回路のみリセット完了信号を出力するようにし、論理積手段１２２においてその論理積を求めてリセット解除信号ｓ１２２を出力するようにすれば、上記半導体回路内のすべての被リセット回路おいてリセット完了信号を出力しない構成でも、上記半導体回路にリセットを確実にかけることが可能となり、特に、大規模な半導体回路では、このように構成することで半導体回路構成が小さくなるという効果がえられる。
【００３８】
また、上述したように、複数の被リセット回路のうち、少なくとも一つの被リセット回路からリセット完了信号を出力するようにする場合に、該リセット完了信号を出力する被リセット回路を、上記複数の被リセット回路の中で寄生インピーダンスがより大きく、リセット命令信号ｓ１２０の伝達が遅いものとすれば、その大きい寄生インピーダンスで波形がなまらされたリセット信号によって被リセット回路がリセットされてリセット完了信号が出力されるまで、上記リセット命令信号ｓ１２０が立ち下がらないので、その半導体回路内の複数の被リセット回路にリセットを確実にかけることが可能となり、上述した同様の効果を得ることができる。
【００３９】
なお、本実施の形態１においては、上記リセット信号制御回路１２０と上記被リセット回路１４１〜１４３との間に付随される寄生インピーダンス１３１〜１３３が配線の抵抗、容量等によるものである場合について説明したが、複数段のトランジスタによるものであっても、被リセット回路１４１〜１４３に入力される各リセット信号ｓ１２０ａ〜ｓ１２０ｃは同様に遅延する。
【００４０】
（実施の形態２）
以下、本発明の実施の形態２について説明する。
本実施の形態２においては、半導体回路内の複数の被リセット回路のほかに、上記リセット信号のみによってリセットされ、上記リセット完了信号を出力するモニタ回路を備え、上記各被リセット回路からのすべてのリセット完了信号、及び上記モニタ回路からのリセット完了信号が出力されるまで、上記各被リセット回路をリセットさせるリセット命令信号を解除しないように制御するものである。
【００４１】
まず、図６を用いて、本実施の形態２におけるリセット回路の構成について説明する。図６は、実施の形態２におけるリセット回路の構成を示す図である。本実施の形態２においても、従来例と同様、説明を容易にするため、半導体回路内にある複数の被リセット回路が３個であるとする。
【００４２】
図６において、本実施の形態２におけるリセット回路は、リセット端子１００と、フィルタ回路１１０と、リセット信号制御回路１２０と、第１〜第３の被リセット回路１４１〜１４３と、モニタ回路１４４とから構成されるものであり、上記リセット信号制御回路１２０と上記各被リセット回路１４１〜１４３及びモニタ回路１４４との間には、実施の形態１と同様、配線による抵抗性分や容量成分により発生する寄生インピーダンス１３１〜１３４が付随している。また、図６において、図１と同一のものには同符合を付し、ここでは説明を省略する。
【００４３】
上記モニタ回路１４４は、例えば、データが入力されないＤ型フリップフロップ回路で構成され、リセット信号ｓ１２０ｄによってのみ該モニタ回路１４４がリセットされ、そのＮＱ出力からリセット完了信号ｓ１４４を上記リセット信号制御回路１２０に出力するものである。つまり、上記被リセット回路１４１〜１４３においては、リセット開始信号ｓ１１０が出力されていなくても、その入力されるデータやカウンタによっては、リセット完了信号ｓ１４１〜ｓ１４３が出力される可能性があるので、本実施の形態２においては、リセット信号ｓ１２０ｄの入力でしかリセット完了信号ｓ１４４を出力しないモニタ回路１４４を備えるようにし、上記各被セット回路１４１〜１４３のいずれもがリセット信号ｓ１２０ａ〜ｓ１２０ｃの入力前にリセット完了信号ｓ１４１〜ｓ１４３が出力していても、上記各被リセット回路にリセットを確実にかけることができるようにしたものである。なお、上記モニタ回路は、Ｄ型フリップフロップ回路に限られるものではなく、回路にリセット命令信号が入力されるとリセット完了信号を出力し、該リセット命令信号が入力されなくなったときには一定時間後にリセット完了信号を出力しないようにする構成を有する回路であればよい。
【００４４】
また、上記モニタ回路１４４の寄生インピーダンス１３４は、他の寄生インピーダンス１３１〜１３３よりも大きくなるようにし、該寄生インピーダンス１４４によって、上記リセット信号ｓ１２０ｄが、他のリセット信号ｓ１２０ａ〜ｓ１２０ｃに比べて一番波形がなまり、伝達が遅くなるようにする。具体的に述べると、図６においては、上記モニタ回路１４４を、他の被リセット回路１４１〜１４３に比べて上記リセット信号制御回路１２０から配線距離が遠い位置に配置するようにする、等で実現できる。
【００４５】
以下、上述のような構成を有する、本実施の形態２におけるリセット回路の動作について、図７を用いて説明する。図７は、本実施の形態２におけるリセット回路の動作を説明する信号タイミング図である。また、従来例と同様、本実施の形態２においても、リセット端子１００にサージ等のノイズ信号によるパルス幅の狭いリセット端子入力リセット信号ｓ１００（図７（ａ））が入力されるものとする。
【００４６】
まず、時刻ｔ１１において、リセット端子１００に入力された上記リセット端子入力リセット信号ｓ１００が立ち上がり、その立ち上がりに対して時刻ｔ１２に、ローパスフィルタ１１１を通過したローパスフィルタ出力信号ｓ１１１（図７（ｂ））がシュミットアンプ１１２のヒステリシスを構成する上側の閾値Ｖｓｈｈ以上となり、フィルタ回路１１０から出力されるリセット開始信号ｓ１１０（図７（ｃ））がＨレベルとなる。そして、時刻ｔ１３において、リセット端子入力リセット信号ｓ１００が立ち下がり、その立ち下がりに対して時刻ｔ１４で、ローパスフィルタ１１１を通過したローパスフィルタ出力リセット信号ｓ１１１がシュミットアンプ１１２のヒステリシスを構成する下側の閾値Ｖｓｈｌのレベル以下となり、リセット開始信号ｓ１１０のレベルがＬレベルとなる。
【００４７】
上記リセット信号保持手段１２１では、リセット開始信号ｓ１１０が立ち上がる時刻ｔ１２から、リセット命令信号ｓ１２０（図７（ｄ））をＨレベルに保ち始める。そして、該リセット命令信号ｓ１２０は、従来例と同様、寄生インピーダンス１３１〜１３４において波形がなまらされて、図７（ｅ），（ｇ），（ｉ），（ｋ）に示される各リセット信号ｓ１２０ａ〜ｓ１２０ｄとなり、上記第１〜第３の被リセット回路１４１〜１４３、及びモニタ回路１４４に入力される。そして該各リセット信号ｓ１２０ａ〜ｓ１２０ｄは、上記各被リセット回路１４１〜１４３、及びモニタ回路１４４の内部動作のリセットを行う。
【００４８】
各リセット信号ｓ１２０ａ〜１２０ｄがリセット動作の閾値Ｖｔｈを超え、該各被リセット回路１４１〜１４３、及びモニタ回路１４４がリセットされたことが検知されると、各被リセット回路１４１〜１４３及びモニタ回路１４４は、リセット完了信号ｓ１４１〜ｓ１４４を上記リセット信号制御回路１２０に出力する。つまり、時刻ｔ１５において第１の被リセット回路１４１からリセット完了信号ｓ１４１（図７（ｆ））が出力され、時刻ｔ１６において第２の被リセット回路からリセット完了信号ｓ１４２（図７（ｈ））が出力され、時刻ｔ１７において第３の被リセット回路１４３からリセット完了信号ｓ１４３（図７（ｊ））が出力される。
【００４９】
そして、モニタ回路１４４から時刻ｔ１８にリセット完了信号ｓ１４４（図７（ｌ））が出力されると、上記リセット完了信号ｓ１４１〜ｓ１４４のすべてがＨレベルとなり、論理積手段１２２はリセット解除信号ｓ１２２（図７（ｍ））を立ち上げ、該リセット解除信号ｓ１２２が立ち上がると同時に、リセット信号保持手段１２１はリセット命令信号ｓ１２０を立ち下げて、上記半導体回路の複数の被リセット回路１４１〜１４３を確実にリセットする。
【００５０】
以上のように、本実施の形態２においては、半導体回路の複数の被リセット回路１４１〜１４３以外に、上記リセット信号ｓ１２０ｄの入力でしかリセット完了信号ｓ１４４を出力しないモニタ回路を備えるようにしたので、上記複数の被リセット回路１４１〜１４３のいずれもが、リセット信号ｓ１２０ａ〜ｓ１２０ｃの入力前にリセット完了信号ｓ１４１〜ｓ１４３を出力している場合でも、各被リセット回路を確実にリセットをかけることができる。また、上記モニタ回路１４４の寄生インピーダンス１３４を上記半導体回路内で一番大きいものとし、上記寄生インピーダンス１３４を介してモニタ回路１４４に入力される該リセット信号ｓ１２０ｄが、上記リセット回路の中で一番波形のなまったリセット信号であるようにしたので、その大きい寄生インピーダンス１４４で波形がなまらされたリセット信号ｓ１２０ｄによってモニタ回路１４４がリセットされてリセット完了信号ｓ１４４が出力されるまで、上記リセット命令信号ｓ１２０が立ち下がらないので、その半導体回路内の複数の被リセット回路１４１〜１４３にリセットをより確実にかけることが可能となる。
【００５１】
また、本実施の形態２においても、実施の形態１と同様、すべての被リセット回路１４１〜１４３が各々リセット完了信号ｓ１４１〜ｓ１４３を出力する構成で説明したが、上記被リセット回路１４１〜１４３の中で、リセット動作が特に重要な少なくとも一つの被リセット回路のみリセット完了信号を出力するようにし、論理積手段１２２において、上記重要な被リセット回路及びモニタ回路１４４から出力されるリセット完了信号の論理積を求めてリセット解除信号ｓ１２２を出力するようにすれば、上記半導体回路内のすべての被リセット回路おいてリセット完了信号を出力しない構成でも、上記半導体回路にリセットを確実にかけることが可能となり、特に、大規模な半導体回路では、このように構成することで半導体回路構成が小さくなるという効果がえられる。
【００５２】
さらに、本実施の形態２におけるリセット回路の動作説明では、各被リセット回路１４１〜１４３からのリセット完了信号ｓ１４１〜ｓ１４３とモニタ回路１４４からのリセット完了信号ｓ１４４とを併用する構成について説明したが、上記寄生インピーダンス１３４が、他の寄生インピーダンス１３１〜１３４の中で一番大きく、上記モニタ回路１４４に入力されるリセット信号が、図７に示すように、上記複数の被リセット回路１４１〜１４３に入力されるリセット信号に比べて、確実に一番波形がなまって、伝達の遅いものであるならば、上記各被リセット回路１４１〜１４３からリセット完了信号ｓ１４１〜ｓ１４３を出力せず、上記モニタ回路１４４からのリセット完了信号ｓ１４４のみを論理積手段１２２に出力するようにし、該リセット完了信号ｓ１４４をリセット解除信号ｓ１２２として使用してもよい。このように上記リセット回路を構成すれば、上述した同様の効果に加え、大規模な半導体回路においては、半導体回路構成をさらに小さくできるという効果がえられる。
【００５３】
なお、本実施の形態２においては、上記リセット信号制御回路１２０と上記被リセット回路１４１〜１４３及びモニタ回路１４４との間に付随される寄生インピーダンス１３１〜１３４が配線の抵抗、容量等によるものである場合について説明したが、複数段のトランジスタによるものであっても、被リセット回路１４１〜１４３及びモニタ回路１４４に入力される各リセット信号ｓ１２０ａ〜ｓ１２０ｄは同様に遅延する。
【００５４】
【発明の効果】
以上のことにより、本発明の請求項１に記載の半導体回路のリセット回路によれば、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路は、上記リセット完了信号を、上記各被リセット回路が上記リセット命令信号によってリセットされると活性化し、上記リセット命令信号制御手段は、Ｎ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するようにしたので、上記Ｎ個の被リセット回路すべてがリセットされるまで上記リセット命令信号を活性化させておくことができ、サージ等のノイズ信号が複数の被リセット回路に入力された場合でも、そのパルス幅が狭いために、上記リセット開始信号のパルス幅も狭くなって、複数の被リセット回路の内ある被リセット回路はリセットがかかり、他の被リセット回路にはリセットがかからなくなることを防止して、上記複数の被リセット回路にリセットを確実にかけることができる。
【００５５】
また、本発明の請求項２に記載の半導体回路のリセット回路によれば、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記Ｎ個の被リセット回路及びモニタ回路は、該各被リセット回路及びモニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、Ｎ＋１個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するようにしたので、上記複数の被リセット回路のいずれもが、上記リセット信号の入力前にリセット完了信号を出力した場合においても、上記Ｎ個の被リセット回路にリセットを確実にかけることができる。
【００５６】
また、本発明の請求項３によれば、請求項１または請求項２に記載の半導体回路のリセット回路において、上記Ｎ個の被リセット回路のうちの、リセットが重要なＭ（Ｍは、Ｎ＞Ｍ≧１の整数）個の被リセット回路から、上記リセット完了信号を出力し、上記リセット命令信号制御手段は、Ｍ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化するようにしたので、上記Ｎ個の被リセット回路のうち、必要なＭ個の被リセット回路からのリセット完了信号で、上記リセット命令信号を制御し、上記Ｍ個の被リセット回路にリセットを確実にかけることができる。また、大規模な半導体回路では、このように構成することで半導体回路構成を小さくできる。
【００５７】
また、本発明の請求項４に記載の半導体回路のリセット回路によれば、複数の被リセット回路を有する半導体回路のリセット回路において、リセット開始信号により活性化されるリセット命令信号によって、リセットされるＮ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、上記Ｎ個の被リセット回路に比べて確実に一番遅いタイミングで、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、上記モニタ回路は、該モニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、上記リセット命令信号制御手段は、上記リセット完了信号が活性化されると、上記リセット命令信号を非活性化するようにしたので、上記Ｎ個の被リセット回路からはリセット完了信号を出力せず、上記モニタ回路からのリセット完了信号によって、上記リセット命令信号を制御して、上記Ｎ個の被リセット回路にリセットを確実にかけることができる。この結果、大規模な半導体回路においては、このように構成することで半導体回路構成をかなり小さくできる。
【００５８】
また、本発明の請求項５によれば、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、上記命令信号制御手段は、上記リセット命令信号と、すべての上記リセット完了信号と、が同時に活性化されている場合、上記リセット開始信号が非活性化したときに上記リセット命令信号を非活性化するようにしたので、上記リセット命令信号が入力されている間、上記Ｎ個の被リセット回路がリセットされつづける必要があるリセット回路構成をとることができる。
【００５９】
また、本発明の請求項６によれば、請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、入力された信号の高周波成分を除去するフィルタ手段と、上記フィルタ手段から出力される信号の波形を整形するシュミットアンプ手段と、を備え、上記シュミットアンプ手段の出力を上記リセット開始信号とするようにしたので、上記リセット回路に誤って入力されたノイズ等を除去して、上記被リセット回路が、該ノイズ等でリセット動作されないようにすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるリセット回路の構成を示す図である。
【図２】本発明の実施の形態１のリセット回路において、サージ等のノイズ信号が入力された場合の信号タイミング図である。
【図３】本発明の実施の形態１におけるリセット回路の、被リセット回路の一具体例示す構成図である。
【図４】本発明の実施の形態１におけるリセット回路の、被リセット回路の一具体例示す構成図である。
【図５】本発明の実施の形態１のリセット回路において、パルス幅の長いリセット信号が入力された場合の信号タイミング図である。
【図６】本発明の実施の形態２におけるリセット回路の構成を示す図である。
【図７】本発明の実施の形態２のリセット回路において、サージ等のノイズ信号が入力された場合の信号タイミング図である。
【図８】従来におけるリセット回路の構成を示す図である。
【図９】従来におけるリセット回路において、サージ等のノイズ信号が入力された場合の信号タイミング図である。
【符号の説明】
１００ リセット端子
１１０ フィルタ回路
１１１ ローパスフィルタ
１１２ シュミットアンプ
１２０ リセット信号制御回路
１２１ リセット信号保持手段
１２２ 論理積手段
１３１、１３２、１３３、１３４ 寄生インピーダンス
１４１、２４１ 第１の被リセット回路
１４１ａ リセット付きＤ型フリップフロップ
１４１ｂ Ｎビットカウンタ
１４２、２４２ 第２の被リセット回路
１４３、２４３ 第３の被リセット回路
１４４ モニタ回路
Claims (6)
- 複数の被リセット回路を有する半導体回路のリセット回路において、
リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、
上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、
上記Ｎ個の被リセット回路は、上記リセット完了信号を、上記各被リセット回路が上記リセット命令信号によってリセットされると活性化し、
上記リセット命令信号制御手段は、Ｎ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化する、
ことを特徴とする半導体回路のリセット回路。 - 複数の被リセット回路を有する半導体回路のリセット回路において、
リセット開始信号により活性化されるリセット命令信号によって、リセットされ、リセットが完了した旨を通知するリセット完了信号を出力する、Ｎ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、
上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、
上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、
上記Ｎ個の被リセット回路及びモニタ回路は、該各被リセット回路及びモニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、
上記リセット命令信号制御手段は、Ｎ＋１個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化する、
ことを特徴とする半導体回路のリセット回路。 - 請求項１または請求項２に記載の半導体回路のリセット回路において、
上記Ｎ個の被リセット回路のうちの、リセットが重要なＭ（Ｍは、Ｎ＞Ｍ≧１の整数）個の被リセット回路から、上記リセット完了信号を出力し、
上記リセット命令信号制御手段は、Ｍ個の上記リセット完了信号すべてが活性化されると、上記リセット命令信号を非活性化する、
ことを特徴とする半導体回路のリセット回路。 - 複数の被リセット回路を有する半導体回路のリセット回路において、
リセット開始信号により活性化されるリセット命令信号によって、リセットされるＮ（Ｎは、Ｎ≧１の整数）個の被リセット回路と、
上記Ｎ個の被リセット回路に比べて確実に一番遅いタイミングで、上記リセット命令信号のみによって、リセットされ、上記リセット完了信号を出力するモニタ回路と、
上記リセット完了信号に基づいて、上記リセット命令信号を非活性化するタイミングを制御するリセット命令信号制御手段と、を備え、
上記モニタ回路は、該モニタ回路が上記リセット命令信号によってリセットされると、上記リセット完了信号を活性化し、
上記リセット命令信号制御手段は、上記リセット完了信号が活性化されると、上記リセット命令信号を非活性化する、
ことを特徴とする半導体回路のリセット回路。 - 請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、
上記命令信号制御手段は、
上記リセット命令信号と、すべての上記リセット完了信号と、が同時に活性化されている場合、上記リセット開始信号が非活性化したときに上記リセット命令信号を非活性化する、
ことを特徴とする半導体回路のリセット回路。 - 請求項１、請求項２または請求項４のいずれかに記載の半導体回路のリセット回路において、
入力された信号の高周波成分を除去するフィルタ手段と、
上記フィルタ手段から出力される信号の波形を整形するシュミットアンプ手段と、を備え、
上記シュミットアンプ手段の出力を上記リセット開始信号とする、
ことを特徴とする半導体回路のリセット回路。
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