KR20030002420A - 반도체 메모리 소자의 신호 지연 제어 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자의 신호 지연 제어 장치에 관한 것으로, 특히, 서로 다른 거리에 있는 회로에 각각 입력되는 입력신호의 시간차를 상쇄하기 위하여 거리에 따라 서로 다른 전압을 인가하도록 하여 입력클럭의 기울기를 보상함으로써 데이타 출력시간의 차이를 최소화하고, 어드레스 입력장치의 거리에 따른 셋업타임 및 홀드타임의 차이를 최소화하여 어드레스 입력 시점을 동기시키며, 거리에 따른 센스 앰프의 구동 시점을 동기화하여 센스 앰프의 구동을 안정화 하도록 하는 반도체 메모리 소자의 신호 지연 제어 장치에 관한 것이다.

Description

반도체 메모리 소자의 신호 지연 제어 장치{Signal delay control device of semiconductor memory device}
본 발명은 반도체 메모리 소자의 신호 지연 제어 장치에 관한 것으로, 특히 서로 다른 거리에 위치한 소자들이나 장치들에 동일한 신호를 전송할 때 발생되는 거리차에 따른 신호 지연 차를 위치별로 서로 다른 레벨의 전압으로 입출력을 구동시켜서 개선시킨 반도체 메모리 소자의 신호 지연 제어 장치에 관한 것이다.
여기에서, 동기식 반도체 메모리 소자에 여러개의 출력단자가 있는 경우 이들 출력단자간의 지연차를 최소화 하는 것과, 입력단자의 셋업타임 및 홀드타임의 차를 최소화 하는 것 및 센스 앰프의 동작속도를 일정하게 하는 것이 본 발명의 실시예로 개시된다.
종래의 반도체 메모리 소자에 있어서, 내부의 특정한 위치에서 출력된 신호를 서로 다른 거리에 위치한 소자들이나 장치들로 전송하는 경우 각 위치별 도달거리에 비례하는 신호의 지연이 생긴다.
이에 대한 구체적인 예시를 위한 종래의 반도체 메모리 소자가 도 1에 개략적으로 나타나 있다.
도 1을 보면, 클럭 신호와 같은 제어신호는 칩의 중간 부분에 배치된 제어신호 발생부(1)에서 출력된다.
그리고, 데이타 핀 어레이의 출력핀 DQ-A는 제어신호 발생부(1)에 가깝게 위치하고, 출력핀 DQ-B는 제어신호 발생부(1)에서 멀리 위치한다.
여기서, 제어신호 발생부(1)로부터 인가되는 클럭 신호에 의하여 출력핀에서 데이타가 출력되는 경우, 데이타 핀 어레이의 출력핀 DQ-A에서의 데이타 출력 속도는 빠르고 출력핀 DQ-B에서의 데이타 출력 속도는 느리다.
또한, 어드레스 핀 어레이의 입력핀 Add-A는 제어신호 발생부(1)에 가깝게 위치하고, 입력핀 Add-B는 제어신호 발생부(1)에서 멀리 위치한다.
여기서, 제어신호 발생부(1)로부터 인가되는 클럭 신호에 의하여 입력핀에 어드레스가 입력되는 경우, 어드레스 핀 어레이의 입력핀 Add-A에서의 어드레스 입력 속도는 빠르고 입력핀 Add-B에서의 어드레스 입력 속도는 느리다.
즉, 도 2에 도시된 바와 같이 제어신호 발생부(1)로부터 거리가 가까운 데이타 입출력부에는 클럭신호가 (A)와 같이 입력되고, 제어신호 발생부(1)로부터 거리가 먼 데이타 출력부에는 클럭신호가 (B)와 같이 입력되어 두 클럭의 기울기가 상이하게 된다.
대략적으로 전체 칩의 크기가 1㎝×2㎝정도이고 dq핀들이 1㎝에 걸쳐서 위치하는 경우에 이들 각 핀 사이에서 클럭의 입력 위치에 따른 지연 시간은 1㎱이상의 값을 갖는다.
이상에서와 같이, SDRAM등 클럭에 동기되어 데이타 신호를 출력하는 장치는 제어신호 발생부로부터 각각의 데이타 출력 장치 사이의 거리에 따라 입력클럭의 기울기가 상이하여 서로 다른 출력시간을 갖는다.
즉, 제어신호 발생부로부터 가까운 거리에 있는 데이타 출력 장치는 빠르게데이타를 출력하고 먼 곳에 위치한 데이타 출력 장치는 느리게 데이타를 출력한다.
이러한 데이타 출력시간의 차이는 유효 데이타 윈도우(valid data window)를 줄이는 결과가 되고, 특별히 고주파 동작의 주요한 한계 요인으로 작용하는 문제점이 있다.
이러한 문제점을 해결하기 위하여 클럭 구동 장치로부터 각각의 데이타 출력버퍼(data out buffer) 까지의 거리를 동일하게 하기 위하여 클럭 라인을 트리(tree) 모양으로 배치하는 방법이 사용되는데 이 경우 미세한 지연 시간을 보정하기 위하여 과도한 면적의 증가가 요구되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적을 갖는다.
첫째, 서로 다른 거리에 위치한 소자들이나 장치들에 동일한 신호를 전송할 때 발생되는 거리 차에 따른 신호 지연 차를 위치별로 서로 다른 레벨의 전압으로 입출력을 구동시켜서 개선하도록 하는데 제 1목적이 있다.
둘째, 여러개의 출력단자가 있는 경우 이들 출력단자간에 각각 입력되는 신호의 시간차를 상쇄하기 위하여 거리에 따라 서로 다른 전압을 인가하도록 하여 데이타 출력시간의 차이를 최소화 하는데 제 2목적이 있다.
셋째, 어드레스 입력장치의 셋업타임 및 홀드타임의 차이를 최소화하여 어드레스 입력 시점을 동기시키는데 제 3목적이 있다.
넷째, 센스 앰프의 구동 시점을 동기화하여 센스 앰프의 구동을 안정화 하는데 제 4목적이 있다.
도 1은 일반적인 반도체 메모리 소자의 핀 배치도.
도 2는 종래의 반도체 메모리 소자의 신호 지연을 설명하기 위한 도면.
도 3은 본 발명에 따른 반도체 메모리 소자의 신호 지연 제어 장치의 회로도.
도 4는 본 발명에 따른 반도체 메모리 소자의 신호 지연 제어 장치의 데이타 출력부에 관한 회로도.
도 5 및 도 6은 도 4의 데이타 출력부를 설명하기 위한 도면.
도 7은 본 발명에 따른 반도체 메모리 소자의 신호 지연 제어 장치의 다른 실시예를 도시한 도면,
도 8은 본 발명에 따른 반도체 메모리 소자의 신호 지연 제어 장치의 또 다른 실시예를 도시한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10,60,130 : 제 1기준전압 발생부 20,70,140 : 제 2기준전압 발생부
30, 80, 150 : 저항부 40 : 데이타 출력부
50 : 제어신호 발생부 90,100,110,120 : 어드레스 입력부
160,170,180,190 : 센스 앰프 구동부
상기한 제 1목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 신호 지연 제어 장치는, 제 1기준전압을 발생하는 제 1기준전압 발생부와, 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부와, 입출력 신호를 구동하기 위하여 클럭 신호를 출력하는 제어신호 발생부와, 제 1기준전압 발생부와 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 클럭 신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부 및 제어신호 발생부와의 거리에 따라 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 입출력 신호를 구동하는 복수개의 입출력 신호 구동수단을 구비함을 특징으로 한다.
상기한 제 2목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 신호 지연 제어 장치는, 제 1기준전압을 발생하는 제 1기준전압 발생부와, 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부와, 데이타를 제어하기 위한 클럭 신호를 출력하는 제어신호 발생부와, 제 1기준전압 발생부와 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 상기 클럭신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부 및 제어신호 발생부와의 거리에 따라 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 데이타를 출력하는 복수개의 데이타 출력부를 구비함을 특징으로 한다.
상기한 제 3목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 신호 지연 제어 장치는, 제 1기준전압을 발생하는 제 1기준전압 발생부와, 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부와, 입력되는 어드레스를 제어하기 위한 클럭 신호를 출력하는 제어신호 발생부와, 제 1기준전압 발생부와 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 클럭 신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부 및 제어신호 발생부와의 거리에 따라 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 어드레스의 스트로브를 제어하는 복수개의 어드레스 입력부를 구비함을 특징으로 한다.
상기한 제 4목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 신호 지연 제어 장치는, 제 1기준전압을 발생하는 제 1기준전압 발생부와, 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부와, 센스 앰프를 제어하기 위한 클럭신호를 출력하는 제어신호 발생부와, 제 1기준전압 발생부와 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 상기 클럭신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부 및 제어신호 발생부와의 거리에 따라 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 센스 앰프의 구동을 제어하는 복수개의 센스 앰프 구동부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
본 발명은 클럭 신호를 입력받아 데이타를 출력하는 데이타 출력부로부터 제어신호 발생부까지의 거리에 따라, 기준전압 발생부로부터 인가되는 서로 다른 특정 전압 레벨을 데이타 출력부에 인가하여 이 전압이 데이타 출력부의 데이타 출력 시점을 동기시키도록 한다.
여기서, 데이타 출력부의 위치에 따라 서로 다른 레벨의 전압을 인가하는 방법은 데이타 출력부의 양단간에 서로 다른 전압레벨을 발생하는 전압 소스를 위치시키고, 이들 전위 소스 사이에 거리에 비례하는 저항을 연결한다.
도 3은 본 발명에 따른 반도체 메모리 소자의 신호 지연 제어 장치의 회로도이다.
도 3을 참조하면, 본 발명은 각각 서로 다른 레벨의 전압을 발생하는 제 1기준전압 발생부(10) 및 제 2기준전압 발생부(20)와, 제 1기준전압 발생부(10)와 제 2기준전압 발생부(20)의 출력단을 연결하되, 서로 상이한 기준전위를 각각의 데이타 출력부(40)로 출력하는 저항부(30)와, 데이타를 제어하기 위한 클럭신호 및 제어신호를 출력하는 제어신호 발생부(50)와, 제어신호 발생부(50)로부터 인가되는 클럭 신호에 따라 각각의 데이타를 출력하는 데이타 출력부(40)로 구성된다.
여기서, 제 1기준전압 발생부(10)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P1과 복수개의 NMOS트랜지스터들 N1~N3으로 구성되는데, PMOS트랜지스터 P1은 게이트가 접지전압단과 연결되어 저항소자로 사용되고, 복수개의 NMOS트랜지스터들 N1~N3은 각각 그 게이트와 드레인이 공통 연결된 다이오드 소자로 사용된다.
그리고, 제 2기준전압 발생부(20)는 전원전압단과 접지전압단 사이에 직렬연결된 PMOS트랜지스터 P5와 NMOS트랜지스터 N5, N6으로 구성되는데, PMOS트랜지스터 P5는 게이트가 접지전압단과 연결되어 저항소자로 사용되고, NMOS트랜지스터 N5, N6은 각각 그 게이트와 드레인이 공통 연결되어 다이오드 소자로 사용된다.
또한, 제 1기준전압 발생부(10)와 제 2기준전압 발생부(20)는 저항부(30)를 통하여 서로 연결되는데, 저항부(30)는 직렬 연결되어 각각의 게이트가 접지된 복수개의 PMOS트랜지스터들 P2, P3, P4로 구성된다.
PMOS트랜지스터들 P2, P3, P4로 구성된 저항부(30)는 각각 저항 사이의 기준전위 노드가 데이타 출력부(40)에 연결되고, 기준전위 노드와 연결된 데이타 출력부(40)에는 제어신호 발생부(50)로부터 동작 시간을 나타내는 클럭신호가 입력된다.
한편, 상술된 데이타 출력부(40)의 상세 구성을 도 4를 참조하여 살펴보면 다음과 같다.
도 4를 보면, 제 1데이타 출력부(41)는 전원전압단과 접지전압단 사이에 직렬 연결되고, 그 게이트로 클럭신호 clk을 입력받는 PMOS트랜지스터 P6, NMOS트랜지스터 N7 및 게이트로 기준전위 Vref_1을 입력받는 NMOS트랜지스터 N8로 구성된다.
여기서, 제 1데이타 출력부(41)에 입력된 데이타 data는 인버터 IV1을 거쳐 전송게이트 TG1로 인가되는데, 전송게이트 TG1의 NMOS는 PMOS트랜지스터 P6 및 NMOS트랜지스터 N7의 공통 드레인 단자와 연결되며, PMOS는 인버터 IV2를 매개로 PMOS트랜지스터 P6 및 NMOS트랜지스터 N7의 공통 드레인 단자와 연결된다.
이러한 구성을 갖는 전송게이트 TG1로부터 출력된 신호는 인버터 IV3, IV4로 구성된 래치부를 통해 전송게이트 TG2로 인가된다.
여기서, 전송게이트 TG2의 PMOS는 PMOS트랜지스터 P6 및 NMOS트랜지스터 N7의 공통 드레인 단자와 연결되며, NMOS는 인버터 IV2를 매개로 PMOS트랜지스터 P6 및 NMOS트랜지스터 N7의 공통 드레인 단자와 연결된다.
이러한 구성을 갖는 전송게이트 TG2로부터 출력된 신호는 인버터 IV5를 거쳐 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P7 및 NMOS트랜지스터 N9의 공통 게이트 단자로 입력되고, PMOS트랜지스터 P7 및 NMOS트랜지스터 N9의 공통 드레인 단자를 통하여 dq핀으로 출력된다.
도 4에 도시한 데이타 출력부(41)는 데이타 출력부(40) 중 제어신호 발생부(50)부터 가장 거리가 먼 부분을 나타낸 것이고, 이러한 각각의 제 2, 제 3 및 제 4데이타 출력부(42, 43, 44)가 거리에 따라 데이타 출력부(40)의 각각에 위치하게 된다.
따라서, 데이타 출력부(40)에 클럭 신호가 입력되면 제어신호 발생부(50)로부터의 거리에 따라 각각 상이한 전압 Vref_1~Vref_i이 제 1, 제 2, 제 3 및 제 4데이타 출력부(41~44)에 인가된다.
즉, 도 4에서 보는 바와 같이, 제어신호 발생부(50)로부터 클럭신호의 입력시 기준전압 Vref를 게이트 입력으로 하는 NMOS트랜지스터 N8의 턴온 저항값에 의해 입력클럭의 기울기를 보상할 수 있다.
이러한 구성을 갖는 본 발명의 반도체 메모리 소자의 신호 지연 제어 장치의동작 과정을 설명하면 다음과 같다.
예를들어, 제 1기준전압 발생부(10)에서 기준전압 Vref_1은 3V에 해당하는 높은 전위를 갖고, 제 2기준전압 발생부(20)에서 출력되는 기준전압 Vref_i는 2V에 해당하는 낮은 전위를 갖는다고 가정한다.
먼저, 제어신호 발생부(50)로부터 서로 다른 거리에 위치한 각각의 데이타 출력부(40)로 클럭 신호가 입력되는데, 제어신호 발생부(50)와 각각의 데이타 출력부(41~44)의 거리가 상이하여 입력되는 클럭 신호는 상이한 기울기의 클럭파형을 갖게 된다.
따라서, 도 5의 (C)의 그래프에서 보는 바와 같이, 제어신호 발생부(50)로부터 거리 X0가 가까운 제 4데이타 출력부(44)에는 낮은 전압을 인가하고, 제어신호 발생부(50)로부터 거리 Xn이 먼 제 1데이타 출력부(41)에는 높은 전압을 인가하게 된다.
결국, 도 6을 보면, 제어신호 발생부(50)로부터 거리가 먼 제 1데이타 출력부(41)에는 클럭 신호가 (E)와 같이 입력되므로 높은 전위를 갖는 기준전압 Vref_1을 인가하고, 제어신호 발생부(50)로부터 거리가 가까운 제 4데이타 출력부(44)에는 클럭 신호가 (D)와 같이 입력되므로 상대적으로 낮은 전위를 갖는 기준전압 Vref_i를 인가한다.
따라서, 제어신호 발생부(50)로부터의 거리에 따라 서로 다른 기준전압을 데이타 출력부(40)에 인가하여 입력클럭의 기울기를 보상함으로써 출력된 클럭파형 (F)에서와 같이 클럭 신호의 지연시간 차이를 상쇄할 수 있게 된다.
여기서, 각각의 기준전압 발생부(10,20)에서 출력되는 전압은 도 3에서와 같이 두개의 서로 다른 기준전압 발생부를 만들어서 사용할 수도 있지만, 두개의 기준전압 중에서 하나의 기준전압은 외부에서 인가되는 전원전압 또는 접지전압을 사용할 수도 있다.
또한, 칩 동작의 모든 구간에서 항상 이러한 전위를 유지하게 할 수도 있지만 특정 동작의 구간에서만 스위치를 동작시켜서 특정 동작 중에서만 이런 동작이 가능하게 할 수도 있다.
특정 동작에서만 동작이 필요한 이유는 이러한 동작을 하기 위하여 양단간의 전위차로 인하여 계속적으로 전류가 흐르게 되는데 이런 전류는 파워의 소모를 초래하기 때문이다.
한편, 본 발명은 데이타 출력장치 외에도 어드레스 입력장치 및 센스 앰프 구동장치에 적용될 수 있다.
도 7은 본 발명이 어드레스 입력장치에 적용될 경우를 나타낸 것으로서 또 다른 실시예를 나타낸다.
일반적으로, 어드레스 입력장치는 데이타 출력장치와 마찬가지로 구동 신호와의 거리에 따른 지연 시간의 차이에 대한 문제점을 갖는데, 입력신호의 셋업타임(set up time)과 홀드타임(hold tine)이 그 원인이 된다.
도 7은 이러한 셋업타임과 홀드타임의 문제점을 해결한 동기식 기억장치의 어드레스 입력장치(90)를 나타내는데, 어드레스가 입력되어 스트로브 되는 시간을 지연부에 인가되는 전압 레벨에 차이를 두어 최종 스트로브 되는 데이타의 시점을동기시키게 된다.
도 7을 보면, 본 발명은 어드레스 입력부(90, 100, 110, 120)의 양단에 위치하여 서로 다른 전위레벨을 발생하는 제 1기준전압 발생부(60) 및 제 2기준전압 발생부(70)와, 제 1기준전압 발생부(60)와 제 2기준전압 발생부(70) 사이에 저항 R1, R2, R3으로 직렬 연결되어 각각의 연결노드를 통해 제어신호 발생부(65)와의 거리에 반비례하는 전압레벨을 각각의 어드레스 입력부(90, 100, 110, 120)에 출력하는 저항부(80)와, 어드레스를 제어하기 위한 스트로브 클럭 신호 strobe_clk를 출력하는 제어신호 발생부(65)와, 제어신호 발생부(65)로부터 인가되는 스트로브 클럭 신호 strobe_clk에 따라 각각의 어드레스 스트로브가 제어되는 어드레스 입력부(90, 100, 110, 120)로 구성된다.
여기서, 어드레스 입력부(90, 100, 110, 120)는 외부로부터 어드레스 신호가 입력되는 입력부(91, 101, 111, 121)와, 제 1기준전압 발생부(60)와 제 2기준전압 발생부(70)로부터 인가되는 상이한 전압 레벨에 의해 내부에서 발생된 클럭신호의 지연을 보상하는 지연부(92, 102, 112, 122)와, 외부에서 입력된 스트로브 클럭 신호 strobe_clk를 내부 클럭 신호에 의해 래치하여 어드레스 데이타 add_out를 출력하는 스트로브부(93, 103, 113, 123)로 구성된다.
먼저, 스트로브 클럭신호 strobe_clk가 출력되는 제어신호 발생부(65)로부터의 거리가 멀어 스트로브 신호가 느리게 입력되는 어드레스 입력부(120)에는 상대적으로 낮은 전위를 갖는 전압이 입력되도록 하여 신호의 지연이 적도록 한다.
그리고, 제어신호 발생부(65)로부터 거리가 가까워 스트로브 신호가 빠르게입력되는 어드레스 입력부(90)에는 상대적으로 높은 전위를 갖는 전압이 입력되도록 하여 신호의 지연이 많도록 한다.
즉, 각각의 어드레스 입력부(90, 100, 110, 120)에 구성되어 있는 지연부(92, 102, 112, 120)에 제어신호 발생부(65)로부터의 위치에 따라서 서로 다른 전압 레벨이 입력되도록 하여, 각각의 지연부가 서로 다른 지연시간을 갖도록 한다.
결국, 스트로브부(93, 103, 113, 123)의 스트로브 동작에 관여하는 제어신호 발생부(65)로부터의 위치 때문에 서로 다른 셋업타임 및 홀드타임을 갖는 문제점을 보상할 수 있게 된다.
한편, 본 발명이 센스 앰프 구동장치에 적용될 경우에 대해 설명하면 다음과 같다.
도 8은 위치에 따른 지연을 전위차로 상쇄하는 본 발명을 센스 앰프 구동장치에 적용할 경우에 대한 구성도이다.
도 8을 보면, 본 발명은 센스 앰프 구동부(160, 170, 180, 190)의 양단에 위치하여 서로 다른 전압을 발생하는 제 1기준전압 발생부(130) 및 제 2기준전압 발생부(140)와, 제 1기준전압 발생부(130)와 제 2기준전압 발생부(140) 사이에 저항 R4, R5, R6으로 직렬 연결되어 RTO신호의 입력 거리에 비례하는 전압을 각각의 센스 앰프 구동부(160, 170, 180, 190)에 출력하는 저항부(150)와, 센스 앰프를 제어하기 위한 RTO신호를 출력하는 제어신호 발생부(200)와, 제어신호 발생부(200)로부터 인가되는 RTO신호에 따라 센스 앰프의 구동이 제어되는 센스 앰프 구동부(160,170, 180, 190)로 구성된다.
여기서, 센스 앰프 구동부(160, 170, 180, 190)는 제어신호 발생부(200)로부터 RTO신호가 입력되는 센스 앰프(S/A) 어레이(161, 171, 181, 191)와, 제 1기준전압 발생부(130)와 제 2기준전압 발생부(140)로부터 인가되는 상이한 기준전압에 의해 센스 앰프를 구동하기 위한 센스 앰프(S/A) 드라이버(162, 172, 182, 192)와, 외부에서 입력된 스트로브 클럭 신호 strobe_clk를 내부 클럭 신호에 의해 래치하여 어드레스 데이타 add_out를 출력하는 스트로브부(93, 103, 113, 123)로 구성된다.
이러한 구성을 가지는 본 발명의 동작 과정을 설명하자면, 본 발명은 저항으로 나누어진 기준전위 노드로부터 인가되는 상이한 기준전압에 의해 센스 앰프를 구동한다.
즉, RTO신호를 발생하는 제어신호 발생부(200)에서 가까운 곳에 있는 센스 앰프 구동부(190)에는 제 2기준전압 발생부(140)로부터 인가되는 낮은 전위 GND를 인가하여 구동 능력을 작게 한다.
그리고, 제어신호 발생부(200)에서 먼 곳에 있는 센스 앰프 구동부(160)에는 제 1기준전압 발생부(130)로부터 인가되는 높은 전위 Vref_1을 인가하여 구동능력을 크게 함으로써 신호의 지연으로 생기는 전위의 차이를 최소화할 수 있다.
여기서, 본 발명은 제 2기준전압(140) 발생부를 접지전압 GND로 사용하였을 경우를 나타내고 있다.
이상에서와 같이, 본 발명은 동기식 디램을 기초로 설명하지만 반도체 메모리 소자와 전반적인 반도체 소자에도 적용 가능하다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 소자의 신호 지연 제어 장치는 서로 다른 거리에 있는 구동 회로의 지연 시간을 상쇄하여 구동회로의 구동 시점을 동기시킬 수 있게 한다.
그리고, 위치에 따른 신호의 지연을 상쇄하여 여러 개의 데이타 출력 장치가 동작하는 경우에 데이타 출력시간의 차이를 최소화한다.
또한, 동기식 기억 장치의 셋업타임 및 홀드 타임의 차이를 최소화하여 어드레스 입력 시점을 동기시킬 수 있다.
또한, 센스 앰프 구동 장치에 사용되어 모든 센스 앰프에 안정적인 전위를 유지할 수 있게 하는 효과를 제공한다.

Claims (20)

  1. 제 1기준전압을 발생하는 제 1기준전압 발생부;
    상기 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부;
    입출력 신호를 구동하기 위하여 클럭 신호를 출력하는 제어신호 발생부;
    상기 제 1기준전압 발생부와 상기 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 상기 클럭 신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부; 및
    상기 제어신호 발생부와의 거리에 따라 상기 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 상기 입출력 신호를 구동하는 복수개의 입출력 신호 구동수단을 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  2. 상기 입출력 신호 구동수단은
    데이타 출력부, 어드레스 입력부 및 센스 앰프 구동부 중 적어도 어느 하나로 구성됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어장치.
  3. 제 1기준전압을 발생하는 제 1기준전압 발생부;
    상기 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부;
    데이타를 제어하기 위한 클럭 신호를 출력하는 제어신호 발생부;
    상기 제 1기준전압 발생부와 상기 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 상기 클럭신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부; 및
    상기 제어신호 발생부와의 거리에 따라 상기 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 상기 데이타를 출력하는 복수개의 데이타 출력부를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  4. 제 3 항에 있어서, 상기 복수개의 데이타 출력부는
    상기 제어신호 발생부로부터 각각의 데이타 출력부와의 거리에 비례한 전압이 인가됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  5. 제 3 항에 있어서, 상기 제 1기준전압 발생부는
    전원전압단과 출력단 사이에 연결되어 전압을 강하하는 저항소자; 및
    상기 출력단과 접지전압단 사이에 직렬 연결되어 일정 기준전압을 발생하는 복수개의 다이오드 소자를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  6. 제 3 항에 있어서, 상기 제 2기준전압 발생부는
    전원전압단과 출력단 사이에 연결되어 전압을 강하하는 저항소자; 및
    상기 출력단과 접지전압단 사이에 직렬 연결되어 일정 기준전압을 발생하는 복수개의 다이오드 소자를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  7. 제 3 항에 있어서, 상기 저항부는
    상기 제 1기준전압 발생부 및 제 2기준전압 발생부 사이에 직렬 연결되어 각각의 연결노드가 상기 복수개의 데이타 출력부와 각각 연결된 복수개의 저항소자를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  8. 제 6 항에 있어서, 상기 저항소자는
    게이트 단자가 접지된 PMOS트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  9. 제 3 항에 있어서, 상기 데이타 출력부는
    입력되는 기준전압에 의해 구동하여 상기 제어신호 발생부로부터 인가되는 클럭신호를 출력하는 클럭 구동부;
    상기 클럭 구동부로부터 인가되는 출력신호에 의해 입력되는 데이타를 래치하여 출력하는 데이타 전송수단; 및
    상기 데이타 전송수단으로 인가된 데이타를 구동하여 출력하는 데이타 구동부를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  10. 제 9 항에 있어서, 상기 클럭 구동부는
    상기 제어신호 발생부로부터 인가되는 클럭신호를 인버팅하여 출력하는 인버터; 및
    상기 기준전압에 따라 상기 클럭신호의 출력을 제어하는 스위칭소자로 구성됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  11. 제 10 항에 있어서, 상기 클럭 구동부는
    상기 스위칭소자의 턴온 저항값에 따라 상기 인버터에 입력되는 클럭신호의 기울기를 보상함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  12. 제 1기준전압을 발생하는 제 1기준전압 발생부;
    상기 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부;
    입력되는 어드레스를 제어하기 위한 클럭 신호를 출력하는 제어신호 발생부;
    상기 제 1기준전압 발생부와 상기 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 상기 클럭 신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부; 및
    상기 제어신호 발생부와의 거리에 따라 상기 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 상기 어드레스의 스트로브를 제어하는 복수개의 어드레스 입력부를 구비함을 특징으로 하는 반도체 메모리 소자의 신호지연 제어 장치.
  13. 제 12 항에 있어서, 상기 복수개의 어드레스 입력부는
    상기 제어신호 발생부로부터 각각의 어드레스 입력부와의 거리에 반비례한 전압이 인가됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  14. 제 12 항에 있어서, 상기 어드레스 입력부는
    외부로부터 어드레스 신호가 입력되는 입력부;
    입력되는 기준전압에 의해 상기 입력부로부터 인가되는 어드레스 신호의 클럭을 보상하는 지연부; 및
    상기 지연부로부터 인가되는 클럭에 의해 상기 제어신호 발생부로부터 인가되는 클럭 신호의 스트로브를 제어하여 출력하는 스트로브부를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  15. 제 12 항에 있어서, 상기 저항부는
    상기 제 1기준전압 발생부 및 제 2기준전압 발생부 사이에 직렬 연결되어 각각의 연결노드가 상기 복수개의 어드레스 입력부와 각각 연결된 복수개의 저항소자로 구성됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  16. 제 1기준전압을 발생하는 제 1기준전압 발생부;
    상기 제 1기준전압보다 낮은 제 2기준전압을 발생하는 제 2기준전압 발생부;
    센스 앰프를 제어하기 위한 클럭신호를 출력하는 제어신호 발생부;
    상기 제 1기준전압 발생부와 상기 제 2기준전압 발생부 사이에 연결되어 각각의 연결노드를 통해 상기 클럭신호의 기울기를 조절하기 위한 상이한 레벨의 전압을 출력하는 저항부; 및
    상기 제어신호 발생부와의 거리에 따라 상기 저항부의 각각의 연결노드를 통해 인가되는 상이한 레벨의 전압을 인가받아 상기 센스 앰프의 구동을 제어하는 복수개의 센스 앰프 구동부를 구비함을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  17. 제 16 항에 있어서, 상기 복수개의 센스 앰프 구동부는
    상기 제어신호 발생부로부터 각각의 센스 앰프 구동부와의 거리에 비례한 전압이 인가됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  18. 제 16 항에 있어서, 상기 센스 앰프 구동부는
    상기 제어신호 발생부로부터 인가되는 클럭신호에 의해 센스 앰프의 구동을 제어하기 위한 센스 앰프 구동신호를 출력하는 센스 앰프 어레이; 및
    입력되는 기준전압에 의해 상기 센스 앰프를 구동하는 센스 앰프 드라이버로 구성됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  19. 제 16 항에 있어서, 상기 저항부는
    상기 제 1기준전압 발생부 및 제 2기준전압 발생부 사이에 직렬 연결되어 각각의 연결노드가 상기 복수개의 센스 앰프 구동부와 각각 연결된 복수개의 저항소자로 구성됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
  20. 제 16 항에 있어서, 상기 제 2기준전압 발생부는
    접지전압단으로 구성됨을 특징으로 하는 반도체 메모리 소자의 신호 지연 제어 장치.
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