KR0137337B1 - 반도체 메모리 장치의 중간전압 발생회로 및 그 방법 - Google Patents

Abstract

본 발명은 반도체 메모리장치에서 특히 비트라인과 같이 한쌍으로 동작하는 신호선을 액티브동작전에 전원전압(Vcc)과 접지전압(Vss)의 중간레벨로 프리차아지하도록 중간전압을 공급하는 중간전압 발생회로 및 그 소오스전원 접속방법에 관한 것으로, 본 발명은 드레인-소오스간 전압차를 가능한 한 최대한 크게 하는 드라이버용 트랜지스터를 가지는 중간전압 발생회로를 위하여, 제1전원을 소오스 전원으로 공급받는 바이어스회로와, 상기 제1전원과 다른 제2전원을 소오스전원으로 공급받는 드라이버회로를 가지는 중간전압 발생회로 및 그 소오스전원 접속방법을 개시하고 있다. 이로부터 정확한 중간전압을 발생하고 구동력이 큰 중간전압 발생회로를 실현한다. 그리고 이러한 소오스전원 접속방법에 의해 설어레이내의 비트라인 프리차아지를 고속으로 수행할 수 있고, 또한 비트라인센스앰프의 센싱동작을 고속으로 실현할 수 있는 효과가 발생한다.

Description

반도체 메모리 장치의 중간전압 발생회로 및 그 방법

제1도는 종래 기술에 의한 중간전압 발생회로를 보여주는 회로도.

제2도는 종래 중간전압 발생회로에 공급되는 소오스전원의 접속관계를 보이는 블록도.

제3도는 본 발명의 실시예에 따른 중간전압 발생회로에 공급되는 소오스전원의 접속관계를 보이는 블록도.

제4도는 본 발명에 의한 중간전압 발생회로의 실시예를 보여주는 회로도.

본 발명은 반도체 메모리장치에 관한 것으로, 특히 전원전압(Vcc)과 접지전압(Vss)의 중간레벨을 갖는 중간전압 발생회로 (half Vcc generator)에 관한 것이다.

최근, 반도체 메모리장치의 초고집적화 추세에 따라 메모리셀의 크기가 극히 미세화되어지고, 그에 따라 메모리장치에 공급되는 전원전압(Vcc)도 점점 낮아지는 추세이다. 또한 메모리장치의 데이터 액세스동작에 대한 고속화에 대한 요구는 더욱 증가하고 있다. 그러나, 전원전압(Vcc)의 저전압화는 전류소비의 억제라는 관점에서는 여러 잇점이 있으나, 데이터 액세스동작의 고속화라는 관점에서는 커다란 제한 요소로 작용한다. 따라서 이러한 문제를 해결하기 위하여 반도체 메모리장치내의 주어진 환경하에서 데이터 액세스동작의 고속화를 실현하기 위한 여러 방법들이 강구되고 있다.

이러한 방법들 중에서 중요한 요소로 작용하는 것이 메모리셀의 데이터를 전송하는 비트라인을 소정의 전압으로 프리차아지하는 것이다. 예컨대 전원전압(Vcc)이 충분히 높을 경우에는 비트라인을 상기의 전원전압(Vcc)으로 프리차아지하는 기술이 제안되었으나, 전원전압이 점차 낮아지는 현 추세하에서는 전류소비의 억제 및 데이터 엑세스동작의 고속화를 모두 만족시키기 위한 노력으로 비트라인을 전원전압과 접지전압(Vcss)의 중간레벨로 프리차아지하는 기술이 보편적으로 사용되고 있다. 한편 비트라인을 전원전압과 접지전압의 중간레벨로 프리차아지하는 기술을 위해서는 보다 안정된 중간전압을 공급시키기 위한 중간전압 발생회로의 구성이 요구되어진다.

이러한 요구를 만족시키기 위한 종래의 기술로서, 미국특허 제4,664,584호는 씨모오스(CMOS)기술을 이용하여 구현한 중간전압 발생회로를 개시하고 있다. 제1도는 상기 특허에 개시된 중간전압 발생회로를 도시하고 있다. 한편, 제1도와 같은 중간전압 발생회로의 구성은, 반도체 메모리장치가 전류소비의 억제 및 소자의 보호를 위한 내부전원전압 기술의 채용에 의하여, 그 소오스전원으로서 제2도와 같은 주변회로용 내부전압 강하회로 20의 출력신호 Vccp를 사용하고 있다.

제1도를 참조하면, 종래의 중간전압 발생회로는 주변회로용 전원전압 Vccp에 대응해서 제1 및 제2기준전압을 발생하는 바이어스(bias)회로 51과, 중간전압을 출력하는 드라이버(dribver)회로 52로 구성된다. 바이어스회로 51은, 풀업저항 R1을 통하여 주변회로용 전원전압 Vccp에 연결되는 노드 n1에 드레인과 게이트가 접속되며 소오스가 노드 n2에 접속되는 엔모오스 트랜지스터 Q1과, 풀다운저항 R2를 통하여 접지전압 Vss에 접속되는 노드 n2에 게이트와 드레인이 접속되며 소오스와 기판이 상기 노드 n2에 접속된 피모오스 프랜지스터 Q2로 구성된다.

한편 드라이버회로 52는, 채널의 양단이 주변회로용 전원전압 Vccp와 중간전압 출력노드 n4에 접속되는 엔모오스 트랜지스터 Q3와, 채널의 양단이 접지전압 Vss와 중간전압 출력노드 n4에 접속되는 피모오스 트랜지스터 Q4로 구성된다. 상기 엔모오스 트랜지스터 Q3의 게이트는 구동회로 51의 노드 n1에 접속되고, 피모오스 트랜지스터 Q4의 게이트는 구동회로 51의 노드 n2에 접속된다. 상기 노드 n4로부터 주변회로용 전원전압 Vccp와 접지전압 Vss사이의 중간전압 Vm이 출력된다.

제1도의 구성에 따른 그 동작특성을 살펴본다. 저항 R1 및 R2의 크기와, 트랜지스터 Q1과, Q2의 사이즈비율 즉 채널저항비를 조절하여 노드 n3의 전압이 1/2 Vccp로 설정되도록 설계하면, 노드 n1의 전압은 1/2 Vccp+V_tQ1(V_tQ1은 트랜지스터 Q1의 드레쉬홀드전압)이 되고, 노드 n2의 전압은 1/2 Vccp+V_tQ2(V_tQ2은 트랜지스터 Q2의 드레쉬홀드전압)이 된다. 상기와 같은 바이어스 상태에서, 트랜지스터 Q3의 게이트에는 1/2 Vccp+V_tQ1이 인가되고 드레인에는 Vccp가 인가되므로, 트랜지스터 Q3가 도통(turnon)되어 노드n4의 전압이 1/2 Vccp로 된다. 또한, 트랜지스터 Q4의 게이트에는 1/2 Vccp-V_tQ2가 인가되고 드레인에는 Vss가 인가되므로, 노드 n4의 전압은 1/2 Vccp보다 높아질 수 없다. 즉, 노드 n4의 전압이 1/2 Vccp 보다 높게 되면, 트랜지스터 Q4가 도통되어 디스차아지(discharge)됨으로써, 노드 n4의 전압은 1/2 Vccp가 된다. 따라서, 노드 n4의 전압은 1/2 Vccp로 유지된다.

한편 제2도에 도시된 바와 같이 통상적으로 반도체 메모리장치에서는, 내부 전원전압 기술의 채용에 따라 외부전원전압 ext.Vcc가 어레이용 내부전압 강하회로 10과 주변회로용 내부전압 강하회로 20으로 인가된다. 어레이용 내부전압 강하회로 10은 어레이회로 30으로 전원전압 Vcca를 출력한다. 주변회로용 내부전압 강하회로 20은 주변회로 40과 중간전압 발생회로 50으로 전원전압 Vccp를 출력한다. 그리고, 중간전압 발생회로 50은 중간전압을 어레이회로 30에 출력한다. 따라서, 중간전압 발생회로 50에 인가되는 전원전압이 Vccp이므로, 출력되는 중간전압은 1/2 Vccp이다. 그러나, 어레이회로 30에 필요한 중간전압은 1/2 Vcca이다. 따라서 어레이회로 30에 인가되는 전원전압 Vcca와 주변회로 40에 인가되는 전원전압 Vccp의 전압 레벨이 동일한 경우에는 문제가 없으나, Vcca와 Vccp의 전압레벨이 다른 경우에는 중간전압 발생회로 50에서 원하는 1/2 Vcca를 출력하는 것은 어렵다. 따라서, 제1도와 같은 종래의 중간전압 발생회로는 Vccp를 이용하여 중간전압을 출력하므로, Vccp를 사용하지 않은 회로에서는 중간전압 발생회로의 출력 구동력이 떨어지게 된다. 또한, Vccp를 이용한 중간전압 발생회로에 있어서, 중간전압 발생회로의 출력값이 1/2 Vcca를 필요로 할 경우, 정확한 1/2 Vcca를 구하기는 어렵다.

따라서, 본 발명의 목적은 필요로 하는 정확한 레벨을 가지는 중간전압을 발생하는 중간전압 발생회로를 제공하는데 있다.

본 발명의 다른 목적은 중간전압에 대한 구동력이 큰 중간전압 발생회로를 제공하는데 있다.

본 발명의 또다른 목적은 소정의 필요로 되는 정확한 중간전압을 커다란 구동능력으로 출력하는 중간전압 발생회로를 제공하는데 있다.

본 발명의 또다른 목적은 소정의 필요로 되는 정확한 중간전압을 커다란 구동능력으로 출력하도록 하는 중간전압 발생회로의 소오스전원 접속방법을 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위해서 본 발명은, 내부전원전압을 채용하는 고집적 반도체 메모리장치에 적합한 중간전압 발생회로를 향한 것이다.

본 발명에 의한 회로에 따르면, 셀어레이의 소오스전원으로 공급되는 제1전원과, 동일칩의 외부에서 공급되며 상기 제1전원의 전압보다 높은 제2전원을 수신하는 반도체 메모리장치의 중간전압 발생회로에 있어서, 저항소자들간에 직렬로 연결된 엔모스 트랜지스터 및 피모스 트랜지스터를 포함하여 구성되며, 상기 제1전원을 상기 저항을 통해 상기 엔모스 트랜지스터의 드레인과 게이트로 공급받고 상기 엔모스 트랜지스터의 소오스의 전압을 게이트 및 소오스가 상기 또 다른 저항의 일단에 연결된 상기 피모스 트랜지스터의 드레인으로 공급받게 하여, 각 트랜지스터의 문턱전압이 가감된 기준전압들을 제1,2노드를 통해 각기 출력하는 바이어스회로와, 서로 직렬로 연결된 엔모스 트랜지스터와 피모스 트랜지스터로 구성되며, 상기 제1노드를 통해 인가되는 증가된 기준전압을 상기 제2전원을 드레인으로 수신하는 상기 엔모스 트랜지스터의 게이트에 인가받고 상기 제2노드를 통해 인가되는 감소된 기준전압을 소오스가 접지에 연결된 상기 피모스 트랜지스터의 게이트에 인가받게 하여, 상기 셀어레이의 각 비트라인을 고속으로 프리차아지시키기 위하여 소정의 중간전압을 상기 피모스 트랜지스터의 드레인으로부터 출력하는 드라이버회로를 구비함을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 한편 후술되는 설명에서, 중간전압 발생회로의 바이어스회로와 드라이버회로에는 외부전원전압과 셀어레이에 공급되는 전원이 각각 그 소오스전원으로 사용되는 실시예가 개시될 것이다. 그러나 이는 본 발명에 의한 중간전압 발생회로에 있어서 바이어스회로와 드라이버회로가 서로 다른 소오스전원을 사용한다는 것을 보여주는 실시예에 불과하며, 이러한 소오스전원은 이 분야에 통상의 지식을 가진자에 있어서는 개시되는 것과는 다른 소오스전원으로도 사용할 수 있다는 것이 명백할 것이다.

제3도는 본 발명에 의한 중간전압 발생회로에 소오스전원을 공급하는 과정의 실시예를 보여주는 블럭다이아그램이다. 이 분야에 공지의 사실인 바와 같이 향후 반도체 메모리장치내에서는 내부전원전압 기술이 채용될 것이다. 그래서 제3도에 도시된 바와 같이 칩 외부(즉, 시스템)에서 공급되는 외부전원 전압을 동일칩의 내부에서 소정레벨로 전압강하된 내부전원전압이 소오스전원으로 사용된다. 이때 어레이용 내부전압 강화회로 10의 출력신호인 Vcca와 주변회로용 내부전압 강하회로 20의 출력신호인 Vccp는, 설계자의 의도에 따라 서로 전압이 같아질 수도 있고, 또는 서로 전압이 달라질 수도 있다. 따라서 어레이용 내부전압 강하회로 10의 출력신호인 Vcca와 주변회로용 내부전압 강하회로 20의 출력신호인 Vccp가 서로 전압이 같을 시에는 중간전압 발생회로 50의 일 입력으로 Vccp가 연결될 수도 있음을 유의하여야 한다. 한편 도시된 바와 같이 중간전압 발생회로 50의 또다른 일 입력으로는 전압레벨이 높고, 또한, 소오스전원으로서 공급이 용이한 외부전원전압 ext.Vcc를 연결하는 것이 바람직하다. 도시된 구성에서는 본 발명에 의한 중간전압 발생회로 50의 소오스전원으로서 어레이용 내부전압강하회로 10의 출력신호인 Vcca와 외부전원압인 ext.Vcc를 모두 사용한다는 것으로 도시하고 있지만, 후술되는 설명에서 명확하게 뒷받침되는 바와 같이, 본 발명에 의한 중간전압 발생회로 50의 소오스전원 접속방법의 특징은, 서로 다른 2개의 전원을 소오스전원으로서 접속한다는 것임은 당연한 사실이다.

제4도는 제3도의 구성에 따라 실시한 중간전압발생회로 50을 나타내는 도면이다. 회로구성은 발명의 용이한 이해를 도모하기 위하여 제1도에 도시된 종래기술에 본 발명에 따른 소오스전원 접속방법을 적용하였다. 도시된 바와 같이, 그 구성상 특징은 중간전압발생회로 50이, 제3도의 어레이용 내부전압강하회로 10의 출력신호인 Vcca를 소오스전원으로 하는 바이어스회로 51과, 외부전원전압인 ext.Vcc를 소오스전원으로 하는 드라이버회로 52로 이루어지는 것이다. 이때 드라이버회로 52내의 트랜지스터 Q3의 게이트에는 1/2 Vcca+V_tQ1이 일정하게 공급되는 상태에서 트랜지스터 Q3의 드레인에는 외부전원전압 ext.Vcc가 접속되는 바, 트랜지스터 Q3의 드레인-소오스간 전압차인 V_ds가 종래기술인 제1도에 비해 커지게 되고, 이로부터 트랜지스터 Q3의 채널에 흐르는 전류는 제1도와 같은 종래기술에 비해 현저히 커지게 되는바, 트랜지스터 Q3의 구동능력이 상당히 커지게 됨을 특히 유의하여야 할 것이다.

이를 상세히 설명하기 위하여 제4도에 도시된 중간전압 발생회로 50의 동작을 살펴보면 다음과 같다. 바이어스회로 51에서, 저항 R1 및 R2의 저항비와, 엔모오스 트랜지스터 Q1과 피모오스 트랜지스터 Q2의 사이즈비율 즉, 채널저항비를 조절하여, 노드 n3의 전압이 1/2 Vcca가 되도록 설계하면, 노드 n1의 전압은 1/2 Vcca+V_tQ1이 되고 노드 n2의 전압은 1/2 Vcca-V_tQ2이므로 노드 n4의 전압은 1/2 Vcca로 유지된다. 따라서 외부전원전압 ext.Vcc는 노드 n4의 바이어스조건에 영향을 주지 않는다.

전술한 바와 같이 외부전원전압 ext.Vcc를 드라이버회로 52의 소오스전원으로 사용하게 되면 트랜지스터 Q3의 V_ds가 커지게 되고, 이 트랜지스터 Q3의 V_ds에 비례하여 트랜지스터 Q3의 채널에 흐르는 전류 l_DS가 커지게 되므로 중간전압 발생회로 50의 구동력을 증가시킬 수 있으며, 그에 따라 메모리장치의 동작시 중간전압을 얻는 시간이 짧아지는 효과를 갖는다. 그에 따라 반도체 메모리장치의 동작 마진이 향상되고 정확한 중간전압을 얻을 수 있으므로, 특히 비트라인센스앰프의 동작 마진을 향상시키며, 메모리 셀의 리프레쉬 특성개선 및 오동작을 줄일 수 있다.

본 발명에 따른 실시예로서, 중간전압 발생회로 50의 바이어스회로 51과 드라이버회로 52에 인가되는 소오스전원으로서 각각 Vcca와 ext.Vcc를 사용하였다. 그러나 이는 바이어스회로 51과 드라이버회로 52가 서로 다른 소오스전원과 접속한다는 것을 보여주는 실시예이며, 이는 서로 다른 소오스전원을 사용한다는 조건하에서 달라질 수 있다.

또한 본 발명에 의한 중간전압 발생회로의 소오스전원 접속방법을 제1도와 같은 종래의 중간전압 발생회로 50에 적용하여 개시하였지만, 이는 개량된 다른 중간전압 발생회로에 적용하여 그 효과를 더 높일 수 있음은 이 기술분야의 통상이 지식을 가진자에게는 자명한 사실이다.

한편 본 발명에 의한 실시예에서는 드라이버회로 52의 소오스전원으로서 외부전원전압을 사용한 것을 보여주었지만, 이는 예컨대 전압펌핑회로의 출력과 같이 외부전원전압에 상응하는 전압을 가지는 다른 소오스전원을 사용하여 구성하여도 동일한 효과를 달성할 수 있다. 후술되는 특허청구의 범위에 기재되는 용어는 상세한 설명 전반을 통해 정의되어 있다.

상술한 바와 같이, 본 발명은 중간전압 발생회로 50의 소오스전원 접속방법에 있어서, 어레이회로 30에 인가되는 전원전압을 바이어스회로 51의 소오스전원으로 접속시키고 동시에 바이어스회로 51에 인가되는 전원전압보다 더 큰 전원전압을 드라이버회로 52에 인가함으로서, 정확한 중간전압을 발생하고 구동력이 큰 중간전압 발생회로를 실현한다. 또한 이러한 소오스전원 접속방법에 의해 셀어레이내의 비트라인 프리차아지를 고속으로 수행할 수 있고, 이로부터 이트라인센스앰프의 센싱동작을 고속으로 실현할 수 있는 효과가 발생한다.

Claims (4)

1. 셀어레이의 소오스전원으로 공급되는 제1전원과, 동일칩의 외부에서 공급되며 상기 제1전원의 전압보다 높은 제2전원을 수신하는 반도체 메모리장치의 중간전압 발생회로에 있어서, 저항소자들간에 직렬로 연결된 엔모스 트랜지스터 및 피모스 프랜지스터를 포함하여 구성되며, 상기 제1전원을 상기 저항을 통해 상기 엔모스 트랜지스터의 드레인과 게이트로 공급받고 상기 엔모스 트랜지스터의 소오스의 전압을 게이트 및 소오스가 상기 또 다른 저항의 일단에 연결된 상기 피모스 트랜지스터의 드레인으로 공급받게 하여, 각 트랜지스터의 문턱전압이 가감된 기준전압들을 제1,2노드를 통해 각기 출력하는 바이어스회로(51)와, 서로 직렬로 연결된 엔모스 트랜지스터와 피모스 트랜지스터로 구성되며, 상기 제1노드를 통해 인가되는 증가된 기준전압을 상기 제2전원을 드레인으로 수신하는 상기 엔모스 트랜지스터의 게이트에 인가받고 상기 제2노드를 통해 인가되는 감소된 기준전압을 소오스가 접지에 연결된 상기 피모스 트랜지스터의 게이트에 인가받게 하여, 상기 셀어레이의 각 비트라인을 고속으로 프리차아지시키기 위하여 소정의 중간전압을 상기 피모스 트랜지스터의 드레인으로부터 출력하는 드라이버회로(52)를 구비함을 특징으로 하는 중간전압 발생회로.
2. 외부에서 공급되는 전원전압을 내부전압변환회로를 통하여 메모리어레이에 공급될 제1내부전원과 주변회로에 공급될 제2내부전원으로 변환하여 사용하는 반도체 메모리장치에서, 바이어스회로(51) 및 드라이버회로(52)로 이루어지는 중간전압 발생회로에 의해 상기 제1내부전원과 제2내부전원의 중간전압을 발생하는 방법에 있어서, 상기 바이어스회로(51)를 통해 상기 제1내부전원을 분배하여 소정레벨을 갖는 제1 및 제2기준전압을 출력하는 바이어스 과정과, 상기 드라이버회로(52)에 상기 제2내부 전원을 중간전압의 소오스전원으로서 공급하고, 상기 제1기준전압에 의해 출력될 중간전압의 상승을 제어함과 아울러 상기 제2기준전압에 의해 전압하강을 제어하여 상기 제1내부전원과 제2내부전원의 중간전압레벨을 유지시키는 드라이버 과정을 가짐을 특징으로 하는 중간전압 발생방법.
3. 제2항에 있어서, 상기 제2내부전원은 적어도 제1내부전원보다 높은 전압레벨을 가짐을 특징으로 하는 중간전압 발생방법.
4. 제2항에 있어서, 상기 드라이버 과정은 제2내부전원으로부터 전압이 공급되는 통로를 제어함에 의해 이루어짐을 특징으로 하는 중간전압 발생방법.