CN1941182B - 包含复位控制电路的半导体存储装置 - Google Patents

包含复位控制电路的半导体存储装置 Download PDF

Info

Publication number
CN1941182B
CN1941182B CN2006101414993A CN200610141499A CN1941182B CN 1941182 B CN1941182 B CN 1941182B CN 2006101414993 A CN2006101414993 A CN 2006101414993A CN 200610141499 A CN200610141499 A CN 200610141499A CN 1941182 B CN1941182 B CN 1941182B
Authority
CN
China
Prior art keywords
signal
reset
output
semiconductor storage
resets
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006101414993A
Other languages
English (en)
Other versions
CN1941182A (zh
Inventor
都昌镐
金容琪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN1941182A publication Critical patent/CN1941182A/zh
Application granted granted Critical
Publication of CN1941182B publication Critical patent/CN1941182B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

一种用于系统中的半导体存储装置包含：复位信号发生器，用于响应于该系统的复位操作的开始定时及终止定时，分别产生复位进入信号及复位退出信号；及复位控制器，用于响应于该复位进入信号而执行预充电操作，且响应于该复位退出信号而执行刷新操作。

Description

包含复位控制电路的半导体存储装置
技术领域
本发明涉及一种半导体存储装置，并且更具体地，涉及一种提供可靠操作的半导体存储装置。
背景技术
当包含动态随机存取存储器(DRAM)的系统的操作具有误差时，对该系统进行复位。在复位操作期间，该系统切断电力且将电力重新施加至DRAM。在施加电力之后，DRAM需要预定延迟来恢复其正常功能。诸如DDR3 DRAM的一些DRAM包含复位插脚，用于接收用于对该系统进行复位的复位信号。在此状况下，尽管系统处于复位状态，但是电力被不断地供应至DRAM，并因此可能减少预定延迟。
图1为用于半导体存储装置中的传统命令发生器的方块图。
命令发生器包含输入缓冲器10、命令解码器20、列地址选通(RAS)信号发生器30及自预充电单元40。输入缓冲器10接收与时钟CLK同步的外部控制信号/RAS及/CAS。命令解码器20对输入缓冲器10的输出进行解码且产生活动信号RACTP、刷新信号REFP及预充电信号PCGP。自预充电单元40基于刷新信号REFP输出自预充电使能信号SPCG。接收命令解码器20的输出RACTP、REFP及PCGP以及自预充电使能信号SPCG的RAS信号发生器30产生活动状态信号OUT。当DRAM处于活动状态时，激活该活动状态信号OUT。也就是说，在激活活动信号RACTP或刷新信号REFP时，活动状态信号OUT是活动的。当激活预充电信号PCGP时，撤销活动状态信号OUT。另外，响应于自预充电使能信号SPCG而撤销活动状态信号OUT，该自预充电使能信号SPCG在添加预定延迟以激活刷新信号REFP之后被激活。
图1中所示的命令发生器在不考虑复位信号的情况下产生活动状态信号OUT。同时，系统在不考虑DRAM的操作状态的情况下进入复位状态或从复位状态退出。如果在DRAM处于活动状态时系统进入复位状态，则DRAM无法接收任何有效命令且被保留在活动状态中。在此状况下，即使在系统从复位状态退出之后，DRAM也无法执行其功能。因此，需要在系统处于复位状态时复位DRAM。
发明内容
本发明的实施例针对一种包含复位控制电路的半导体存储装置，该复位控制电路用于响应于使用该半导体存储装置的系统的复位操作而控制该半导体存储装置的操作。
根据本发明的一个方面，一种半导体存储装置包含：复位信号发生器，用于接收使用该半导体存储装置的系统的复位信号，并且响应使用该半导体存储装置的系统的复位信号而分别产生复位进入信号及复位退出信号，其中该复位进入信号及复位退出信号分别包括使用该半导体存储装置的系统的复位操作的开始定时及终止定时的信息；和复位控制器，用于响应于该复位进入信号生成预充电信号以便执行预充电操作，且响应于该复位退出信号生成刷新信号以便执行刷新操作。
根据本发明的另一方面，一种半导体存储装置包含：命令解码器，用于对输入命令进行解码；控制信号发生器，用于基于该命令解码器的输出而生成用于数据存取的控制信号；和复位块，用于防止该数据存取，且响应于从使用该半导体存储装置的系统接收的复位信号而执行预充电操作及刷新操作，其中复位进入信号及复位退出信号分别包括使用该半导体存储装置的系统的复位操作的开始定时及终止定时的信息。
附图说明
根据结合附图对优选实施例的以下描述，本发明的以上和其它目的和特征将变得明显，其中：
图1为用于半导体存储装置中的传统命令发生器的方块图；
图2为根据本发明的实施例的命令发生器的方块图；
图3为图2中所示的复位状态信号发生器的示意电路图；及
图4A及图4B为图2中所示的复位控制器的示意电路图。
具体实施方式
在下文中，将参考附图来详细描述根据本发明的半导体存储装置。
图2为描述根据本发明的实施例的命令发生器的方块图。
该命令发生器包含输入缓冲器100、命令解码器200、列地址选通(RAS)信号发生器300、自预充电单元400、复位输入缓冲器500、复位状态信号发生器600及复位控制器700。输入缓冲器100接收与时钟CLK同步的外部控制信号/RAS及/CAS。命令解码器200对输入缓冲器100的输出进行解码，且产生活动信号RACTP、初始刷新信号REFPS及初始预充电信号PCGPS。复位输入缓冲器500接收复位信号/RESET且输出初始复位控制信号RSTB。复位状态信号发生器600基于初始复位控制信号RSTB而生成复位进入信号RST_ENTRYP及复位退出信号RST_EXITP。复位进入信号RST_ENTRYP及复位退出信号RST_EXITP分别具有关于使用半导体存储装置的系统的复位开始定时及复位终止定时的信息。接收初始刷新信号REFPS及初始预充电信号PCGPS的复位控制器700响应于复位进入信号RST_ENTRYP及复位退出信号RST_EXITP，而输出刷新信号REFP及预充电信号PCGP。自预充电单元400基于刷新信号REFP而输出自预充电使能信号SPCG。接收活动信号RACTP、刷新信号REFP、预充电PCGP及自预充电使能信号SPCG的RAS信号发生器300产生活动状态信号OUT。
图3为描述图2中所示的复位状态信号发生器的示意电路图。
复位状态信号发生器600包含复位进入信号发生器620及复位退出信号发生器640。复位进入信号发生器620包含三个反相器INV1至INV3、第一NAND门NAND1及第一延迟器DELAY1。第一反相器INV1将初始复位控制信号RSTB反相。第一延迟器DELAY1延迟从第一反相器INV1输出的反相初始复位控制信号。第二反相器INV2将第一延迟器DELAY1的输出反相。第一NAND门NAND1逻辑上组合反相初始复位控制信号RSTB与第二反相器INV2的输出。第三反相器INV3将作为复位进入信号RST_ENTRYP的第一NAND门NAND1的输出反相。复位退出信号发生器640包含两个反相器INV4及INV5、第二延迟器DELAY2及第二NAND门NAND2。第二延迟器DELAY2延迟初始复位控制信号RSTB。第四反相器INV4反相第二延迟器DELAY2的输出。第二NAND门NAND2逻辑上组合初始复位控制信号RSTB与第四反相器INV4的输出。第五反相器将第二NAND门NAND2的输出反相且将其输出作为复位退出信号RST_EXITP。
图4A及图4B为展示图2中所示的复位控制器的示意电路图。
复位控制器700包含图4A中所示的预充电信号发生器700A及图4B中所示的刷新信号发生器700B。预充电信号发生器700A包含第一NOR门NOR1及第六反相器INV6。第一NOR门NOR1逻辑上组合复位进入信号RST_ENTRYP与初始预充电信号PCGS。第六反相器INV6将第一NOR门NOR1的输出反相且输出预充电信号PCGP。在不考虑初始预充电信号PCGS的状态的情况下，响应于复位进入信号RST_ENTRYP的激活，而激活预充电信号PCGP。刷新信号发生器700B包含第二NOR门NOR2及第七反相器INV7。第二NOR门NOR2逻辑上组合复位退出信号RST_EXITP与初始刷新信号REFS。第七反相器INV7将第二NOR门NOR2的输出反相，且输出刷新信号REFP。在不考虑初始刷新信号REFS的状态的情况下，响应于复位退出信号RST_EXITP的激活，而激活刷新信号REFP。
如上所述，本发明通过使用复位状态信号发生器600检测复位操作的开始定时及终止定时，且通过使用复位控制器700来响应于复位操作而控制刷新操作及预充电操作。因此，与不包含用于响应于复位操作而控制其操作的电路的现有技术相比，本发明提供较好的性能。
在上述实施例中，在复位状态信号发生器600及复位控制器700中使用的逻辑电路被配置用于以逻辑高电平激活的输入信号及输出信号。或者，可根据输入信号及输出信号的活动逻辑电平来改变本发明的内部电路。此外，可用响应于复位操作的开始定时而执行预充电操作且响应于复位操作的终止定时而执行刷新操作的任一种电路来实施本发明。此外，本发明的复位控制器可被实施为仅控制刷新操作，因为在执行刷新操作时自动地执行预充电操作。
本发明包含复位控制电路，该复位控制电路用于响应于使用半导体存储装置的系统的复位操作而控制该半导体存储装置的操作。因此，本发明可改进半导体存储装置自身及包含其的系统的操作的可靠性及稳定性。
本发明包括关于2005年9月29日及2006年5月30日向韩国专利局提交的韩国专利申请第2005-90914号及第2006-49002号的主题，其全部内容通过引用并入其中。
尽管已相对于特定实施例而描述了本发明，但是本领域普通技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可进行各种改变和修改。

Claims (18)

1.一种半导体存储装置，包括：
复位信号发生器，用于接收使用该半导体存储装置的系统的复位信号，并且响应于使用该半导体存储装置的系统的复位信号，而分别产生复位进入信号及复位退出信号，其中该复位进入信号及复位退出信号分别包括使用该半导体存储装置的系统的复位操作的开始定时及终止定时的信息；及
复位控制器，用于响应于该复位进入信号生成预充电信号以便执行预充电操作，且响应于该复位退出信号生成刷新信号以便执行刷新操作。
2.根据权利要求1的半导体存储装置，其中该复位信号发生器包含：
输入缓冲器，用于接收复位使能信号，该复位使能信号在预定周期期间防止数据存取；及
复位状态信号发生器，用于响应于该输入缓冲器的输出，而产生该复位进入信号及该复位退出信号。
3.根据权利要求2的半导体存储装置，其中该复位状态信号发生器包含：
复位进入信号发生器，用于产生该复位进入信号；及
复位退出信号发生器，用于产生该复位退出信号。
4.根据权利要求3的半导体存储装置，其中该复位进入信号发生器包含：
第一反相器，用于将该输入缓冲器的该输出反相；
延迟器，用于延迟该第一反相器的输出；
第二反相器，用于将该延迟器的输出反相；
NAND门，用于逻辑上组合该第一反相器的该输出与该第二反相器的输出；及
第三反相器，用于将该NAND门的输出反相，以由此输出该复位进入信号。
5.根据权利要求3的半导体存储装置，其中该复位退出信号发生器包含：
延迟器，用于延迟该输入缓冲器的该输出；
第一反相器，用于将该延迟器的输出反相；
NAND门，用于逻辑上组合该延迟器的该输出与该第一反相器的输出；及
第二反相器，用于将该NAND门的输出反相，以由此输出该复位退出信号。
6.根据权利要求1的半导体存储装置，其中该复位控制器包含：
预充电信号发生器，用于产生用于该预充电操作的预充电信号；及
刷新信号发生器，用于产生用于该刷新操作的刷新信号。
7.根据权利要求6的半导体存储装置，其中该预充电信号发生器包含：
第一NOR门，用于逻辑上组合该复位进入信号与初始预充电信号；及
第一反相器，用于将该第一NOR门的输出反相，以由此输出该预充电信号，
其中该初始预充电信号是通过对外部控制信号进行解码而生成的。
8.根据权利要求7的半导体存储装置，其中该刷新信号发生器包含：
第二NOR门，用于逻辑上组合该复位退出信号与初始刷新信号；及
第二反相器，用于将该第二NOR门的输出反相，以由此输出该刷新信号，
其中该初始刷新信号是通过对所述外部控制信号进行解码而生成的。
9.一种半导体存储装置，其包括：
命令解码器，用于对输入命令进行解码；
控制信号发生器，用于基于该命令解码器的输出，而产生用于数据存取的控制信号；及
复位块，用于防止该数据存取，且响应于从使用该半导体存储装置的系统接收的复位信号而执行预充电操作及刷新操作，其中复位进入信号及复位退出信号分别包括使用该半导体存储装置的系统的复位操作的开始定时及终止定时的信息。
10.根据权利要求9的半导体存储装置，其中该复位块包含：
输入缓冲器，用于接收复位使能信号，该复位使能信号在预定周期期间防止数据存取；及
复位状态信号发生器，用于响应于该输入缓冲器的输出，而产生该复位进入信号及该复位退出信号。
11.根据权利要求10的半导体存储装置，其中该复位状态信号发生器包含：
复位进入信号发生器，用于产生该复位进入信号；及
复位退出信号发生器，用于产生该复位退出信号。
12.根据权利要求11的半导体存储装置，其中该复位进入信号发生器包含：
第一反相器，用于将该输入缓冲器的该输出反相；
延迟器，用于延迟该第一反相器的输出；
第二反相器，用于将该延迟器的输出反相；
NAND门，用于逻辑上组合该第一反相器的该输出与该第二反相器的输出；及
第三反相器，用于将该NAND门的输出反相，以由此输出该复位进入信号。
13.根据权利要求11的半导体存储装置，其中该复位退出信号发生器包含：
延迟器，用于延迟该输入缓冲器的该输出；
第一反相器，用于将该延迟器的输出反相；
NAND门，用于逻辑上组合该延迟器的该输出与该第一反相器的输出；及
第二反相器，用于将该NAND门的输出反相，以由此输出该复位退出信号。
14.根据权利要求10的半导体存储装置，其中该控制信号发生器包含：
复位控制器，用于响应于该复位进入信号而生成预充电信号，且响应于该复位退出信号而生成刷新信号；
自预充电单元，用于基于该刷新信号而产生自预充电使能信号；及
列地址选通RAS信号发生器，用于响应于该预充电信号、该刷新信号及该自预充电使能信号，而产生RAS信号。
15.根据权利要求14的半导体存储装置，其中该复位控制器包含：
预充电信号发生器，用于产生用于该预充电操作的该预充电信号；及
刷新信号发生器，用于产生用于该刷新操作的该刷新信号。
16.根据权利要求15的半导体存储装置，其中该预充电信号发生器包含：
第一NOR门，用于逻辑上组合该复位进入信号与初始预充电信号；及
第一反相器，用于将该第一NOR门的输出反相，以由此输出该预充电信号，
其中该初始预充电信号是通过对外部控制信号进行解码而生成的。
17.根据权利要求16的半导体存储装置，其中该刷新信号发生器包含：
第二NOR门，用于逻辑上组合该复位退出信号与初始刷新信号；及
第二反相器，用于将该第二NOR门的输出反相，以由此输出该刷新信号，
其中该初始刷新信号是通过对所述外部控制信号进行解码而生成的。
18.根据权利要求9的半导体存储装置，其中该命令解码器执行关于列数据存取的地址及命令的解码。
CN2006101414993A 2005-09-29 2006-09-29 包含复位控制电路的半导体存储装置 Expired - Fee Related CN1941182B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR90914/05 2005-09-29
KR20050090914 2005-09-29
KR49002/06 2006-05-30
KR1020060049002A KR100832020B1 (ko) 2005-09-29 2006-05-30 반도체 메모리 장치의 리셋제어회로

Publications (2)

Publication Number Publication Date
CN1941182A CN1941182A (zh) 2007-04-04
CN1941182B true CN1941182B (zh) 2010-08-04

Family

ID=37959244

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101414993A Expired - Fee Related CN1941182B (zh) 2005-09-29 2006-09-29 包含复位控制电路的半导体存储装置

Country Status (3)

Country Link
KR (1) KR100832020B1 (zh)
CN (1) CN1941182B (zh)
TW (1) TWI313466B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100802074B1 (ko) * 2006-09-08 2008-02-12 주식회사 하이닉스반도체 리프레쉬명령 생성회로를 포함하는 메모리장치 및리프레쉬명령 생성방법.
CN101494083B (zh) * 2008-01-21 2011-08-31 南亚科技股份有限公司 随机存取存储器及其执行资料重置方法
KR101020284B1 (ko) * 2008-12-05 2011-03-07 주식회사 하이닉스반도체 초기화회로 및 이를 이용한 뱅크액티브회로
KR101047003B1 (ko) 2009-06-26 2011-07-06 주식회사 하이닉스반도체 프리차지신호 생성회로 및 반도체 메모리 장치
KR101047005B1 (ko) * 2009-12-24 2011-07-06 주식회사 하이닉스반도체 내부커맨드 생성장치
KR20160005994A (ko) 2014-07-08 2016-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20170068719A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4334295A (en) * 1979-05-08 1982-06-08 Nippon Electric Co., Ltd. Memory device
CN1265510A (zh) * 1999-02-11 2000-09-06 因芬尼昂技术北美公司 动态逻辑电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3421760B2 (ja) * 1994-10-11 2003-06-30 三菱電機株式会社 Ｓｄｒａｍのパワーオンリセット信号発生回路
JP3708801B2 (ja) 2000-06-16 2005-10-19 松下電器産業株式会社 半導体記憶装置
JP4112824B2 (ja) 2001-07-12 2008-07-02 株式会社東芝 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4334295A (en) * 1979-05-08 1982-06-08 Nippon Electric Co., Ltd. Memory device
CN1265510A (zh) * 1999-02-11 2000-09-06 因芬尼昂技术北美公司 动态逻辑电路

Also Published As

Publication number Publication date
CN1941182A (zh) 2007-04-04
KR100832020B1 (ko) 2008-05-26
KR20070036631A (ko) 2007-04-03
TW200723302A (en) 2007-06-16
TWI313466B (en) 2009-08-11

Similar Documents

Publication Publication Date Title
CN1941182B (zh) 包含复位控制电路的半导体存储装置
JP3240348B2 (ja) シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化
KR100233973B1 (ko) 동기형 반도체 기억 장치
JP3272914B2 (ja) 同期型半導体装置
US7064988B2 (en) Synchronous semiconductor memory device of fast random cycle system and test method thereof
US10573371B2 (en) Systems and methods for controlling data strobe signals during read operations
US20030151965A1 (en) Refresh initiated precharge technique for dynamic random access memory arrays using look-ahead refresh
JP2009501399A (ja) コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法
CN113519025A (zh) 存储器中的增强数据时钟操作
US20020024882A1 (en) Synchronous semiconductor memory device and method for controlling input circuit of synchronous semiconductor memory device
JP2003297081A (ja) 半導体記憶装置
JP4354284B2 (ja) メモリ制御装置およびメモリ制御システム
CN1716444B (zh) 能稳定设置模式寄存器设置的半导体存储器件及方法
US7986581B2 (en) Semiconductor memory device including reset control circuit
US20030223279A1 (en) Clock driver in semiconductor memory device
JPH10162576A (ja) 半導体メモリ装置のカラム選択ラインイネーブル回路
JP4000242B2 (ja) 半導体記憶装置
JP4934118B2 (ja) 半導体記憶装置
KR100587873B1 (ko) 반도체 기억 장치
US7139210B2 (en) Synchronous semiconductor memory device for reducing power consumption
CN112992222B (zh) 应用于伪静态随机存取存储器的控制电路及其控制方法
JP2003022673A (ja) 半導体メモリ
US20080228950A1 (en) Memory power down mode exit method and system
WO2002099811A1 (fr) Dispositif de memorisation a semi-conducteur
JPH11250658A (ja) 半導体装置及びデータ処理システム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100804

Termination date: 20130929