JP2005506647A - ダイナミックランダムアクセスメモリ用の低電力自動リフレッシュ回路および方法 - Google Patents

ダイナミックランダムアクセスメモリ用の低電力自動リフレッシュ回路および方法 Download PDF

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Abstract

省電力回路（１００）は、ＤＲＡＭの自動リフレッシュの間にコマンドおよびアドレス信号（１０６）に対する入力バッファ（１０２）をディセーブルする。入力バッファ（１０２）は、発生されるスプリアスコマンドを引き起こさない態様で自動リフレッシュの終了時に再度イネーブルされる。省電力回路は、「非動作」コマンドに対する内部コマンド信号（１１６）をバイアスすることによってスプリアスコマンドを回避する。ＤＲＡＭはまた、ＤＲＡＭによる電力消費をさらに低減するために、ＤＲＡＭが自動リフレッシュの終了時に低電力プレチャージモードに自動的に遷移するモードに置かれ得る。
【選択図】図２

Description

【技術分野】
【０００１】
（技術分野）
本発明は、ダイナミックランダムアクセスメモリに関し、より詳細には、自動リフレッシュモードで動作するときにこのようなメモリによって消費された電力を低下させる回路および方法に関する。
【背景技術】
【０００２】
（発明の背景）
集積回路によって消費される電力は、特定の用途にそれらを用いる際には、重要な要因であり得る。例えば、ポータブルパーソナルコンピュータで用いられるメモリによって消費された電力は、それらのコンピュータがこのようなコンピュータに電力を与えるバッテリーを再充電する必要なく用いられ得る時間に非常に大きな影響を与える。また、電力消費は、メモリデバイスがバッテリーによって電力を供給されない場合であっても重要であり得る。なぜなら、メモリデバイスによって生成された熱を制限する必要があるからである。
【０００３】
概して、メモリデバイスの電力消費は、メモリデバイスの容量および動作速度の両方の増加と共に増える。メモリデバイスによって消費された電力は、また、それらの動作モードによって影響を与えられる。ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）は、例えば、概して、ＤＲＡＭのメモリセルがリフレッシュされているときに比較的大きな電力量を消費する。なぜなら、メモリセルアレイのメモリセルの行が素早いシーケンスで動作されるからである。メモリセルの行が動作される時間毎に、各メモリセルに対する一対のデジタルラインは、相補電圧に切り替えられ、その後、均衡する。これにより、非常に大きな電力量を消費する。アレイの行数がメモリ容量の増加と共に増えるため、それにつれて、各列で動作する際に消費する電力も増加する。電力消費はまた、メモリセルの行が作動する速度が増加する場合も増加する。従って、ＤＲＡＭの動作速度および容量が増加し続けるにつれて、このようなＤＲＡＭのメモリセルのリフレッシュ間の消費電力も同様に増加する。
【０００４】
ＤＲＡＭのリフレッシュ中に、電力は、また、メモリセルアレイのコンポーネント以外のコンポーネントによっても消費される。例えば、ＤＲＡＭデバイスは、概して、非常に多くの入力バッファを含み、非常に多くの制御およびアドレスラインを内部回路に接続している。ＤＲＡＭがリフレッシュされている間、これらの入力バッファは、それらの各入力に印加された制御およびアドレス信号に応答してスイッチし続ける。しかし、いくつかのリフレッシュモードの間には、制御およびアドレス信号は、ＤＲＡＭによって用いられない。自動リフレッシュモードでは、例えば、自動リフレッシュコマンドがＤＲＡＭに印加される。その後、ＤＲＡＭは、所定の期間にリフレッシュ動作を内部で実行する。この期間に、ＤＲＡＭは、その入力バッファに印加された制御およびアドレス信号に応答しない。しかし、入力バッファは、この間にスイッチし続ける。自動リフレッシュサイクル間の多くの数の入力バッファのスイッチングは、電力の無駄である。なぜなら、上記されたように、入力バッファを通って接続された信号は、自動リフレッシュサイクル間では用いられないからである。
【０００５】
過去に、クロック（「ＣＬＫ」）およびクロックイネーブル（「ＣＫＥ」）信号用の入力バッファ以外の全ての入力バッファへの電力を除くことにより、自動リフレッシュ間のＤＲＡＭの電力消費を最小化しようという試みがなされてきた。しかし、クロックアクティブ用の入力バッファを残すことにより、その入力バッファは、自動リフレッシュ期間に非常に多くの量の電力を消費することとなった。なぜなら、入力バッファは、各クロック信号遷移とともにトグル（ｔｏｇｇｌｅ）するからである。電力は、自動リフレッシュ期間中に、クロック信号用の入力バッファへの電力を取り除くことによって大幅に減少され得る。しかし、そのようにすると、スプリタスコマンドが自動リフレッシュ期間の終りにレジスタされることとなる。当該分野に公知なように、メモリコマンドは、クロック信号の片方または両方のエッジに応答して、コマンド信号を各ラッチにラッチすることによって、通常レジスタされる。コマンド信号用の入力バッファが自動リフレッシュ期間後に再び電力を与えられている時間にクロックエッジが生じる場合、入力バッファの遷移状態に対応するスプリタスコマンドがレジスタされ得る。入力バッファの再電力供給が完了するまで、クロック信号遷移をメモリデバイスに接続することを避けるために、注意が払われるが、スプリタスクロック信号遷移が生成され得る。スプリタスクロック信号遷移は、クロック信号用の入力バッファが再び電力供給されるときに、クロック信号がハイロジックレベルを有する場合に生成され得る。スプリタスクロック信号は、コマンド信号用の入力バッファの出力におけるロジックレベルに対応するどんなスプリタスコマンドもレジスタする。
【０００６】
過去において、自己リフレッシュ区間中に入力バッファから電力を取り除くことによって、自己リフレッシュサイクル間に電力を減少させる試みがなされてきた。自己リフレッシュコマンドに対しては、ＣＫＥ信号のローからハイへの遷移を最初に検出する（自己リフレッシュの終了を示す）ことによってスプリタスコマンドを避けている。しかし、コマンドおよびアドレス信号用の入力バッファは、この時には再び電力を供給されない。その代わりに、ＣＬＫに接続された小さな入力バッファの出力が試験されて、ＣＬＫ信号のハイ−ロー遷移を検出する。ＣＬＫ信号のハイ−ロー遷移が検出されると、コマンドおよびアドレス信号用の入力バッファは、再び電力を供給される。これにより、それらは、ＣＬＫ信号の次のロー−ハイ遷移が生じる時間まで遷移状態ではない。ＣＬＫ信号は、コマンドおよびアドレスをレジスタするために用いられる。
【０００７】
上記のアプローチが、スプリタスコマンドおよびアドレスをレジスタする危険なく、自己リフレッシュの間の電力消費を減少させるが、このアプローチは、自動リフレッシュサイクル中での使用には適していない。自己リフレッシュコマンドとは異なり（自己リフレッシュコマンドに対しては、制御規格は、２つのＣＬＫ期間の遅延が自己リフレッシュサイクルを抜け出ることを可能にしている）、自動リフレッシュコマンド用の制御規格は、ＣＬＫ信号のまさに次の立ち上がりエッジに生じるコマンドをレジスタ可能であるＤＲＡＭを必要としている。しかし、コマンドおよびアドレス用の入力バッファは、その時に依然として遷移状態であり得ることにより、レジスタされるべきスプリタスコマンドまたはアドレスを生じさせる。
【０００８】
自動リフレッシュ中の電力消費を最小化する１つのアプローチは、自動リフレッシュサイクルの開始後の所定の期間に、クロックおよびクロックイネーブル信号用の入力バッファではなく、コマンドおよびアドレス入力バッファのうちのいくつかから電力を取り除くことである。例えば、自動リフレッシュサイクルが６０ナノ秒間続くことが予測される場合、入力バッファは、最初の４０ナノ秒間エネルギーを断たれ得る。このアプローチは、自動リフレッシュサイクル間に消費される電力を減少するが、入力バッファがエネルギーを与えられている期間は、依然として、多くの電力量を消費可能にしている。概して、実質的に自動リフレッシュサイクル全体では、入力バッファのエネルギーを断つことは可能ではない。なぜなら、入力バッファは、自動リフレッシュサイクルの終りよりも十分前にエネルギーを供給される必要があるからである。リフレッシュサイクルの終りでは、常に、非常に精度良く予測され得ない。従って、各自動リフレッシュサイクルの開始点における所定の期間、入力バッファからエネルギーを断つことによって、ＤＲＡＭは、大きな電力量を消費することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、スプリタスコマンドまたはアドレスをレジスタする危険がなく、自動リフレッシュサイクル中にＤＲＡＭによって消費された電力のより減少させることを可能にする回路および方法が必要である。
【課題を解決するための手段】
【００１０】
（発明の要旨）
方法および回路は、自動リフレッシュ中にダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）によって消費された電力を減少させる。このＤＲＡＭは、第１のセットの入力バッファを含む。この第１のセットの入力バッファを通して、コマンド信号が接続される。この入力バッファは、自動リフレッシュ中はディセーブルされる。従って、それらの入力バッファは、それらの入力に印加された信号に応答して電力を消費しない。複数のコマンド信号は、バイアスされて、所定のメモリコマンド（例えば、「演算なし」コマンド）をアサートする。内部自動リフレッシュタイマがタイムアウトすると、このバイアスは、コマンド信号から取り除かれ、入力バッファがイネーブルされる。このイベントでは、ＤＲＡＭがクロック信号を受信して、入力バッファ（この入力バッファを通して、クロック信号が接続され得る）も、自動リフレッシュ中にディセーブルされ得る。このような場合、クロック信号用の入力バッファは、コマンド信号用の入力バッファをイネーブルする前に再びイネーブルされ得る。従って、タイミング（このタイミングにより、コマンド信号入力バッファは、再びイネーブルされる）がクロック信号に関して制御され得る。ＤＲＡＭは、また、所定のコマンド信号の状態をチェックし得、自動リフレッシュの終りで、低電力プレ充電モードへとＤＲＡＭを遷移させる。
【発明を実施するための最良の形態】
【００１１】
（発明の詳細な説明）
図１は、本明細書中で説明された１つ以上の実施形態を含む、本発明を利用し得る従来のシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）２のブロック図である。しかし、本発明の種々の実施形態が他のタイプのＤＲＡＭにおいて使用され得ることが理解される。ＳＤＲＡＭ２の動作は、コマンドデコーダ４によって、制御バス６上で受信されるハイレベルコマンド信号に応答して制御される。メモリコントローラ（図１には示されない）によって一般的に生成されるこれらのハイレベルコマンド信号は、クロックイネーブル信号ＣＫＥ＊、クロック信号ＣＬＫ、チップ選択信号ＣＳ＊、書き込みイネーブル信号ＷＥ＊、ロウアドレスストローブ信号ＲＡＳ＊、カラムアドレスストローブ信号ＣＡＳ＊、およびデータマスク信号ＤＭ（「＊」はその信号をアクティブローとして表す）である。コマンドデコーダ４は、ハイレベルコマンド信号に応答してコマンド信号のシーケンスを生成して、ハイレベルコマンド信号の各々によって表される機能を実行する。これらのコマンド信号、およびこれらの信号が各々の機能を達成する態様が慣習的である。従って、簡略化の観点から、これらの制御信号のさらなる説明を省略する。
【００１２】
ＳＤＲＡＭ２は、アドレスバス１４上のロウアドレスまたはカラムアドレスのいずれかを受信するアドレスレジスタ１２を含む。アドレスバス１４は、一般的にメモリコントローラ（図１には図示されない）に結合される。典型的にはロウアドレスは、アドレスレジスタ１２によって最初に受信され、ロウアドレスマルチプレクサ１８に印加される。ロウアドレスマルチプレクサ１８は、ロウアドレス部分を形成するバンクアドレスビットの状態に依存して、２つのメモリバンク２０、２２のいずれかに関連付けられる複数のコンポーネントにロウアドレスを結合させる。メモリバンク２０、２２の各々に関連付けられるのは、ロウアドレスを格納する各ロウアドレスラッチ２６、およびロウアドレスをデコードして、対応する信号をアレイ２０または２２の内の１つに印加するロウデコーダ２８である。
【００１３】
ロウアドレスマルチプレクサ１８はまた、アレイ２０、２２中のメモリセルをリフレッシュする目的のためにロウアドレスラッチ２６にロウアドレスを結合させる。ロウアドレスは、リフレッシュコントローラ３２によって制御されるリフレッシュカウンタ３０によって、リフレッシュする目的のために生成される。リフレッシュコントローラ３２は、次いで、コマンドデコーダ４によって制御される。より詳細には、コマンドデコーダ４は、自動リフレッシュコマンドＡＲＥＦまたは自己リフレッシュコマンドＳＲＥＦのいずれかをリフレッシュコントローラ３２に印加する。上述のように、これらのコマンドは、リフレッシュコントローラに、２つの対応するモード（すなわち、自動リフレッシュモードまたは自己リフレッシュモード）における１つにおいてアレイ２０、２２中のメモリセルのロウをリフレッシュさせる。自動リフレッシュモードでは、リフレッシュコントローラ３２は、ＳＤＲＡＭ２に、リフレッシュコントローラ３０を用いて、アレイ中のメモリセルの各ロウをアドレスさせる。従って、上述のように、自動リフレッシュモードでは、外部デバイスがＳＤＲＡＭ２のアドレスバス１４にアドレスを印加することが必要ではない。しかし、自動リフレッシュコマンドは、定期的、かつしばしばアレイ２０、２２のメモリセル中に格納されたデータの損失を回避するのに十分にＳＤＲＡＭ２に印加されなければならない。自己リフレッシュモードは、データ損失を回避するのに十分な速度で外部デバイスからＳＤＲＡＭ２にコマンドを定期的に印加する必要がないことを除いて、自動リフレッシュモードと実質的に同じである。その代わりに、一旦、リフレッシュコントローラ３２が自己リフレッシュモードに置かれると、リフレッシュコントローラ３２は、アレイ２０、２２のメモリセルからデータの損失を回避するのに十分な周波数で自動リフレッシュを自動的に開始する。
【００１４】
リフレッシュコントローラ３２に印加されたコマンドは、コマンドデコーダ４に印加されたコマンド信号の各組み合わせに対応する。これらのコマンド信号は、ＣＳ＊、ＲＡＳ＊、ＣＡＳ＊、およびＷＥ＊、ならびにＣＫＥである。ＡＲＥＦまたはＳＲＥＦコマンドのいずれかをアサートするために、ＣＳ＊、ＲＡＳ＊、ＣＡＳ＊は、全てアクティブローでなければならず、ＷＥ＊は、インアクティブハイでなければならない。ＣＫＥ信号は、コマンドデコーダに、自動リフレッシュコマンドまたは自己リフレッシュコマンドを発生させるかどうかを決定する。ＣＫＥがハイである場合、コマンドデコーダ４は、ＡＲＥＦコマンドをリフレッシュコントローラ３２に印加する。ＣＫＥがローである場合、コマンドデコーダ４は、リフレッシュコントローラ３２にＳＲＥＦコマンドを印加する。ＡＲＥＦコマンドに応答して、ＳＤＲＡＭ２は、リフレックサイクルを経て、次いで、別のＡＲＥＦコマンドであり得る別のコマンドを待機する。ＳＲＥＦコマンドに応答して、ＳＤＲＡＭ２は、自己リフレックサイクルを経て、ＣＫＥ信号遷移がハイになるまで、そうすることを継続する。
【００１５】
ロウアドレスがアドレスレジスタ１２に印加され、ロウアドレスラッチ２６の内の１つに格納された後、カラムアドレスは、アドレスレジスタ１２に印加される。アドレスレジスタ１２は、カラムアドレスをカラムアドレスラッチ４０に結合させる。ＳＤＲＡＭ２の動作モードに応じて、カラムアドレスは、バーストカウンタ４２を介してカラムアドレスバッファ４４またはバーストカウンタ４２のいずれかに結合され、バーストカウンタ４２は、アドレスレジスタ１２によるカラムアドレス出力において開始するカラムアドレスバッファ４４にカラムアドレスのシーケンスを印加する。いずれの場合においても、カラムアドレスバッファ４４は、カラムアドレスをカラムデコーダ４８に印加し、種々のカラム信号を対応するセンスアンプに印可し、各アレイ２０、２２の内の１つに対して対応するセンスアンプおよびそれに関連するカラム回路５０、５２に種々のカラム信号を印可する。
【００１６】
アレイ２０、２２の内の１つから読み出されるべきデータは、アレイ２０、２２の内の１つに対してカラム回路５０、５２にそれぞれ結合される。次いで、データは、データ出力レジスタ５６に結合され、データをデータバス５８に印可する。アレイ２０、２２の内の１つに書き込まれるべきデータは、データ入力レジスタ６０を介してデータバス５８からカラム回路５０、５２に結合され、カラム回路５０、５２において、データは、アレイ２０、２２の内の１つにそれぞれ移動される。マスクレジスタ６４は、アレイ２０、２２から読み出されるべきデータを選択的にマスキングすること等によって、データマスクＤＭ信号に対応し、カラム回路５０、５２へおよびそこからデータの流れを選択的に変更する。
【００１７】
自動リフレッシュサイクルの間に、ＳＤＲＡＭ２またはいくつかの他のＤＲＡＭの電力消費を低減するための省電力回路１００の一実施形態が図２に示される。図２のほとんどの省電力回路１００は、図１のＳＤＲＡＭ２のコマンドデコーダ４に組み込まれるが、省電力回路１００の一部は、アドレスレジスタ１２に組み込まれる。しかし、図２に示される省電力回路１００は、図１のＳＤＲＡＭ２の他の部分またはメモリデバイスの他のタイプに置かれ得る。
【００１８】
省電力回路１００は、外部アドレスバス１４を内部アドレスバス１０６に結合させ、対応する外部アドレスビットＡ０−ＡＮから複数の内部アドレスビットＩＡ０―ＩＡＮを提供する第１のセットの入力バッファ１０２を含む。入力バッファ１０２は、アドレスレジスタ１２に配置されるが、上述のように、入力バッファ１０２もまた、他の場所に配置されてもよい。入力バッファ１０２は、アクティブハイＩＢＥＮＡＤＤ信号によってイネーブルされる。同様に、第２のセットの入力バッファ１１０は、外部制御バス６を内部制御バス１１６に結合させ、対応する外部コマンド信号から複数の内部コマンド信号ＩＣ０−ＩＣＮを供給する。これらのコマンド信号は、アクティブロウアドレスストローブ（「ＲＡＳ＊」）信号、アクティブローカラムアドレスストローブ（「ＣＡＳ＊」信号、アクティブロー書き込みイネーブル（「ＷＥ＊」）信号、ならびにアクティブローチップ選択（「ＣＳ＊」）信号を含む。アクティブハイクロックイネーブルＣＫＥ信号は、入力バッファ１２０を介して結合され、内部クロックイネーブル（「ＩＣＫＥ」）信号を生成し、外部クロック信号が入力バッファ１２４を介して結合され、内部クロック（「ＩＣＬＫ」）信号を生成する。第２のセットの入力バッファ１１０およびＩＣＬＫ信号用の入力バッファ１２４がアクティブハイＩＢＥＮＣＬＫ信号によってイネーブルされる。コマンド信号用の入力バッファ１１０は、バッファ１１０の「Ｚ」入力に印加されるローコマンド入力バッファイネーブルＩＢＥＮＣＭＤによって「３状態（ｔｒｉ−ｓｔａｔｅ）」（すなわち、ハイインピーダンス）状態に、ハイＩＢＥＮＣＭＤ信号によってアクティブローインピーダンス状態にスイッチングされ得る。
【００１９】
ＩＢＥＮＣＭＤ信号は、供給電圧と各内部コマンド信号線との間に結合されるいくつかのＰＭＯＳトランジスタ１３０〜１３４のゲートおよびインバータ１３６の入力に結合される。次いでインバータ１３６は、ＮＭＯＳトランジスタ１３８のゲートに結合され、そのゲートは、グランドとＩＣＳ＊信号線との間に結合される。入力バッファ１１０がハイＩＢＥＮＣＬＫ信号によってイネーブルされた後、ＩＢＥＮＣＭＤ信号が省電力回路１００の動作に影響を与えないように、ＩＢＥＮＣＭＤ信号が、入力バッファ１１０を低インピーダンス状態にスイッチングし、トランジスタ１３０〜１３６をターンオフするようにハイに遷移する。入力バッファ１００がローＩＢＥＮＣＭＤ信号によってハイインピーダンス状態にスイッチングされると、トランジスタ１３０−１３６がターンオンされ、それらが結合されるハイである各内部コマンド信号をバイアスする。
【００２０】
入力バッファ１１０からの内部コマンド信号ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊、ＩＣＳ＊、および他の内部コマンド信号は、コマンドデコーダユニット１４０に印加される。コマンドデコーダユニット１４０は、その入力に印可されるコマンド信号の種々の組み合わせから、自動リフレッシュコマンドＡＲＥＦを含む複数のメモリコマンドを発生させる。上述のように、ＡＲＥＦコマンドは、ＩＲＡＳ＊、ＩＣＡＳ＊、およびＩＣＳ＊、アクティブローおよびＩＷＥ＊アクティブハイならびにＣＫＥインアクティブハイのデコードに応答してアサートされる。
【００２１】
自動リフレッシュコマンドＡＲＥＦは、内部クロックＩＣＬＫ信号および内部クロックイネーブルＩＣＫＥ信号と共にリフレッシュデコーダ１５０に印加される。ＩＣＫＥ信号の状態に基づいて、リフレッシュデコーダ１５０は、ＡＲＥＦコマンドが自動リフレッシュ用であるか、またはＡＲＥＦコマンドが自己リフレッシュ用であるかどうかを決定する。ＩＣＫＥがハイである場合、ＡＲＥＦコマンドは、自動リフレッシュコマンドとして解釈される。この場合、リフレッシュデコーダ１５０は、ＡＲＥＦコマンドをＡＲＥＦ’コマンドとして出力端子に渡す。ＩＣＫＥがローである場合、ＡＲＥＦコマンドは、自己リフレッシュコマンドとして解釈される。この場合、リフレッシュデコーダ１５０は、ＳＲＥＦコマンドを発生させる。リフレッシュデコーダ１５０のコマンドは、ＩＣＫＥ信号遷移がハイになるまでＳＲＥＦコマンドの発生を継続する。
【００２２】
ＡＲＥＦコマンドもまたタイマー１５４に印加され、所定の期間の後、ＴＯＵＴパルスを発生させる。ＴＯＵＴパルスは、リフレッシュデコーダ１５０にＡＲＥＦ’コマンドを終了させ、それにより、自動リフレッシュサイクルを終了する。
【００２３】
入力バッファ１１０、１２０、１２４、ならびにトランジスタ１３０〜１３６、インバータ１３８、コマンドデコーダユニット１４０、リフレッシュデコーダ１５０およびタイマー１５４は、コマンドデコーダ４内に配置されるものとして、図２に示される。しかし、上述したように、これらのコンポーネントは、代替的にＳＤＲＡＭ２または他のメモリデバイス内の他の場所に配置され得る。
【００２４】
ここで、省電力回路１００の動作は、図３のタイミングダイアグラムを参照して説明される。自動リフレッシュＡＲＥＦコマンドを構成する制御信号の組み合わせ（「ＣＭＤ」）は、時間Ｔ０においてＳＤＲＡＭ２に印加され、時間Ｔ１において外部クロックＣＬＫ信号の立ち上がりエッジによって記録される。外部クロックイネーブルＣＫＥ信号は、時間Ｔ１においてハイなり、ＡＲＥＦコマンドは、自己リフレッシュコマンドではなく自動リフレッシュコマンドとして記録される。結果として、コマンドデコーダ１４０（図２）は、Ｔ１後の短い時間に、ＳＲＥＦ信号ではなくハイＡＲＥＦ’信号を生成し、自動リフレッシュサイクルを開始する。コマンドデコーダユニット１４０によって生成されるＡＲＥＦコマンドはまた、タイマー１５４をトリガーする。タイマー１５４は、自動リフレッシュサイクルの期間を制御する。ＡＲＥＦ信号の開始に応じて、リフレッシュデコーダ１５０はまた、ＩＢＥＮＤＤ、ＩＢＥＮＣＭＤ、およびＩＢＥＮＣＬＫ信号をローで駆動する。それにより、入力バッファ１０２、１１０、１２４をディゼーブルにする。その後、入力バッファ１０２、１１０、１２４は、入力バッファそれぞれの入力に印加される信号遷移に応じないので、信号遷移が急に生じる場合でさえも、電力を消費しない。結果として、ＳＤＲＡＭ２は、自動リフレッシュモードの間、比較的少ししか電力を消費しない。ローのＩＢＥＮＣＭＤ信号は、トランジスタ１３０〜１３６をＯＮにし、それにより、自動リフレッシュサイクルの間、ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊信号をハイに維持し、ＩＣＥ＊信号をローに維持する。この様態でこれらの信号を駆動することは、ノーオペレーション（「ＮＯＰ」）コマンドをアサートする。しかし、クロック入力バッファ１２４は、時間Ｔ１においてロー遷移をするＩＢＥＮＣＬＫによってディセーブルされるので、コマンドデコーダユニット１４０は、ノーオペレーション（「ＮＯＰ」）コマンドとしてこれらの信号を記録およびデコードしない。
【００２５】
タイマー１５４は、時間Ｔ２においてＴＯＵＴパルスを生成する。それにより、リフレッシュデコーダ１５０は、ＡＲＥＦ’信号をローに遷移させて、自動リフレッシュサイクルを終了させる。リフレッシュデコーダ１５０はまた、時間Ｔ２においてＩＢＥＮＣＬＫ信号をハイで駆動し、入力バッファ１２４を介してＣＬＫ信号を結合する。外部クロックＣＬＫ信号が時間Ｔ２でローになる場合、入力バッファ１２４をイネーブルにすることは、ＣＬＫ信号の次の立ち上がりエッジまでなにも効果がない。しかし、ＣＬＫ信号が時間Ｔ２においてハイである場合、時間Ｔ２においてバッファ１２４をイネーブルにすることは、入力バッファ１２４の出力におけるＩＣＬＫ信号を時間Ｔ２において遷移させる。これは、有効なメモリコマンドとして入力バッファ１１０の出力におけるコマンド信号を記録する。しかし、ＩＢＥＮＣＭＤは時間Ｔ２において依然としてローであるので、メモリコマンドは、ＮＯＰコマンドとして記録される。ＮＯＰコマンドにより、ＳＤＲＡＭ２は、任意のメモリ動作を実行させない。顕著に、スプリアス立ち上がりＩＣＬＫエッジにより、ＳＤＲＡＭ２は、スプリアスコマンドを記録しない。ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊、ＩＣＳ＊信号がＮＯＰコマンドにバイアスされない場合、スプリアスコマンドが生じ得る。リフレッシュデコーダ１５０は、ＩＢＥＮＣＬＫ信号をハイに遷移させた後のある期間に、ＩＢＥＮＣＭＤ信号をハイに遷移する。ハイＩＢＥＮＣＭＤ信号は、コマンド信号のための入力バッファ１１０の出力をローインピーダンス状態にスイッチし、トランジスタ１３０〜１３６をＯＦＦにする。そして、ＩＲＡＳ＊、ＩＣＡＳ＊、ＩＷＥ＊信号は、もはやハイにバイアスされず、ＩＣＳ＊信号は、もはやローにバイアスされない。図３を参照すると、リフレッシュデコーダ１５０はまた、時間Ｔ３においてＩＢＥＮＡＤＤ信号をハイに遷移する。しかし、リフレッシュデコーダ１５０は、時間Ｔ２または他のいくつかの時間においてＩＢＥＮＡＤＤ信号をハイに遷移し得る。
【００２６】
省電力回路１００は、従って、自動リフレッシュサイクルの間、ＳＤＲＡＭ２によって消費される電力を減少する。これは、スプリアスメモリコマンドが、自動リフレッシュ期間の終了時においてイネーブルにされるコマンド信号のための入力バッファ１００に応じて記録される可能性を避ける様態でそうなる。
【００２７】
省電力回路２００の別の実施形態を図４に示す。省電力回路２００は、図２に示される省電力回路１００と実質的に同一であり、実質的に同様の様態で動作する。従って、簡潔のために、省電力回路１００に用いられる回路コンポーネントと同一である、省電力回路２００に用いられる回路コンポーネントは、同様の参照符号が提供される。回路コンポーネントの動作の説明は繰り返されない。省電力回路２００は、永久にイネーブルにされる入力バッファ２２０を用いることによって省電力回路１００と異なり、外部クロックＣＬＫ信号から内部クロックＩＣＬＫ信号を生成する。省電力回路はまた、内部クロックバッファ２３０を含む。内部クロックバッファ２３０は、ＩＢＥＮＣＬＫ信号によってイネーブルにされる。
【００２８】
省電力回路２００の動作は、実質的に省電力回路１００と同じである。詳細には、ＡＲＥＦコマンドの記録に応じて、入力バッファ１０２、１１０、および内部クロックバッファ２３０をディセーブルにするために、ＩＶＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＬＫ信号はローに遷移する。結果として、入力バッファ１０２、１１０も内部クロックからの回路部（図示せず）の下流も、ＡＲＥＦコマンドに応じて開始される自動リフレッシュ中に電力を消費しない。しかし、クロック信号のための入力バッファ２２０およびＩＣＬＫ信号に応じるリフレッシュデコーダ１５０における回路部は、自動リフレッシュサイクル中に電力を消費する。タイマー１５４がＴＯＵＴパルスの生成に時間切れになる場合、リフレッシュデコーダ１５０は、ＩＣＬＫ信号の前の立ち上がりエッジの後、ＩＣＬＫ信号の周期の半分だけ単に待機し、ＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＬＫ信号をハイに遷移する。従って、省電力回路２００は、図２の省電力回路１００より多くの電力を消費する欠点を有するが、スプリアスコマンドを生成することなく、入力バッファ１０２、１１０をイネーブルにすることを可能にする利点を有する。
【００２９】
省電力回路３００の別の実施形態を図５に示す。省電力回路３００はまた、図２に示される省電力回路１００と極めて類似し、最初は、実質的に同様の様態で動作する。従って、簡潔のために、省電力回路１００に用いられる回路コンポーネントと同一である、省電力回路３００に用いられる回路コンポーネントは、同様の参照符号が提供される。回路コンポーネントの動作の説明は繰り返されない。省電力回路３００は、ＳＤＲＡＭ２が、あるモードで動作することを可能にさせることにより、省電力回路１００と異なる。このモードは、減少した電力の自動リフレッシュサイクルの結果においてＳＤＲＡＭ２を省電力プレチャージモードに自動的に遷移する。図２の省電力回路１００に用いられるコンポーネントに加えて、図５の省電力回路は、モードデコーダ３１０を含む。モードデコーダ３１０は、ＣＫＥ信号およびＤＭ入力端子に印加されるデータマスク（「ＤＭ」）をデコードする。上記の説明として、ＤＭ信号を用いて、ＳＤＲＡＭ２から読み出されるか、またはＳＤＲＡＭ２に書き込まれるデータをマスクする。従って、ＤＭ端子は、ＳＤＲＡＭ２のリフレッシュ中に必要とされない。なぜなら、データは、ＳＤＲＡＭ２から読み出されず、またＳＤＲＡＭ２に書き込まれないからである。ＤＭ入力端子は、図５に示される実施形態において用いられるが、リフレッシュ中に使用されないいくつか他の端子が、自動リフレッシュコマンドをアサートするために用いられ得ることは、理解される。
【００３０】
モードデコーダは、以下のようにこれらの信号をデコードする。
【００３１】
【表１】
Figure 2005506647
従って、ＡＲＥＦまたはＳＲＥＦコマンドがアサートされるときにＤＭ信号がハイになる場合、ＳＤＲＡＭ２は、従来の様態で動作する。しかし、ＡＲＥＦコマンドがアサートされるときにＤＭ信号がローになる場合、ＳＤＲＡＭ２は、ＣＫＥ信号の状態に関わらず、図２および３を参照して上述のロー電力ＡＲＥＦモードで動作する。ＡＲＥＦコマンドまたは自動リフレッシュ中の任意の時間において、ＴＯＵＴパルスがＡＲＥＦサイクルの終わりに生成されるときにＣＫＥ信号がハイになる場合、ＳＤＲＡＭ２は、別のメモリコマンドを待つためにノーマル動作モードに戻る。しかし、ＡＲＥＦコマンドがアサートされ、自動リフレッシュサイクルの全体を通して、ローのままであるときにＣＫＥ信号がローである場合、リフレッシュデコーダ１５０’は、ＴＯＵＴパルスがＡＲＥＦサイクルの終わりに生成されるときにアクティブハイロー電力プレチャージ（「ＬＰＰ」）を生成する。また、ロー電力プレチャージモードにおいて、ＳＤＲＡＭ２は、ロー電力のＡＲＥＦモードのままであるので、リフレッシュデコーダ１５０’はＡＲＥＦサイクルの終わりにおいてＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＬＫ信号をハイに遷移しない。ＳＤＲＡＭ２における回路部（図示せず）は、ハイＬＰＰ信号に応じ、メモリアレイ２０、２２（図１）に格納されるデータを保持するための電力を供給される必要がない、ＳＤＲＡＭ２における回路コンポーネントから電力を除去し得る。例えば、電力は、コマンドデコーダ４（図１）、カラムデコーダ４８、およびロウデコーダ２８の一部から除去し得る。
【００３２】
ＳＤＲＡＭ２は、ＣＫＥ信号がハイに遷移するまで、上記のロー電力ＡＲＥＦモードおよびロー電力プレチャージモードのままである。また、上述のように、ＣＫＥ信号がＡＲＥＦサイクル中の任意の時間においてハイに遷移する場合、アクティブハイＬＰＰ信号は、ＡＲＥＦサイクルの終わりに生成されない。ＣＫＥ信号がハイに遷移するとき、リフレッシュデコーダ１５０’は、上記のように、ＩＢＥＮＣＭＤ、ＩＢＥＮＡＤＤ、およびＩＢＥＮＣＭＤ信号をアクティブハイに遷移する。リフレッシュデコーダ１５０’はまた、ＬＰＰ信号をイナクティブローに遷移し、ＳＤＲＡＭ２における回路部に電力を再印加する。従って、ＬＰＰモードを有するロー電力ＡＲＥＦモードは、自動リフレッシュサイクル中、ＳＤＲＡＭ２によって消費される電力を最小化するだけでなく、さらに少ない電力が消費される自動リフレッシュサイクルの終わりにおいてＳＤＲＡＭ２を動作モードに自動的にスイッチする。
【００３３】
図５に示される省電力回路３００は、ＤＭ信号を用いて、ロー電力プレチャージモードを用いるロー電力自動リフレッシュモードとロー電力プレチャージモードを用いないロー電力自動リフレッシュモードとを区別するが、これらのモード間を区別する他の手段が用いられ得る。例えば、従来のモードのレジスタ（図示せず）は、ＳＤＲＡＭ２の初期化中に１以上のビットを用いてプログラムされ、選択された動作モードを示し得る。
【００３４】
図６は、ＳＤＲＡＭ２またはいくつかの他のメモリデバイスを用い得るコンピュータシステム４００の実施形態を示す。いくつかの他のメモリデバイスは、本明細書中に記載される省電力回路の実施形態または本発明による省電力回路のいくつかの他の実施形態を含む。コンピュータシステム４００は、例えば、特定の計算またはタスクを実行するための特定のソフトウェアの実行といった、多様なコンピューティング機能を実行するためのプロセッサ４０２を含む。プロセッサ４０２は、アドレスバス、コントロールバス、およびデータバスを通常含むプロセッサバス４０４を含む。さらに、コンピュータシステム４００は、例えば、プロセッサ４０２に結合されるキーボードまたはマウスといった１つ以上の入力デバイス４１４を含む。１つ以上の入力デバイス４１４により、オペレータは、コンピュータシステム４００とインターフェースをとることが可能になる。典型的に、コンピュータシステム４００はまた、例えば、プリンタまたはビデオ端子である出力デバイスといった、プロセッサ４０２に結合される１つ以上の出力デバイスを含む。１つ以上のデータ格納デバイス４１８はまた、一般に、プロセッサ４０２に結合され、外部格納メディア（図示せず）からのデータを格納するか、またはデータを取り出す。典型的な格納デバイス４１８の例示は、ハード、フロッピー（登録商標）ディスク、テープカセット、およびコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）を含む。プロセッサ４０２はまた、典型的に、一般にスタティックランダムアクセスメモリ（「ＳＲＡＭ」）であるキャッシュメモリ４２６に結合され、かつ、メモリコントローラ４３０を介してＳＤＲＡＭ２に結合される。メモリコントローラ４３０は、アドレスバス１４（図示せず）に結合されるアドレスバスを含み、上述のように、ロウアドレスおよびカラムアドレスをＤＲＡＭ２に結合する。メモリコンロローラ４３０は、前述のように、ＤＲＡＭ２にロウアドレスおよびカラムアドレス結合するように、アドレスバス１４（図１）に結合されたアドレスバスを含む。メモリコントローラ４３０はまた、ＳＤＲＡＭ２のコントロールバス６にコマンド信号を結合するコントロールバスを含む。ＳＤＲＡＭ２の外部データバス５８は、メモリコントローラ４３０に直接か、またはメモリコントローラ４３０を介して、プロセッサ４０２のデータバスに結合される。メモリコントローラ４３０は、適切なコマンド信号をＳＤＲＡＭ２に印加する。これにより、ＳＤＲＡＭ２は、上述の１つ以上の省電力モードにおいて動作する。
【００３５】
前述から、本発明の特有の実施形態が例示の目的のために記載されてきたが、多様な変更が本発明の意図および範囲から逸脱することなくなされ得ることは理解される。従って、本発明は、添付の特許請求の範囲を除いて限定されない。
【図面の簡単な説明】
【００３６】
【図１】図１は、従来のメモリデバイスのブロック図であり、この図において、本発明の省電力回路が用いられ得る。
【図２】図２は、本発明による省電力回路の１つの実施形態のブロック図である。
【図３】図３は、図２の省電力回路に存在する様々な信号を示すタイミング図である。
【図４】図４は、本発明に従う省電力回路の別の実施形態のブロック図である。
【図５】図５は、本発明に従う省電力回路のさらに別の実施形態のブロック図である。
【図６】図６は、本発明に従う省電力回路を含むメモリデバイスを用いるコンピュータシステムのブロック図である。

Claims (110)

  1. ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路であって、
    入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、該第１のセットの入力バッファは、第１のリフレッシュ信号によってディセーブルされる、入力バッファの第１のセットと、
    第２のリフレッシュ信号に応答して少なくとも１つの内部コマンド信号をバイアスするように動作可能であるバイアス回路と、
    ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、かつ該ＤＲＡＭを該内部コマンドに応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に該第１および第２のリフレッシュ信号を発生させる、リフレッシュレコーダと
    を含む、省電力回路。
  2. 前記第１および第２のリフレッシュ信号は、自動リフレッシュ信号を含む、請求項１に記載の省電力回路。
  3. 前記リフレッシュデコーダは、前記コマンド信号から前記バイアスを除去し、かつ自動リフレッシュサイクルの終了時に前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項１に記載の省電力回路。
  4. 外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、該クロック入力バッファは、第３のリフレッシュ信号によってディセーブルされ、リフレッシュコントローラは、前記ＤＲＡＭのリフレッシュの間に該第３のリフレッシュ信号を発生させるように動作可能である、請求項１に記載の省電力回路。
  5. 外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、リフレッシュコントローラは、該内部クロック信号の所定の遷移に応答する前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項１に記載の省電力回路。
  6. 前記リフレッシュコントローラは、前記所定の遷移を検出した後の前記クロック信号の半周期で前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項５に記載の省電力回路。
  7. 前記リフレッシュコントローラは、前記所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移の検出に応答して、前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項５に記載の省電力回路。
  8. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される前記第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項１に記載の省電力回路。
  9. 前記バイアス回路は、動作メモリコマンドをアサートしない各状態に複数の内部コマンド信号をバイアスするように動作可能である、請求項１に記載の省電力回路。
  10. 前記リフレッシュデコーダは、所定のコマンド信号の状態を検出し、該所定のコマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に、コマンド信号のバイアスおよび前記第１のセットの入力バッファのディセーブルを継続するようにさらに動作可能である、請求項１に記載の省電力回路。
  11. 前記リフレッシュデコーダは、前記コマンド信号からバイアスを除去し、前記第１の状態から第２の状態への前記所定のコマンド信号の遷移の検出に応答して、前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項１０に記載の省電力回路。
  12. 前記リフレッシュデコーダは、前記所定のコマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に前記ダイナミックランダムアクセスメモリの所定のコンポーネントをディセーブルするようにさらに動作可能である、請求項１０に記載の省電力回路。
  13. 前記第１の状態から第２の状態への所定のコマンド信号の遷移の検出に応答して、前記ダイナミックランダムアクセスメモリの所定のコンポーネントをイネーブルするようにさらに動作可能である、請求項１２に記載の省電力回路。
  14. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して、前記所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
    該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
    該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、請求項１に記載の省電力回路。
  15. 前記所定のリフレッシュ信号は自動リフレッシュ信号を含み、前記リフレッシュコマンドは、自動リフレッシュコマンドを含む、請求項１４に記載の省電力回路。
  16. ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）のリフレッシュの間に、該ダイナミックランダムアクセスメモリにおいて使用するための省電力回路であって、
    入力バッファの第１のセットであって、該入力バッファに印加される外部コマンド信号から各内部コマンド信号を発生させるように動作可能であり、該第１のセットの入力バッファは、第１のリフレッシュ信号によってディセーブルされる、入力バッファの第１のセットと、
    外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファと、
    第２のリフレッシュ信号に応答して少なくとも１つの内部コマンド信号をバイアスするように動作可能であるバイアス回路と、
    少なくとも自動リフレッシュコマンドをデコードし、該自動リフレッシュコマンドに応答して、自動リフレッシュサイクルを開始するように動作可能であるリフレッシュデコーダであって、該リフレッシュデコーダは、第１および第２の所定のコマンド信号の各状態を検出するようにさらに動作可能であり、該リフレッシュデコーダは、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、かつ該第１および第２のリフレッシュ信号を発生させ、
    自動リフレッシュコマンドのデコード、ならびに、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、自動リフレッシュサイクルの終了時に、該入力バッファの第１のセット以外の該ＤＲＡＭのコンポーネントをディセーブルするように動作可能である、リフレッシュデコーダと
    を含む、省電力回路。
  17. 前記クロック入力バッファは、第３のリフレッシュ信号によってディセーブルされ、前記リフレッシュデコーダは、前記第１および第２のリフレッシュ信号と共に、該第３のリフレッシュ信号を発生させるようにさらに動作可能である、請求項１６に記載の省電力回路。
  18. 前記第１の所定の信号は、クロックイネーブル信号を含む、請求項１６に記載の省電力回路。
  19. 前記第２の所定の信号は、データマスク信号を含む、請求項１６に記載の省電力回路。
  20. 前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるように動作可能であり、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態が検出された場合、該リフレッシュデコーダは、該自動リフレッシュの終了時に該第１および該第２のリフレッシュ信号の発生を継続するようにさらに動作可能である、請求項１６に記載の省電力回路。
  21. 前記リフレッシュデコーダは、前記第２の所定のコマンド信号が前記第２の状態で維持される限り、前記自動リフレッシュの終了時に前記第１および第２のリフレッシュ信号の発生を継続するように動作可能である、請求項２０に記載の省電力回路。
  22. 前記リフレッシュデコーダは、前記内部クロック信号の所定の遷移を検出することによって、前記自動リフレッシュの終了時に前記第１および第２のリフレッシュ信号を終了させ、該クロック信号の所定の遷移の検出に応答して、該第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項２０に記載の省電力回路。
  23. 前記リフレッシュデコーダは、前記所定の遷移が、前記第１および第２のリフレッシュ信号の終了の前に該第１および第２のリフレッシュ信号を終了させた後、所定の継続時間待機するように動作可能である、請求項２２に記載の省電力回路。
  24. 前記バイアス回路は、動作メモリコマンドを発生させないように複数の内部コマンド信号をバイアスするように動作可能である、請求項１６に記載の省電力回路。
  25. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
    該第１のデコーダに結合したタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
    該第１のデコーダおよび該タイマーに結合した第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダと
    を含む、請求項１６に記載の省電力回路。
  26. 前記所定のリフレッシュ信号は、自動リフレッシュ信号を含み、前記リフレッシュコマンドは、自動リフレッシュコマンドを含む、請求項２５に記載の省電力回路。
  27. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される前記第１のセットの入力バッファの出力端子に結合されたトランジスタを含む、請求項１６に記載の省電力回路。
  28. 外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
    外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
    ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータまたは該アレイから読み出されたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
    該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
    各内部コマンド信号を発生させるために、各外部端子に印加され、第１のセットの入力バッファを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器は、第２のリフレッシュ信号に応答して、少なくとも１つの内部コマンド信号をバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
    該ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、該ＤＲＡＭを該内部コマンド信号に応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に、該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダと
    を含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
  29. 前記第１および第２のリフレッシュ信号は、自動リフレッシュ信号を含む、請求項２８に記載のダイナミックランダムアクセスメモリ。
  30. 前記リフレッシュデコーダは、前記コマンド信号からバイアスを除去し、前記自動リフレッシュサイクルの終了時に前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。
  31. 外部ブロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、該クロック入力バッファは、第３のリフレッシュ信号によってディセーブルされ、リフレッシュコントローラは、前記ＤＲＡＭのリフレッシュの間に該第３のリフレッシュ信号を発生させるように動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。
  32. 外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、リフレッシュコントローラは、該内部クロック信号の所定の遷移に応答して、前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。
  33. 前記リフレッシュコントローラは、前記所定の遷移を検出した後で、前記クロック信号の半周期で前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項３２に記載のダイナミックランダムアクセスメモリ。
  34. 前記リフレッシュコントローラは、前記所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移の検出に応答して、前記第１および前記第２のリフレッシュ信号を終了させるように動作可能である、請求項３２に記載のダイナミックランダムアクセスメモリ。
  35. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される該第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項２８に記載のダイナミックランダムアクセスメモリ。
  36. 前記バイアス回路は、動作メモリコマンドをアサートしない各状態に複数の内部コマンド信号をバイアスするように動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。
  37. 前記リフレッシュデコーダは、所定のコマンド信号の状態を検出し、該所定のコマンド信号の第１の状態の検出に応答して、前記自動キャッシュサイクルの終了時に、該コマンド信号のバイアス、および前記第１のセットの前記入力バッファのディセーブルを継続するようにさらに動作可能である、請求項２８に記載のダイナミックランダムアクセスメモリ。
  38. 前記リフレッシュデコーダは、前記第１の状態から第２の状態への前記所定のコマンド信号の遷移の検出に応答して、前記コマンド信号からバイアスを除去し、前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項３７に記載のダイナミックランダムアクセスメモリ。
  39. 前記リフレッシュデコーダは、前記所定のコマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に、前記ダイナミックランダムアクセスメモリの所定のコンポーネントをディセーブルするようにさらに動作可能である、請求項３７に記載のダイナミックランダムアクセスメモリ。
  40. 前記リフレッシュデコーダは、前記第１の状態から第２の状態への前記所定のコマンド信号の遷移の検出に応答して、前記ダイナミックランダムアクセスメモリの前記所定のコンポーネントをイネーブルするようにさらに動作可能である、請求項３９に記載のダイナミックランダムアクセスメモリ。
  41. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードして、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能な第１のデコーダと、
    該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
    該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダと
    を含む、請求項２８に記載のダイナミックランダムアクセスメモリ。
  42. 前記所定のリフレッシュ信号は、自動リフレッシュ信号を含み、前記リフレッシュコマンドは、自動リフレッシュコマンドを含む、請求項４１に記載のダイナミックランダムアクセスメモリ。
  43. 外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
    外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
    ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータまたは該アレイから読み出されたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
    該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
    内部クロック信号を発生させるために、外部クロック信号が結合されるクロック入力バッファと、
    各内部クロック信号を発生させるために、各外部端子に印加され、かつ入力バッファの第１のセットを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器は、第２のリフレッシュ信号に応答して、少なくとも１つの内部コマンド信号をバイアスするために動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
    少なくとも自動リフレッシュコマンドをデコードし、該自動リフレッシュコマンドに応答して、自動リフレッシュサイクルを開始するように動作可能なリフレッシュデコーダであって、該リフレッシュデコーダは、第１および第２の所定のコマンド信号の各状態を検出するようにさらに動作可能であり、該リフレッシュデコーダは、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、かつ該第１および第２のリフレッシュ信号を発生させ、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、自動リフレッシュサイクルの終了時に、入力バッファの該第１のセット以外の該ＤＲＡＭのコンポーネントをディセーブルするように動作可能である、リフレッシュデコーダと
    を含む、ダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）。
  44. 前記クロック入力バッファは、第３のリフレッシュ信号によってディセーブルされ、該リフレッシュデコーダは、前記第１および第２のリフレッシュ信号と共に該第３のリフレッシュ信号を発生させるようにさらに動作可能である、請求項４３に記載のダイナミックランダムアクセスメモリ。
  45. 前記第１の所定の信号は、クロックイネーブル信号を含む、請求項４３に記載のダイナミックランダムアクセスメモリ。
  46. 前記第２の所定の信号は、データマスク信号である、請求項４３に記載のダイナミックランダムアクセスメモリ。
  47. 前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記リフレッシュデコーダは、前記自動リフレッシュの終了時に前記第１および前記第２のリフレッシュ信号を終了させるように動作可能であり、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態が検出された場合、該リフレッシュデコーダは、該自動リフレッシュの終了時に該第１および該第２のリフレッシュ信号の発生を継続するようにさらに動作可能である、請求項４３に記載のダイナミックランダムアクセスメモリ。
  48. 前記第２の所定のコマンド信号が前記第２の状態で維持され限り、自動リフレッシュの終了時に、前記第１および第２のリフレッシュ信号の発生を継続するように動作可能である、請求項４７に記載のダイナミックランダムアクセスメモリ。
  49. 前記リフレッシュデコーダは、前記内部クロック信号の所定の遷移を検出することによって、前記自動リフレッシュの終了時に前記第１および第２のリフレッシュ信号を終了させ、該クロック信号の所定の遷移の検出に応答して、該第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項４７に記載のダイナミックランダムアクセスメモリ。
  50. 前記バイアス回路は、複数の内部コマンド信号をバイアスし、動作メモリコマンドを発生させないように動作可能である、請求項４３に記載のダイナミックランダムアクセスメモリ。
  51. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
    該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
    該第１のデコーダおよび該タイマーに結合される第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダと
    を含む、請求項４３に記載のダイナミックランダムアクセスメモリ。
  52. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される前記第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項４３に記載のダイナミックランダムアクセスメモリ。
  53. コンピュータシステムであって、
    プロセッサバスを有するプロセッサと、
    データが該コンピュータシステムに入力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
    データが該コンピュータシステムから出力されることを可能にするように適応された該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
    複数のロウアドレスビットを有するロウアドレスに続いて、複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または第２の状態を有する、メモリコントローラと、
    該メモリコントローラに結合されるメモリデバイスであって、
    外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能なロウアドレス回路と、
    外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能なカラムアドレス回路と、
    ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータまたは該アレイから読み出されたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
    該アレイと外部データ端子との間の該データに対応するデータ信号を結合するように動作可能なデータパス回路と、
    各内部コマンド信号を発生させるために、各外部端子に印加され、入力バッファの第１のセットを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器は、第２のリフレッシュ信号に応答して、少なくとも１つの内部コマンド信号をバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
    該ＤＲＡＭのリフレッシュを指示する少なくとも１つの内部コマンドをデコードするように動作可能であり、該ＤＲＡＭを該内部コマンドに応答してリフレッシュさせるリフレッシュデコーダであって、該リフレッシュデコーダは、該ＤＲＡＭのリフレッシュの間に、該第１および第２のリフレッシュ信号を発生させる、リフレッシュデコーダと
    を含むメモリデバイスと
    を含む、コンピュータシステム。
  54. 前記第１および第２のリフレッシュ信号は、自動リフレッシュ信号を含む、請求項５３に記載のコンピュータシステム。
  55. 前記リフレッシュデコーダは、前記コマンド信号から前記バイアスを除去し、前記自動リフレッシュサイクルの終了時に前記第１のセットの前記入力バッファをイネーブルするようにさらに動作可能である、請求項５３に記載のコンピュータシステム。
  56. 外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、該クロック入力バッファは、第３のリフレッシュ信号によってディセーブルされ、リフレッシュコントローラは、前記ＤＲＡＭのリフレッシュの間に該第３のリフレッシュ信号を発生させるように動作可能である、請求項５３に記載のコンピュータシステム。
  57. 外部クロック信号が内部クロック信号を発生させるように印加され得るクロック入力バッファをさらに含み、リフレッシュコントローラは、該内部クロック信号の所定の遷移に応答して、前記第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項５３に記載のコンピュータシステム。
  58. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される前記第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項５３に記載のコンピュータシステム。
  59. 前記リフレッシュデコーダは、所定のコマンド信号の状態を検出し、該所定のコマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に、前記コマンド信号のバイアスおよび前記第１のセットの前記入力バッファのディセーブルを継続するようにさらに動作可能である、請求項５３に記載のコンピュータシステム。
  60. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
    該第１のデコーダに結合されるタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させるタイマーと、
    該第１のデコーダおよび該タイマーに結合される第２のデコーダであって、該所定のリフレッシュ信号に応答して、該第２のデコーダは、リフレッシュコマンド、ならびに該第１および第２のリフレッシュ信号を生成するように動作可能であり、該リフレッシュ終了信号に応答して、該第２のデコーダは、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダと
    を含む、請求項５３に記載のコンピュータシステム。
  61. 前記所定のリフレッシュ信号は、自動リフレッシュ信号を含み、前記リフレッシュコマンドは、自動リフレッシュコマンドを含む、請求項６０に記載のコンピュータシステム。
  62. コンピュータシステムであって、
    プロセッサバスを有するプロセッサと、
    データが該コンピュータシステムに入力されることを可能にするように適応される該プロセッサバスを介して該プロセッサに結合される入力デバイスと、
    データが該コンピュータシステムから出力されることを可能にするように適応される該プロセッサバスを介して該プロセッサに結合される出力デバイスと、
    複数のロウアドレスビットを有するロウアドレスに続いて複数のカラムアドレスビットを有するカラムアドレスを発生させるメモリコントローラであって、該メモリコントローラは、該複数のカラムアドレスビットを発生させる前に、アレイ選択信号を発生させ、該アレイ選択信号は、カラムアドレスビットに対応し、第１の状態または第２の状態のいずれかを有する、メモリコントローラと、
    該メモリコントローラに結合されたメモリデバイスであって、
    外部端子に印加されるロウアドレス信号を受信かつデコードするように動作可能であるロウアドレス回路と、
    外部端子に印加されるカラムアドレス信号を受信かつデコードするように動作可能であるカラムアドレス回路と、
    ダイナミックランダムアクセスメモリセルのアレイであって、該デコードされたロウアドレス信号および該デコードされたカラムアドレス信号によって決定された位置に、該アレイに書き込まれたデータまたは該アレイから読み出されたデータを格納するように動作可能である、ダイナミックランダムアクセスメモリセルのアレイと、
    該アレイと外部データ端子との間のデータに対応するデータ信号を結合するように動作可能なデータパス回路と、
    外部クロック信号が内部クロック信号を発生させるために結合されるクロック入力バッファと、
    各内部コマンド信号を発生させるために、各外部端子に印加され、入力バッファの第１のセットを介して結合されるコマンド信号に対応する制御信号のシーケンスを発生させるように動作可能なコマンド信号発生器であって、該第１のセットの入力バッファが第１のリフレッシュ信号によってディセーブルされ、該コマンド信号発生器は、第２のリフレッシュ信号に応答して、少なくとも１つの内部コマンド信号をバイアスするように動作可能なバイアス回路をさらに含む、コマンド信号発生器と、
    少なくとも自動リフレッシュコマンドをデコードし、該自動リフレッシュコマンドに応答して自動リフレッシュサイクルを開始するように動作可能であるリフレッシュデコーダであって、該リフレッシュデコーダは、第１および第２の所定のコマンド信号の各状態を検出するようにさらに動作可能であり、該リフレッシュデコーダは、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第１の状態および第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自己リフレッシュを実行し、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、
    自動リフレッシュコマンドのデコード、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行し、該第１および第２のリフレッシュ信号を発生させ、自動リフレッシュサイクルの終了時に、該入力バッファの第１のセット以外の該ＤＲＡＭのコンポーネントをディセーブルするように動作可能である、リフレッシュデコーダと
    を含む、メモリデバイスと
    を含む、コンピュータシステム。
  63. 前記クロック入力バッファは、第３のリフレッシュ信号によってディセーブルされ、前記リフレッシュデコーダは、前記第１および第２のリフレッシュ信号と共に、該第３のリフレッシュ信号を発生させるようにさらに動作可能である、請求項６２に記載のコンピュータシステム。
  64. 前記第１の所定の信号は、クロックイネーブル信号を含む、請求項６２に記載のコンピュータシステム。
  65. 前記第２の所定の信号は、データマスク信号を含む、請求項６２に記載のコンピュータシステム。
  66. 前記リフレッシュデコーダは、前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記自動リフレッシュの終了時に該第１および第２のリフレッシュ信号を終了させるように動作可能であり、該リフレッシュデコーダは、該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態が検出された場合、前記自動リフレッシュの終了時に該第１および第２のリフレッシュ信号を終了させるようにさらに動作可能である、請求項６２に記載のコンピュータシステム。
  67. 前記リフレッシュデコーダは、前記第２の所定のコマンド信号が前記第２の状態に維持される限り、前記自動リフレッシュの終了時に、該第１および第２のリフレッシュ信号の発生を継続する動作可能である、請求項６２に記載のコンピュータシステム。
  68. 前記内部クロック信号の所定の遷移を検出することによって、前記自動リフレッシュの終了時に、前記第１および第２のリフレッシュ信号を終了させ、該クロック信号の所定の遷移の検出に応答して該第１および第２のリフレッシュ信号を終了させるように動作可能である、請求項６６に記載のコンピュータシステム。
  69. 前記バイアス回路は、動作メモリコマンドを発生させないように複数の内部信号コマンドをバイアスするように動作可能である、請求項６２に記載のコンピュータシステム。
  70. 前記リフレッシュデコーダは、
    前記ＤＲＡＭのリフレッシュを指示する前記少なくとも１つの内部コマンドをデコードし、該内部コマンドに応答して、所定のリフレッシュ信号を発生させるように動作可能である第１のデコーダと、
    該第１のデコーダに結合されたタイマーであって、該タイマーは、該所定のリフレッシュ信号によってトリガされて、該所定のリフレッシュ信号の後の所定の期間にリフレッシュ終了信号を発生させる、タイマーと、
    該第１のデコーダおよび該タイマーに結合された第２のデコーダであって、該第２のデコーダは、該所定のリフレッシュ信号に応答して、リフレッシュコマンドならびに該第１および第２のリフレッシュ信号を発生させるように動作可能であり、該第２のデコーダは、該リフレッシュ終了信号に応答して、該リフレッシュコマンドならびに該第１および該第２のリフレッシュ信号を終了させるようにさらに動作可能である、第２のデコーダと
    を含む、請求項６２に記載のコンピュータシステム。
  71. 前記バイアス回路は、前記少なくとも１つの内部コマンド信号が結合される該第１のセットの入力バッファの出力端子に結合されるトランジスタを含む、請求項６２に記載のコンピュータシステム。
  72. コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリの自動リフレッシュを実行する方法であって、
    該自動リフレッシュサイクルの実行の間に、該第１のセットの入力バッファをディセーブルするステップと、
    該自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスするステップと、
    該自動リフレッシュサイクルの終了時に、該バイアスを該コマンド信号から除去するステップおよび該第１のセットの入力バッファをイネーブルステップと
    を包含する方法。
  73. 前記ダイナミックランダムアクセスメモリは、クロック入力バッファを介して該ダイナミックランダムアクセスメモリに印加されるクロック信号と同期して動作するシンクロナスダイナミックランダムアクセスメモリを含む、請求項７２に記載の方法。
  74. 少なくとも一部の前記自動リフレッシュサイクルの間に前記クロック入力バッファをディセーブルするステップ、および該自動リフレッシュサイクルの終了時に該クロック入力バッファを再度イネーブルするステップをさらに包含する、請求項７３に記載の方法。
  75. 前記コマンド信号のバイアスを除去し、前記第１のセットの入力バッファをイネーブルする動作は、
    該クロック入力バッファを介して結合された該クロック信号を検査するステップと、
    該クロック信号の所定の遷移を検出するステップと、
    前記コマンド信号から前記バイアスを除去するステップおよび該クロック信号の所定の遷移の検出に応答して、該第１のセットの入力バッファをイネーブルステップと
    を包含する、請求項７４に記載の方法。
  76. 前記クロック信号の所定の遷移の検出に応答して、前記コマンド信号からのバイアスを除去し、前記第１のセットの前記入力バッファをイネーブルする動作は、該コマンド信号から該バイアスを除去し、該第１のセットの該入力バッファをイネーブルするために、該所定の遷移を検出した後、所定の持続時間だけ待機するステップをさらに包含する、請求項７５に記載の方法。
  77. 前記所定の遷移を検出した後で、所定の持続時間だけ待機する動作は、該所定の遷移を検出した後で、前記クロック信号の半周期だけ待機するステップを包含する、請求項７６に記載の方法。
  78. 前記所定の遷移を検出した後で、所定の持続時間だけ待機する動作は、該所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移を待機するステップを包含する、請求項７６に記載の方法。
  79. 前記所定の遷移は、前記クロック入力バッファに印加される前記クロック信号の立ち上がりエッジを含み、前記第２の遷移は、該クロック入力バッファに印加されるクロック信号の立ち下がりエッジを含む、請求項７８に記載の方法。
  80. 前記自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスする動作は、該自動リフレッシュサイクルの間に、動作メモリコマンドをアサートしないように複数のコマンド信号をバイアスするステップを包含する、請求項７２に記載の方法。
  81. コマンド信号の状態を検出するステップと、
    該コマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に前記コマンド信号のバイアスおよび前記第１のセットの入力バッファのディセーブルを継続するステップと、
    該第１の状態から第２の状態への該コマンド信号の遷移の検出に応答して、該コマンド信号からバイアスを除去し、該第１のセットの入力バッファをイネーブルするステップと
    を包含する、請求項７２に記載の方法。
  82. 前記コマンド信号の第１の状態の検出に応答して、前記自動リフレッシュサイクルの終了時に、前記ダイナミックランダムアクセスメモリの所定のコンポーネントをディセーブルするステップと、
    該第１の状態から第２の状態への前記コマンド信号の遷移の検出に応答して、該ダイナミックランダムアクセスメモリの所定のコンポーネントをイネーブルするステップと
    をさらに包含する、請求項８１に記載の方法。
  83. 前記ダイナミックランダムアクセスメモリは、アドレス信号が結合される入力バッファの第２のセットをさらに含み、前記方法は、
    前記自動リフレッシュサイクルの実行の間に、該２のセットの入力バッファをディセーブルするステップと、
    該自動リフレッシュサイクルの終了時において、該第２のセットの入力バッファをイネーブルするステップと
    をさらに包含する、請求項７２に記載の方法。
  84. コマンド信号が結合される入力バッファの第１のセットを有するダイナミックランダムアクセスメモリ（「ＤＲＡＭ」）の電力消費を低減する方法であって、
    自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
    第１の所定のコマンド信号の状態を検出するステップと、
    自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第１の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭをアクティブモードに自動的に遷移させるステップと、
    自動リフレッシュコマンドおよび該第１の所定のコマンド信号の第２の状態の検出に応答して、該ＤＲＡＭの自動リフレッシュを実行するステップ、および該自動リフレッシュの終了時に、該ＤＲＡＭを低電力プレチャージモードに自動的に遷移させるステップと
    を包含する、方法。
  85. 前記第１の所定の信号は、クロックイネーブル信号を含む、請求項８４に記載の方法。
  86. 前記ＤＲＡＭは、クロック信号バッファを介して該ＤＲＡＭに印加されるクロック信号と同期して動作するシンクロナスダイナミックランダムアクセスメモリを含む、請求項８４に記載の方法。
  87. 前記自動リフレッシュの少なくとも一部の間に、前記クロック入力バッファをディセーブルするステップ、および前記第１の所定のコマンド信号の第１の状態が検出される場合、該自動リフレッシュの終了時に、該クロック入力バッファを再度イネーブルするステップをさらに包含する、請求項８６に記載の方法。
  88. 前記ＤＲＡＭの自動リフレッシュを実行する動作は、該自動リフレッシュの実行の間に、前記第１のセットの入力バッファをディセーブルするステップを包含する、請求項８４に記載の方法。
  89. 前記ＤＲＡＭの自動リフレッシュを実行する動作は、該自動リフレッシュの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスするステップをさらに包含する、請求項８８に記載の方法。
  90. 前記ＤＲＡＭの自動リフレッシュを実行する動作は、前記コマンド信号から前記バイアスを除去するステップ、および自動リフレッシュサイクルの終了時に前記第１のセットの入力バッファをイネーブルするステップをさらに包含する、請求項８９に記載の方法。
  91. 前記ＤＲＡＭは、内部クロック信号を発生させるように、外部クロック信号を受信するクロック入力バッファをさらに含み、前記コマンド信号から前記バイアスを除去し、前記第１のセットの入力バッファをイネーブルする動作は、
    該内部クロック信号を検査するステップと、
    該内部クロック信号の所定の遷移を検出するステップと、
    該内部クロック信号の所定の遷移の検出に応答して、該バイアスを該コマンド信号から除去するステップ、および該第１のセットの該入力バッファをイネーブルステップと
    を包含する、請求項９０に記載の方法。
  92. 前記内部クロック信号の所定の遷移の検出に応答して、前記バイアスを前記コマンド信号から除去し、前記第１のセットの入力バッファをイネーブルする動作は、該バイアスを該コマンド信号から除去し、該第１のセットの入力バッファをイネーブルするように、前記所定の遷移を検出した後、所定の持続時間だけ待機するステップをさらに包含する、請求項９１に記載の方法。
  93. 前記所定の遷移を検出した後、所定の持続時間だけ待機する動作は、該所定の遷移の検出の後、前記クロック信号の半周期だけ待機するステップを包含する、請求項９２に記載の方法。
  94. 前記所定の遷移を検出した後、所定の持続時間だけ待機する動作は、該所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移を待機するステップを包含する、請求項９２に記載の方法。
  95. 前記自動リフレッシュの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスする動作は、該自動リフレッシュの間に、動作メモリコマンドをアサートしないように複数のコマンド信号をバイアスするステップを包含する、請求項８９に記載の方法。
  96. 前記ＤＲＡＭは、アドレス信号が結合される入力バッファの第２のセットをさらに含み、前記方法は、
    前記自動リフレッシュの実行の間に、該第２のセットの入力バッファをディセーブルするステップと、
    該自動リフレッシュの終了時において、該第２のセットの入力バッファをイネーブルするステップと
    をさらに包含する、請求項８８に記載の方法。
  97. 前記ＤＲＡＭを低電力プレチャージモードに自動的に遷移させる動作は、前記自動リフレッシュの終了時において前記ランダムアクセスメモリの所定のコンポーネントをディセーブルするステップを包含する、請求項８４に記載の方法。
  98. 前記第２の状態から前記第１の状態への前記コマンド信号の遷移の検出に応答して、前記ダイナミックランダムアクセスメモリの前記所定のコンポーネントをイネーブルするステップをさらに包含する、請求項９７に記載の方法。
  99. コマンド信号が結合される入力バッファの第１のセットおよびクロック信号が結合されるクロック入力バッファを有するシンクロナスダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）における電力消費を低減する方法であって、
    自動リフレッシュコマンドを含む複数のメモリコマンドの各々を検出するステップと、
    第１の所定のコマンド信号の状態を検出するステップと、
    第２の所定のコマンド信号の状態を検出するステップと、
    自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＳＤＲＡＭの自動リフレッシュを実行するステップと、
    自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第１の状態の検出に応答して、該ＳＤＲＡＭの自動リフレッシュを実行するステップと、
    自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第１の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行するステップであって、該低電力自動リフレッシュは、自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように該第１のセットの入力バッファをディセーブルするステップ、および複数のコマンド信号をバイアスするステップを包含する、ステップと、
    自動リフレッシュコマンド、ならびに該第１の所定のコマンド信号の第２の状態および該第２の所定のコマンド信号の第２の状態の検出に応答して、該ＳＤＲＡＭの低電力自動リフレッシュを実行し、該自動リフレッシュの終了時に、該ＳＤＲＡＭの低電力プレチャージを実行するステップであって、該低電力プレチャージは、入力バッファの該第１のセット以外の該ＳＤＲＡＭのコンポーネントをディセーブルするステップを包含する、ステップと
    を包含する、方法。
  100. 前記ＳＤＲＡＭの低電力自動リフレッシュを実行する動作は、前記少なくとも一部の低電力自動リフレッシュの間に、前記クロック入力バッファをディセーブルするステップをさらに包含する、請求項９９に記載の方法。
  101. 前記第１の所定のコマンド信号の前記第１の状態が検出される場合、前記自動リフレッシュの終了時に、前記クロック入力バッファを再度イネーブルするステップをさらに包含する、請求項１００に記載の方法。
  102. 前記第１の所定のコマンド信号の第１の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、前記低電力自動リフレッシュの終了時に、前記コマンド信号から前記バイアスを除去するステップおよび前記第１のセットの前記入力バッファをイネーブルするステップと、
    該第１の所定のコマンド信号の第２の状態および前記第２の所定のコマンド信号の第２の状態が検出された場合、該低電力自動リフレッシュの終了時に、該コマンド信号に前記バイアスを維持するステップ、および該第１のセットの入力バッファのディセーブルを継続するステップと
    をさらに包含する、請求項９９に記載の方法。
  103. 前記低電力自動リフレッシュの終了時に、前記コマンド信号のバイアスを維持し、前記第１のセットの入力バッファのディセーブルを継続する動作は、前記第２の所定のコマンド信号が前記第２の状態で維持される限り、該コマンド信号のバイアスを維持するステップ、および該第１のセットの入力バッファのディセーブルを継続するステップを包含する、請求項１０２に記載の方法。
  104. 前記コマンド信号からバイアスを除去し、前記低電力自動リフレッシュの終了時に、前記第１のセットの入力バッファをイネーブルする動作は、
    該クロック入力バッファを介して結合されたクロック信号を検査するステップと、
    該クロック信号の所定の遷移を検出するステップと、
    該クロック信号の所定の遷移の検出に応答して、該コマンド信号からバイアスを除去するステップ、および該第１のセットの入力バッファをイネーブルするステップと
    を包含する、請求項１０２に記載の方法。
  105. 前記クロック信号の所定の遷移の検出に応答して、前記コマンド信号からバイアスを除去し、前記第１のセットの入力バッファをイネーブルする動作は、該コマンド信号からバイアスを除去し、該第１のセットの入力バッファをイネーブルするために、該所定の遷移を検出した後で、所定の持続時間だけ待機するステップをさらに包含する、請求項１０４に記載の方法。
  106. 前記所定の遷移を検出した後で、所定の持続時間だけ待機する動作は、該所定の遷移を検出した後で、前記クロック信号の半周期だけ待機するステップを包含する、請求項１０５に記載の方法。
  107. 前記所定の遷移を検出した後で、所定の持続時間だけ待機する動作は、該所定の遷移の極性とは異なる極性を有する前記クロック信号の第２の遷移を待機するステップを包含する、請求項１０５に記載の方法。
  108. 前記自動リフレッシュサイクルの間に、所定のメモリコマンドをアサートするように複数のコマンド信号をバイアスする動作は、該自動リフレッシュサイクルの間に、動作メモリコマンドをアサートしない複数のコマンド信号をバイアスするステップを包含する、請求項９９に記載の方法。
  109. 前記第１の所定の信号は、クロックイネーブル信号を含む、請求項９９に記載の方法。
  110. 前記第２の所定の信号は、データマスク信号を含む、請求項９９に記載の方法。
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