JPS63175910A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63175910A JPS63175910A JP62008395A JP839587A JPS63175910A JP S63175910 A JPS63175910 A JP S63175910A JP 62008395 A JP62008395 A JP 62008395A JP 839587 A JP839587 A JP 839587A JP S63175910 A JPS63175910 A JP S63175910A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- block
- data processing
- functional blocks
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004891 communication Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のＩａ能アブロック有するデータ処理
装置に関する。
装置に関する。
第２図は従来の複数の機能ブロックを有するデータ処理
装置の、機能ブロック及びバス配線の構成を示した図で
ある。同図において、８１〜Ｂ４は各々１つの機能ブロ
ックを構成しており、１はクロック信号、２はバス信号
である。クロック信号１は各機能ブロック８１〜Ｂ４を
同期して動作させるため、図示しない半導体チップの外
周、及び全機能ブロック８１〜Ｂ４内部に配線されてい
る。また、バス信号２はデータ転送用バスとして全機能
ブロック８１〜Ｂ４で共通に使用するため、クロック信
号１と同様に半導体チップ外周及び全機能ブロック８１
〜Ｂ４内部に配線される。
装置の、機能ブロック及びバス配線の構成を示した図で
ある。同図において、８１〜Ｂ４は各々１つの機能ブロ
ックを構成しており、１はクロック信号、２はバス信号
である。クロック信号１は各機能ブロック８１〜Ｂ４を
同期して動作させるため、図示しない半導体チップの外
周、及び全機能ブロック８１〜Ｂ４内部に配線されてい
る。また、バス信号２はデータ転送用バスとして全機能
ブロック８１〜Ｂ４で共通に使用するため、クロック信
号１と同様に半導体チップ外周及び全機能ブロック８１
〜Ｂ４内部に配線される。
このような構成で、各機能ブロック８１〜Ｂ４はクロッ
ク信号１により同期をとり、バス信号２により図示しな
い制一部とデータの送受信を行う。
ク信号１により同期をとり、バス信号２により図示しな
い制一部とデータの送受信を行う。
以上説明したように、従来のデータ処理装置ではクロッ
ク信号１及びバス信号２が全ての機能ブロック８１〜Ｂ
４に配線され、送られているため、クロック信号１及び
バス信号２の配線長が長くなり、配線にかかる負荷容量
が大きくなる。しかも、データ処理を行っていない機能
ブロックに対しても、クロック信号１及びバス信号２が
絶えず、送られている構成となっている。つまり、機能
ブロック８１〜Ｂ４のうちの一部しかデータ処理を行わ
ない場合でも、全ての機能ブロック８１〜Ｂ４が、デー
タ処理を行っているのと同じ負荷容量がかかってしまう
。そのため、不要な電力を消費してしまい、動作速度が
低下してしまうという問題点があった。 ″ この発明は、上記のような問題点を解消するためになさ
れたもので、機能ブロックと制御部を接続した信号線に
かかる負荷容量を各機能ブロックの動作状況に応じて低
減させることにより、不要な消費電力をなくし、高速に
動作することのできるデータ処理装置を提供することを
目的とする。
ク信号１及びバス信号２が全ての機能ブロック８１〜Ｂ
４に配線され、送られているため、クロック信号１及び
バス信号２の配線長が長くなり、配線にかかる負荷容量
が大きくなる。しかも、データ処理を行っていない機能
ブロックに対しても、クロック信号１及びバス信号２が
絶えず、送られている構成となっている。つまり、機能
ブロック８１〜Ｂ４のうちの一部しかデータ処理を行わ
ない場合でも、全ての機能ブロック８１〜Ｂ４が、デー
タ処理を行っているのと同じ負荷容量がかかってしまう
。そのため、不要な電力を消費してしまい、動作速度が
低下してしまうという問題点があった。 ″ この発明は、上記のような問題点を解消するためになさ
れたもので、機能ブロックと制御部を接続した信号線に
かかる負荷容量を各機能ブロックの動作状況に応じて低
減させることにより、不要な消費電力をなくし、高速に
動作することのできるデータ処理装置を提供することを
目的とする。
この発明にかかるデータ処理装置は、信号線により各々
が制御手段と連結されている複数の機能ブロックと、前
記制御手段による命令を読み取り、前記機能ブロックの
いずれを動作すべきかを判別し、当該判別結果をブロッ
ク制御信号として出力するブロック判別手段と、各前記
ｔｉ能アブロック前記信号線の間に接続され、前記ブロ
ック制御信号に従い、動作すべき前記機能ブロックと前
記信号線の電気的接続および、他の前記機能ブロックと
前記信号線の電気的遮断を行うスイッチング手段とを備
えた構成となっている。
が制御手段と連結されている複数の機能ブロックと、前
記制御手段による命令を読み取り、前記機能ブロックの
いずれを動作すべきかを判別し、当該判別結果をブロッ
ク制御信号として出力するブロック判別手段と、各前記
ｔｉ能アブロック前記信号線の間に接続され、前記ブロ
ック制御信号に従い、動作すべき前記機能ブロックと前
記信号線の電気的接続および、他の前記機能ブロックと
前記信号線の電気的遮断を行うスイッチング手段とを備
えた構成となっている。
この発明におけるブロック判別手段は、制御手段による
命令を読み取って動作すべき機能ブロックを判別し、ス
イッチング手段はこの判別結果を受けて動作すべき機能
ブロックのみを信号線に電気的に接続するため、使用さ
れない機能ブロックは信号線から遮断されて負荷容ばか
軽減される。
命令を読み取って動作すべき機能ブロックを判別し、ス
イッチング手段はこの判別結果を受けて動作すべき機能
ブロックのみを信号線に電気的に接続するため、使用さ
れない機能ブロックは信号線から遮断されて負荷容ばか
軽減される。
第１図は、この発明の一実施例である演算処理。
通信処理等を施すｕＪｍ回路である複数の機能ブロック
を有するデータ処理装置の機能ブロック及びバス配線の
構成を示した図である。同図において８１〜Ｂ４．１．
２は従来と同じなので説明は省略する。３は図示しない
制御部の命令データを格納する命令レジスタ、４は命令
レジスタ３の内容を読み取り、いずれの機能ブロック８
１〜Ｂ４を動作すべきかを判別し、ブロック制御信号Ｅ
１〜Ｅ４を各クロック信号用スイッチＳＣ１〜ＳＣ４及
びバス信号用スイッチＳＢ１〜ＳＢ４に送るセレクタで
ある。この時、ブロック制御信号Ｅ１〜Ｅ４と各スイッ
チとの対応づけは、ブロック指令信号Ｅ１に対しクロッ
ク信号用スイッチＳＣ１゜バス信号用スイッチＳ８１、
ブロック指令信号Ｅ２に対しクロック信号用スイッチＳ
Ｃ２，バス信号用スイッチ８Ｂ２というように送られる
。ＳＣ１〜ＳＣ４は各々各機能ブロック８１〜Ｂ４とク
ロック信号１の間に接続され、セレクタ４のブロック制
御信号Ｅ１〜Ｅ４に従い、各機能ブロック８１〜Ｂ４と
クロック信号１間の０Ｎ１０ＦＦを行うクロック信号用
スイッチ、ＳＢ１〜８８４は、クロック信号用スイッチ
ＳＣ１〜Ｓ０４と同様に接続され、セレクタ４のブロッ
ク制御信号Ｅ１〜Ｅ４に従い、各機能ブロック８１〜Ｂ
４とバス信号２間の０Ｎ１０ＦＦを行うバス信号用スイ
ッチである。
を有するデータ処理装置の機能ブロック及びバス配線の
構成を示した図である。同図において８１〜Ｂ４．１．
２は従来と同じなので説明は省略する。３は図示しない
制御部の命令データを格納する命令レジスタ、４は命令
レジスタ３の内容を読み取り、いずれの機能ブロック８
１〜Ｂ４を動作すべきかを判別し、ブロック制御信号Ｅ
１〜Ｅ４を各クロック信号用スイッチＳＣ１〜ＳＣ４及
びバス信号用スイッチＳＢ１〜ＳＢ４に送るセレクタで
ある。この時、ブロック制御信号Ｅ１〜Ｅ４と各スイッ
チとの対応づけは、ブロック指令信号Ｅ１に対しクロッ
ク信号用スイッチＳＣ１゜バス信号用スイッチＳ８１、
ブロック指令信号Ｅ２に対しクロック信号用スイッチＳ
Ｃ２，バス信号用スイッチ８Ｂ２というように送られる
。ＳＣ１〜ＳＣ４は各々各機能ブロック８１〜Ｂ４とク
ロック信号１の間に接続され、セレクタ４のブロック制
御信号Ｅ１〜Ｅ４に従い、各機能ブロック８１〜Ｂ４と
クロック信号１間の０Ｎ１０ＦＦを行うクロック信号用
スイッチ、ＳＢ１〜８８４は、クロック信号用スイッチ
ＳＣ１〜Ｓ０４と同様に接続され、セレクタ４のブロッ
ク制御信号Ｅ１〜Ｅ４に従い、各機能ブロック８１〜Ｂ
４とバス信号２間の０Ｎ１０ＦＦを行うバス信号用スイ
ッチである。
このような構成において、例えば機能ブロック８１〜Ｂ
３でデータ処理を行い、機能ブロックＢ４ではデータ処
理を行わない機能ブロック動作設定命令が命令レジスタ
３に取込まれている場合を仮定して動作の説明をする。
３でデータ処理を行い、機能ブロックＢ４ではデータ処
理を行わない機能ブロック動作設定命令が命令レジスタ
３に取込まれている場合を仮定して動作の説明をする。
まず、セレクタ４で命令レジスタ３に格納された機能ブ
ロック動作設定命令を読み取り、その命令内容を解読す
る。解読後、ブロック制御信号として、その値がＥｌ−
Ｅ２−Ｅ３−“１”（ＯＮ信号）、Ｅ４−０”（ＯＦＦ
信号）の信号を前述した対応づけに従い各クロック信号
用スイッチＳＣＩ〜ＳＣ４及びバス信号用スイッチ８８
１〜８Ｂ４に送る。
ロック動作設定命令を読み取り、その命令内容を解読す
る。解読後、ブロック制御信号として、その値がＥｌ−
Ｅ２−Ｅ３−“１”（ＯＮ信号）、Ｅ４−０”（ＯＦＦ
信号）の信号を前述した対応づけに従い各クロック信号
用スイッチＳＣＩ〜ＳＣ４及びバス信号用スイッチ８８
１〜８Ｂ４に送る。
このブロック制御信号Ｅ１〜Ｅ４の値に従い、クロック
信号用スイッチＳＣ１〜ＳＣ３及びバス信号用スイッチ
ＳＢ１〜８８３はＯＮ状態、クロック信号用スイッチＳ
Ｃ４及びバス信号用スイッチＳＢ４はＯＦＦ状態となる
。その結果、データ処理を行わない機能ブロックＢ４と
クロック信号１及びバス信号２との間は電気的に遮断さ
れ、他の機能ブロック８１〜Ｂ３とりＯツク信号１及び
バス信号２との間は電気的に接続されて、機能ブロック
８１〜Ｂ３においてデータ処理が行われる。
信号用スイッチＳＣ１〜ＳＣ３及びバス信号用スイッチ
ＳＢ１〜８８３はＯＮ状態、クロック信号用スイッチＳ
Ｃ４及びバス信号用スイッチＳＢ４はＯＦＦ状態となる
。その結果、データ処理を行わない機能ブロックＢ４と
クロック信号１及びバス信号２との間は電気的に遮断さ
れ、他の機能ブロック８１〜Ｂ３とりＯツク信号１及び
バス信号２との間は電気的に接続されて、機能ブロック
８１〜Ｂ３においてデータ処理が行われる。
しかる後、例えば機能ブロックＢ１がデータ処理を終え
ると、命令レジスタ３に取込まれている動作終了命令が
セレクタ４により解読され、ブロック制御信ＱＥ１（＝
０）がクロック信号用スイッチＳＣ１及びバス信号用ス
イッチ８８１に送られる。その結果、機能ブロックＢ１
がクロック信号１及びバス信号２と電気的に遮断される
。つまり、現在データ処理中の機能ブロック８２．Ｂ３
のみがクロック及びバス信号２と接続されており、デー
タ処理を行わない機能ブロックＢｌ、Ｂ４をクロック及
びバス信号１．２から遮断することにより負荷容量の軽
減を図る。。
ると、命令レジスタ３に取込まれている動作終了命令が
セレクタ４により解読され、ブロック制御信ＱＥ１（＝
０）がクロック信号用スイッチＳＣ１及びバス信号用ス
イッチ８８１に送られる。その結果、機能ブロックＢ１
がクロック信号１及びバス信号２と電気的に遮断される
。つまり、現在データ処理中の機能ブロック８２．Ｂ３
のみがクロック及びバス信号２と接続されており、デー
タ処理を行わない機能ブロックＢｌ、Ｂ４をクロック及
びバス信号１．２から遮断することにより負荷容量の軽
減を図る。。
このように、全ての機能ブロック８１〜Ｂ４のうち、デ
ータ処理を行う機能ブロックのみに、クロック信号１及
びバス信号２を送るようにしたため、クロック信号１及
びバス信号２に余分な負荷容量が与えられることはない
。その結果、不要な消費電力も避けることができ、高速
動作も可能となる。
ータ処理を行う機能ブロックのみに、クロック信号１及
びバス信号２を送るようにしたため、クロック信号１及
びバス信号２に余分な負荷容量が与えられることはない
。その結果、不要な消費電力も避けることができ、高速
動作も可能となる。
以上説明したように、この発明によれば、データ処理を
行なっている機能ブロックのみに信号線が接続されるよ
うにしたため、信号線にかかる負荷容量を低減させ、不
要な消費電力をなくし、高速動作を実現することができ
る。
行なっている機能ブロックのみに信号線が接続されるよ
うにしたため、信号線にかかる負荷容量を低減させ、不
要な消費電力をなくし、高速動作を実現することができ
る。
第１図は、この発明の一実施例である複数の機能ブロッ
クを有するデータ処理装置の機能ブロック及びバス配線
の構成を示した図、第２図は従来の複数の機能ブロック
を有するデータ処理装置の機能ブロック及びバス配線の
構成を示した図である。 図において、１はクロック信号、２はバス信号、３は命
令レジスタ、４はセレクタ、８１〜Ｂ４は機能ブロック
、ＳＣＩ〜ＳＣ４はクロック信号用スイッチ、８８１〜
ＳＢ４はバス信号用スイッチ、Ｅ１〜Ｅ４はブロック制
御信号である。 なお、各図中同一符号は同・−または相当部分を示す。
クを有するデータ処理装置の機能ブロック及びバス配線
の構成を示した図、第２図は従来の複数の機能ブロック
を有するデータ処理装置の機能ブロック及びバス配線の
構成を示した図である。 図において、１はクロック信号、２はバス信号、３は命
令レジスタ、４はセレクタ、８１〜Ｂ４は機能ブロック
、ＳＣＩ〜ＳＣ４はクロック信号用スイッチ、８８１〜
ＳＢ４はバス信号用スイッチ、Ｅ１〜Ｅ４はブロック制
御信号である。 なお、各図中同一符号は同・−または相当部分を示す。
Claims (2)
- （１）信号線により各々が制御手段と連結された複数の
機能ブロックから構成されているデータ処理装置であっ
て、 前記制御手段による命令を読み取り、前記機能ブロック
のいずれを動作すべきかを判別し、当該判別結果をブロ
ック制御信号として出力するブロック判別手段と、 各前記機能ブロックと前記信号線の間に接続され、前記
ブロック制御信号に従い、動作すべき前記機能ブロック
と前記信号線の電気的接続および、他の前記機能ブロッ
クと前記信号線の電気的遮断を行うスイッチング手段と
を備えたことを特徴とするデータ処理装置。 - （２）前記機能ブロックは演算処理、通信処理等を施す
制御回路である特許請求の範囲第１項記載のデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008395A JPS63175910A (ja) | 1987-01-16 | 1987-01-16 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62008395A JPS63175910A (ja) | 1987-01-16 | 1987-01-16 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63175910A true JPS63175910A (ja) | 1988-07-20 |
Family
ID=11691998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62008395A Pending JPS63175910A (ja) | 1987-01-16 | 1987-01-16 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63175910A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5637932A (en) * | 1990-11-27 | 1997-06-10 | Hitachi, Ltd. | Power consumption control system |
| US6088808A (en) * | 1989-12-15 | 2000-07-11 | Hitachi, Ltd. | Low power consumption semiconductor integrated circuit device and microprocessor |
| US6785761B2 (en) | 1992-03-31 | 2004-08-31 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US7882380B2 (en) | 2006-04-20 | 2011-02-01 | Nvidia Corporation | Work based clock management for display sub-system |
| US7937606B1 (en) | 2006-05-18 | 2011-05-03 | Nvidia Corporation | Shadow unit for shadowing circuit status |
-
1987
- 1987-01-16 JP JP62008395A patent/JPS63175910A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6088808A (en) * | 1989-12-15 | 2000-07-11 | Hitachi, Ltd. | Low power consumption semiconductor integrated circuit device and microprocessor |
| US6671815B2 (en) | 1989-12-15 | 2003-12-30 | Hitachi, Ltd. | Low power consumption semiconductor integrated circuit device and microprocessor |
| US5637932A (en) * | 1990-11-27 | 1997-06-10 | Hitachi, Ltd. | Power consumption control system |
| US6785761B2 (en) | 1992-03-31 | 2004-08-31 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US7082543B2 (en) | 1992-03-31 | 2006-07-25 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US7506185B2 (en) | 1992-03-31 | 2009-03-17 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| US8117468B2 (en) | 1992-03-31 | 2012-02-14 | Chong Ming Lin | Selective power-down for high performance CPU/system |
| US7882380B2 (en) | 2006-04-20 | 2011-02-01 | Nvidia Corporation | Work based clock management for display sub-system |
| US7937606B1 (en) | 2006-05-18 | 2011-05-03 | Nvidia Corporation | Shadow unit for shadowing circuit status |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63175910A (ja) | デ−タ処理装置 | |
| JP4015986B2 (ja) | 半導体集積回路装置 | |
| JP2753123B2 (ja) | 制御モード選択式通信コントローラ | |
| JPS5937639U (ja) | 工業用処理装置 | |
| EP0976055B1 (en) | Data-path architecture for speed | |
| JPS6136859A (ja) | インタフエ−ス制御装置 | |
| JPH04123217A (ja) | 外部端子の状態切換回路 | |
| KR890008835Y1 (ko) | 컴퓨터 시스템의 비동기통신 포트 선택회로 | |
| JPS62251805A (ja) | シ−ケンスコントロ−ラの入力装置 | |
| JPH0253160A (ja) | バス幅制御回路 | |
| JPH0520476A (ja) | 半導体集積回路 | |
| JPS585845A (ja) | マイクロプロセツサ | |
| JPH04167043A (ja) | 携帯型電子機器 | |
| JPH0410135A (ja) | データの高速処理方式 | |
| JPH02257351A (ja) | 通信制御方式 | |
| JPS63185254A (ja) | デ−タ転送制御装置 | |
| JPH02130027U (ja) | ||
| JPH0622006B2 (ja) | シングルチップ・マイクロコンピュータ | |
| JPH0778778B2 (ja) | マイクロコンピュータ | |
| JPH02176985A (ja) | 光学文字読取装置 | |
| JPH03255561A (ja) | 情報処理装置 | |
| JPH0328985A (ja) | マイクロコンピュータ | |
| JPH04138513A (ja) | 入力デバイスセレクタ | |
| JPS6370450A (ja) | 半導体集積回路 | |
| JPH02111802U (ja) |