JP2753123B2 - 制御モード選択式通信コントローラ - Google Patents
制御モード選択式通信コントローラInfo
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Description
【発明の詳細な説明】 ［目 次］ 概要 産業上の利用分野 従来の技術（第12図） 発明が解決しようとする課題 課題を解決するための手段［第１図（ａ），（ｂ）］ 作 用［第１図（ａ），（ｂ）］ 実 施 例 第１実施例の説明（第２〜５図） 第２実施例の説明（第６〜11図） 発明の効果 ［概 要］ データ通信のための通信コントローラで、特に制御モ
ードを選択できる通信コントローラに関し、 制御モードを切り替えられるようにして、高機能デー
タ端末，簡易機能データ端末，複数ポートデータ端末な
ど多様な端末に対応できるようにすることを目的とし、 CPU,CPU周辺回路部，回線インタフェース部，データ
通信部およびプロセッサ間インタフェース部を有する通
信コントローラにおいて、プロセッサ間インタフェース
部バイパス用バスセレクタ部をそなえ、プロセッサ間イ
ンタフェース部をバイパスさせるようにバスセレクタ部
を切り替えて、CPUにより回線インタフェース部および
データ通信部を制御するシングルモードと、プロセッサ
間インタフェース部を経由させるようバスセレクタ部を
切り替えて、CPUにより回線インタフェース部を制御す
ると共に外部の他のCPUによってデータ系バスを介しデ
ータ通信部を制御するマルチモードとを選択できるよう
に構成する。
ードを選択できる通信コントローラに関し、 制御モードを切り替えられるようにして、高機能デー
タ端末，簡易機能データ端末，複数ポートデータ端末な
ど多様な端末に対応できるようにすることを目的とし、 CPU,CPU周辺回路部，回線インタフェース部，データ
通信部およびプロセッサ間インタフェース部を有する通
信コントローラにおいて、プロセッサ間インタフェース
部バイパス用バスセレクタ部をそなえ、プロセッサ間イ
ンタフェース部をバイパスさせるようにバスセレクタ部
を切り替えて、CPUにより回線インタフェース部および
データ通信部を制御するシングルモードと、プロセッサ
間インタフェース部を経由させるようバスセレクタ部を
切り替えて、CPUにより回線インタフェース部を制御す
ると共に外部の他のCPUによってデータ系バスを介しデ
ータ通信部を制御するマルチモードとを選択できるよう
に構成する。
［産業上の利用分野］ 本発明は、データ通信のための通信コントローラに関
し、特に制御モードを選択できる通信コントローラに関
する。
し、特に制御モードを選択できる通信コントローラに関
する。
近年、ISDNの発展などにより、データ通信の必要性が
増加している。
増加している。
また、かかるデータ通信において、呼制御は回線イン
タフェース部で行なわれ、データ端末の制御はデータ通
信部で行なわれるが、これらの回線インタフェース部と
データ通信部は共にCPUで制御されるようになってい
る。
タフェース部で行なわれ、データ端末の制御はデータ通
信部で行なわれるが、これらの回線インタフェース部と
データ通信部は共にCPUで制御されるようになってい
る。
さらに、LSI技術や１つの半導体に複数の回路を形成
するASIC（Application Specific Integrated Circui
t）技術の進歩により、CPUをコアとして回線インタフェ
ース部，データ通信部等の各種回路を一体化した通信コ
ントローラも提案されている。
するASIC（Application Specific Integrated Circui
t）技術の進歩により、CPUをコアとして回線インタフェ
ース部，データ通信部等の各種回路を一体化した通信コ
ントローラも提案されている。
一方において、データ通信も多様化し、簡易的な手段
から複雑な手段まであり、１つのCPUで、回線インタフ
ェース部の制御とデータ通信部の制御とが行なえる場合
と、データ通信部は別のCPUで行なう場合とがある。そ
のために、CPUをコアとして回線インタフェース部，デ
ータ通信部等の各種回路を一体化した通信コントローラ
の設計においては、高機能データ端末から簡易機能デー
タ端末，複数ポートデータ端末まで多様な端末に対応す
ることができ、柔軟性のあるアーキテクチァが必要とさ
れている。
から複雑な手段まであり、１つのCPUで、回線インタフ
ェース部の制御とデータ通信部の制御とが行なえる場合
と、データ通信部は別のCPUで行なう場合とがある。そ
のために、CPUをコアとして回線インタフェース部，デ
ータ通信部等の各種回路を一体化した通信コントローラ
の設計においては、高機能データ端末から簡易機能デー
タ端末，複数ポートデータ端末まで多様な端末に対応す
ることができ、柔軟性のあるアーキテクチァが必要とさ
れている。
［従来の技術］ 第12図は従来の通信コントローラの構成例を示すブロ
ック図であるが、この第12図において、101,102はCPU,1
03は呼制御を行なう回線インタフェース部,104はデータ
端末の制御を行なうデータ通信部,105は回線インタフェ
ース部103とデータ通信部104との間に設けられデュアル
ポートRAMなどで構成されるるプロセッサ間インタフェ
ース部であるが、回線インタフェース部103はCPU101に
よって制御され、データ通信部104は別のCPU102によっ
て制御され、CPU101,102間の通信はプロセッサ間インタ
フェース部105を介して行なうようになっている。
ック図であるが、この第12図において、101,102はCPU,1
03は呼制御を行なう回線インタフェース部,104はデータ
端末の制御を行なうデータ通信部,105は回線インタフェ
ース部103とデータ通信部104との間に設けられデュアル
ポートRAMなどで構成されるるプロセッサ間インタフェ
ース部であるが、回線インタフェース部103はCPU101に
よって制御され、データ通信部104は別のCPU102によっ
て制御され、CPU101,102間の通信はプロセッサ間インタ
フェース部105を介して行なうようになっている。
［発明が解決しようとする課題］ しかしながら、このような従来のデータ通信コントロ
ーラの構成では、簡易な手順をもつデータ通信において
も、２つのCPUが必要であり、更に複数のデータ通信を
実現するときにはこの通信コントローラは使えないとい
う問題点がある。
ーラの構成では、簡易な手順をもつデータ通信において
も、２つのCPUが必要であり、更に複数のデータ通信を
実現するときにはこの通信コントローラは使えないとい
う問題点がある。
本発明は、このような問題点に鑑みなされたもので、
制御モードを切り替えられるようにして、高機能データ
端末，簡易機能データ端末，複数ポートデータ端末など
多様な端末に対応できるようにした、制御モード選択式
通信コントローラを提供することを目的としている。
制御モードを切り替えられるようにして、高機能データ
端末，簡易機能データ端末，複数ポートデータ端末など
多様な端末に対応できるようにした、制御モード選択式
通信コントローラを提供することを目的としている。
［課題を解決するための手段］ 第１図（ａ）は第１の発明の原理ブロック図である
が、この第１図（ａ）において、１はこの通信コントロ
ーラのコアとなるCPU、２はCPU1を動作させるために必
要なCPU周辺回路部、３は呼制御を行なう回線インタフ
ェース部であり、これらのCPU1,CPU周辺回路部2,回線イ
ンタフェース部３は回線系バス７を介して接続されてい
る。
が、この第１図（ａ）において、１はこの通信コントロ
ーラのコアとなるCPU、２はCPU1を動作させるために必
要なCPU周辺回路部、３は呼制御を行なう回線インタフ
ェース部であり、これらのCPU1,CPU周辺回路部2,回線イ
ンタフェース部３は回線系バス７を介して接続されてい
る。
４はデータ端末の制御を行なうデータ通信部であり、
このデータ通信部４はデータ系バス８につながってい
る。
このデータ通信部４はデータ系バス８につながってい
る。
５はプロセッサ間インタフェース部で、このプロセッ
サ間インタフェース部５は、CPU周辺回路部2,回線イン
タフェース部３とデータ通信部４との間、即ち回線系バ
ス７とデータ系バス８との間に設けられているものであ
る。
サ間インタフェース部５は、CPU周辺回路部2,回線イン
タフェース部３とデータ通信部４との間、即ち回線系バ
ス７とデータ系バス８との間に設けられているものであ
る。
また、６はバスセレクタ部で、このバスセレクタ部６
は、プロセッサ間インタフェース部５をバイパスさせた
り（実線ルート参照）、プロセッサ間インタフェース部
５を経由させたり（点線ルート参照）するように切り替
わるものである。
は、プロセッサ間インタフェース部５をバイパスさせた
り（実線ルート参照）、プロセッサ間インタフェース部
５を経由させたり（点線ルート参照）するように切り替
わるものである。
第１図（ｂ）は第２の発明の原理ブロック図である
が、この第１図（ｂ）に示すものも、CPU1,CPU周辺回路
部2,回線インタフェース部3,データ通信部４およびプロ
セッサ間インタフェース部５を有するとともに、プロセ
ッサ間インタフェース部５をバイパスさせたり（実線ル
ート参照）、プロセッサ間インタフェース部５を経由さ
せたり（点線ルート参照）するように切り替わる第１バ
スセレクタ部６を有するが、更にこの第２の発明では、
データ通信部４とデータ通信部４へのデータ系のバス８
との間にプロセッサ間インタフェース部５を配置するた
めの第２バスセレクタ部９をそなえている。
が、この第１図（ｂ）に示すものも、CPU1,CPU周辺回路
部2,回線インタフェース部3,データ通信部４およびプロ
セッサ間インタフェース部５を有するとともに、プロセ
ッサ間インタフェース部５をバイパスさせたり（実線ル
ート参照）、プロセッサ間インタフェース部５を経由さ
せたり（点線ルート参照）するように切り替わる第１バ
スセレクタ部６を有するが、更にこの第２の発明では、
データ通信部４とデータ通信部４へのデータ系のバス８
との間にプロセッサ間インタフェース部５を配置するた
めの第２バスセレクタ部９をそなえている。
［作 用］ 上述の第１の発明にかかる制御モード選択式通信コン
トローラでは、プロセッサ間インタフェース部５をバイ
パスさせるように、バスセレクタ部６を切り替えると
［第１図（ａ）の実線ルート参照］、CPU1によって回線
インタフェース部３およびデータ通信部４を制御するシ
ングルモードを実現することができる。
トローラでは、プロセッサ間インタフェース部５をバイ
パスさせるように、バスセレクタ部６を切り替えると
［第１図（ａ）の実線ルート参照］、CPU1によって回線
インタフェース部３およびデータ通信部４を制御するシ
ングルモードを実現することができる。
一方、プロセッサ間インタフェース部５を経由させる
ように、バスセレクタ部６を切り替えると［第１図
（ａ）の点線ルート参照］、CPU1によって回線インタフ
ェース部３を制御するとともに、外部の他のCPUによっ
てデータ系バス８を介しデータ通信部４を制御するマル
チモードを実現することができる。
ように、バスセレクタ部６を切り替えると［第１図
（ａ）の点線ルート参照］、CPU1によって回線インタフ
ェース部３を制御するとともに、外部の他のCPUによっ
てデータ系バス８を介しデータ通信部４を制御するマル
チモードを実現することができる。
また、第２の発明にかかる制御モード選択式通信コン
トローラでは、少なくともプロセッサ間インタフェース
部５をバイパスさせるように、第１バスセレクタ部６を
切り替えると［第１図（ｂ）の実線ルート参照］、CPU1
によって回線インタフェース部３およびデータ通信部４
を制御するシングルモードを実現することができる。
トローラでは、少なくともプロセッサ間インタフェース
部５をバイパスさせるように、第１バスセレクタ部６を
切り替えると［第１図（ｂ）の実線ルート参照］、CPU1
によって回線インタフェース部３およびデータ通信部４
を制御するシングルモードを実現することができる。
さらに、プロセッサ間インタフェース部５を経由させ
るように、第１バスセレクタ部６を切り替えるとともに
［第１図（ｂ）の点線ルート参照］、プロセッサ間イン
タフェース部５をバイパスさせるように、第２バスセレ
クタ部９を切り替えることにより［第１図（ｂ）の実線
ルート参照］、CPU1によって回線インタフェース部３を
制御するとともに、外部の他のCPUによってデータ系バ
ス８を介しデータ通信部４を制御するマルチモードを実
現することができる。
るように、第１バスセレクタ部６を切り替えるとともに
［第１図（ｂ）の点線ルート参照］、プロセッサ間イン
タフェース部５をバイパスさせるように、第２バスセレ
クタ部９を切り替えることにより［第１図（ｂ）の実線
ルート参照］、CPU1によって回線インタフェース部３を
制御するとともに、外部の他のCPUによってデータ系バ
ス８を介しデータ通信部４を制御するマルチモードを実
現することができる。
さらにまた、プロセッサ間インタフェース部５をバイ
パスさせるように、第１バスセレクタ部６を切り替える
とともに［第１図（ｂ）の点線ルート参照］、第２バス
セレクタ部９をプロセッサ間インタフェース部５側へ切
り替えることにより［第１図（ｂ）の点線ルート参
照］、CPU1でデータ通信部４を制御しプロセッサ間イン
タフェース部５で他の通信コントローラとの通信を行な
いうるスレーブモードを実現することができる。
パスさせるように、第１バスセレクタ部６を切り替える
とともに［第１図（ｂ）の点線ルート参照］、第２バス
セレクタ部９をプロセッサ間インタフェース部５側へ切
り替えることにより［第１図（ｂ）の点線ルート参
照］、CPU1でデータ通信部４を制御しプロセッサ間イン
タフェース部５で他の通信コントローラとの通信を行な
いうるスレーブモードを実現することができる。
［実 施 例］ 以下、図面を参照して本発明の実施例を説明する。
（ａ）第１実施例の説明 第2,4図は本発明の第１実施例を示すブロック図で、
この第１実施例にかかる制御モード選択式通信コントロ
ーラは、第2,4図に示すように、CPU1,CPU周辺回路部2,
回線インタフェース部3,データ通信部４およびプロセッ
サ間インタフェース部５をそなえるとともに、バスセレ
クタ部６をそなえ、これらをASIC技術を用いて一体化し
て、例えば１つのLSI内に収納している。
この第１実施例にかかる制御モード選択式通信コントロ
ーラは、第2,4図に示すように、CPU1,CPU周辺回路部2,
回線インタフェース部3,データ通信部４およびプロセッ
サ間インタフェース部５をそなえるとともに、バスセレ
クタ部６をそなえ、これらをASIC技術を用いて一体化し
て、例えば１つのLSI内に収納している。
ここで、CPU1はこの通信コントローラのコアとなるも
ので、CPU周辺回路部２は、CPU1を動作させるために必
要なタイマ回路や割り込み回路等を含んで構成されたも
ので、回線インタフェース部３は呼制御を行なうもの
で、これらのCPU1,CPU周辺回路部2,回線インタフェース
部３は回線系バス７を介して接続されている。
ので、CPU周辺回路部２は、CPU1を動作させるために必
要なタイマ回路や割り込み回路等を含んで構成されたも
ので、回線インタフェース部３は呼制御を行なうもの
で、これらのCPU1,CPU周辺回路部2,回線インタフェース
部３は回線系バス７を介して接続されている。
データ通信部４はデータ端末の制御を行なうものであ
り、このデータ通信部４はデータ系バス８につながって
いる。
り、このデータ通信部４はデータ系バス８につながって
いる。
プロセッサ間インタフェース部５は、CPU周辺回路部
2,回線インタフェース部３とデータ通信部４との間、即
ち回線系バス７とデータ系バス８との間に設けられるも
ので、このプロセッサ間インタフェース部５としては例
えばデュアルポートRAMが使用される。
2,回線インタフェース部３とデータ通信部４との間、即
ち回線系バス７とデータ系バス８との間に設けられるも
ので、このプロセッサ間インタフェース部５としては例
えばデュアルポートRAMが使用される。
バスセレクタ部６は、プロセッサ間インタフェース部
５をバイパスさせたり（第２図参照）、プロセッサ間イ
ンタフェース部５を経由させたり（第４図参照）するよ
うに切り替わるものである。
５をバイパスさせたり（第２図参照）、プロセッサ間イ
ンタフェース部５を経由させたり（第４図参照）するよ
うに切り替わるものである。
次に、本実施例にかかる制御モード選択式通信コント
ローラを用いて、シングロモードおよびマルモードの実
現の仕方について説明する。
ローラを用いて、シングロモードおよびマルモードの実
現の仕方について説明する。
（１−１）シングルモードの実現について（第2,3図参
照） シングルモードとは、簡易的な手順のデータ端末でソ
フトウェアの負荷が少なく、コントローラ内蔵のCPU1に
よって回線インタフェース部３およびデータ通信部４を
共に制御するモードで、このシングルモードは、第２図
に示すように、プロセッサ間インタフェース部５をバイ
パスさせるように、バスセレクタ部６を切り替えればよ
い。
照） シングルモードとは、簡易的な手順のデータ端末でソ
フトウェアの負荷が少なく、コントローラ内蔵のCPU1に
よって回線インタフェース部３およびデータ通信部４を
共に制御するモードで、このシングルモードは、第２図
に示すように、プロセッサ間インタフェース部５をバイ
パスさせるように、バスセレクタ部６を切り替えればよ
い。
このようにすれば本通信コントローラを簡易機能デー
タ端末などに適用することができる。
タ端末などに適用することができる。
第３図に簡易機能データ端末の構成例を示すが、この
第３図において、本通信コントローラC1の回線系バス７
には、プログラム等を格納するROM10,データを格納する
RAM11が接続され、同データ通信部４にはデータ端末12
が接続され、同回線インタフェース部３には外部への回
線13が接続されている。
第３図において、本通信コントローラC1の回線系バス７
には、プログラム等を格納するROM10,データを格納する
RAM11が接続され、同データ通信部４にはデータ端末12
が接続され、同回線インタフェース部３には外部への回
線13が接続されている。
（１−２）マルチモードの実現について（第4,5図参
照） マルチモードとは、高機能な手順のデータ端末でソフ
トウェアの負荷が重く、CPU1によって回線インタフェー
ス部３を制御するとともに、外部の他のCPUによってデ
ータ系バス８を介しデータ通信部４を制御するモード
で、このマルチモードは、第４図に示すように、プロセ
ッサ間インタフェース部５を経由させるように、バスセ
レクタ部６を切り替えればよい。
照） マルチモードとは、高機能な手順のデータ端末でソフ
トウェアの負荷が重く、CPU1によって回線インタフェー
ス部３を制御するとともに、外部の他のCPUによってデ
ータ系バス８を介しデータ通信部４を制御するモード
で、このマルチモードは、第４図に示すように、プロセ
ッサ間インタフェース部５を経由させるように、バスセ
レクタ部６を切り替えればよい。
このようにすれば本通信コントローラを高機能データ
端末などに適用することができる。
端末などに適用することができる。
第５図に高機能データ端末の構成例を示すが、この第
５図において、本通信コントローラC1の回線系バス７に
は、プログラム等を格納するROM10,データを格納するRA
M11が接続され、同データ通信部４には高機能データ端
末12が接続され、同回線インタフェース部３には外部へ
の回線13が接続され、データ系バス８には、外部CPU14,
プログラム等を格納するROM15,データを格納するRAM16
が接続されている。
５図において、本通信コントローラC1の回線系バス７に
は、プログラム等を格納するROM10,データを格納するRA
M11が接続され、同データ通信部４には高機能データ端
末12が接続され、同回線インタフェース部３には外部へ
の回線13が接続され、データ系バス８には、外部CPU14,
プログラム等を格納するROM15,データを格納するRAM16
が接続されている。
これにより、回線インタフェース部３をコントローラ
C1内のCPU1によって制御するとともに、データ通信部４
を外部の他のCPU14によって制御することができるので
ある。
C1内のCPU1によって制御するとともに、データ通信部４
を外部の他のCPU14によって制御することができるので
ある。
また、このときCPU1,14間の通信はプロセッサ間イン
タフェース部５を介して行なわれる。
タフェース部５を介して行なわれる。
このようにソフトウェアの処理能力に応じて選択でき
る柔軟性の有るアーキテクチャを持つことにより、シン
グルモードあるいはマルチモードのいずれにも切り替え
ることができ、これにより１つの通信コントローラによ
って、簡易機能データ端末や高機能データ端末など多様
な端末に対応することができ、汎用性のある通信コント
ローラを提供できるものである。
る柔軟性の有るアーキテクチャを持つことにより、シン
グルモードあるいはマルチモードのいずれにも切り替え
ることができ、これにより１つの通信コントローラによ
って、簡易機能データ端末や高機能データ端末など多様
な端末に対応することができ、汎用性のある通信コント
ローラを提供できるものである。
（ｂ）第２実施例の説明 第6,8,10図は本発明の第２実施例を示すブロック図
で、この第２実施例にかかる制御モード選択式通信コン
トローラは、第6,8,10図に示すように、CPU1,CPU周辺回
路部2,回線インタフェース部3,データ通信部４およびプ
ロセッサ間インタフェース部５をそなえるとともに、第
1,第２バスセレクタ部6,9をそなえ、これらをASIC技術
を用いて一体化して、例えば１つのLSI内に収納してい
る。
で、この第２実施例にかかる制御モード選択式通信コン
トローラは、第6,8,10図に示すように、CPU1,CPU周辺回
路部2,回線インタフェース部3,データ通信部４およびプ
ロセッサ間インタフェース部５をそなえるとともに、第
1,第２バスセレクタ部6,9をそなえ、これらをASIC技術
を用いて一体化して、例えば１つのLSI内に収納してい
る。
ここで、CPU1,CPU周辺回路部2,回線インタフェース部
3,データ通信部4,プロセッサ間インタフェース部５およ
び第１バスセレクタ部６については、前述の第１実施例
のものと同じものであるので、その説明は省略する。
3,データ通信部4,プロセッサ間インタフェース部５およ
び第１バスセレクタ部６については、前述の第１実施例
のものと同じものであるので、その説明は省略する。
この第２実施例において特徴とする部材は、第２バス
セレクタ部９であるが、この第２バスセレクタ部９は、
データ通信部４とデータ通信部４へのデータ系バス８と
の間にプロセッサ間インタフェース部５を配置するため
のものである。
セレクタ部９であるが、この第２バスセレクタ部９は、
データ通信部４とデータ通信部４へのデータ系バス８と
の間にプロセッサ間インタフェース部５を配置するため
のものである。
次に、この第２実施例にかかる制御モード選択式通信
コントローラを用いて、シングロモード，マルモードお
よびスレーブモードの実現の仕方について説明する。
コントローラを用いて、シングロモード，マルモードお
よびスレーブモードの実現の仕方について説明する。
（２−１）シングルモードの実現について（第6,7図参
照） シングルモードとは、前述のごとく、簡易的な手順の
データ端末でソフトウェアの負荷が少なく、コントロー
ラ内蔵のCPU1によって回線インタフェース部３およびデ
ータ通信部４を共に制御するモードで、このシングルモ
ードは、第６図に示すように、プロセッサ間インタフェ
ース部５をバイパスさせるように、第１バスセレクタ部
６を切り替えればよい。なお、このとき第２バスセレク
タ部９は、プロセッサ間インタフェース部５をバイパス
させるように切り替わっている。
照） シングルモードとは、前述のごとく、簡易的な手順の
データ端末でソフトウェアの負荷が少なく、コントロー
ラ内蔵のCPU1によって回線インタフェース部３およびデ
ータ通信部４を共に制御するモードで、このシングルモ
ードは、第６図に示すように、プロセッサ間インタフェ
ース部５をバイパスさせるように、第１バスセレクタ部
６を切り替えればよい。なお、このとき第２バスセレク
タ部９は、プロセッサ間インタフェース部５をバイパス
させるように切り替わっている。
このようにすれば本通信コントローラC2を簡易機能デ
ータ端末などに適用することができる。
ータ端末などに適用することができる。
第７図に簡易機能データ端末の構成例を示すが、この
第７図において、本通信コントローラC2の回線系バス７
には、プログラム等を格納するROM10,データを格納する
RAM11が接続され、同データ通信部４にはデータ端末12
が接続され、同回線インタフェース部３には外部への回
線13が接続されている。
第７図において、本通信コントローラC2の回線系バス７
には、プログラム等を格納するROM10,データを格納する
RAM11が接続され、同データ通信部４にはデータ端末12
が接続され、同回線インタフェース部３には外部への回
線13が接続されている。
（２−２）マルチモードの実現について（第8,9図参
照） マルチモードとは、高機能な手順のデータ端末でソフ
トウェアの負荷が重く、CPU1によって回線インタフェー
ス部３を制御するとともに、外部の他のCPUによってデ
ータ系バス８を介しデータ通信部４を制御するモード
で、このマルチモードは、第８図に示すように、プロセ
ッサ間インタフェース部５を経由させるように、バスセ
レクタ部６を切り替えればよい。なお、このとき第２バ
スセレクタ部９は、プロセッサ間インタフェース部５を
バイパスさせるように切り替わっている。
照） マルチモードとは、高機能な手順のデータ端末でソフ
トウェアの負荷が重く、CPU1によって回線インタフェー
ス部３を制御するとともに、外部の他のCPUによってデ
ータ系バス８を介しデータ通信部４を制御するモード
で、このマルチモードは、第８図に示すように、プロセ
ッサ間インタフェース部５を経由させるように、バスセ
レクタ部６を切り替えればよい。なお、このとき第２バ
スセレクタ部９は、プロセッサ間インタフェース部５を
バイパスさせるように切り替わっている。
このようにすれば本通信コントローラC2を高機能デー
タ端末などに適用することができる。
タ端末などに適用することができる。
第９図に高機能データ端末の構成例を示すが、この第
９図において、本通信コントローラC2の回線系バス７に
は、プログラム等を格納するROM10,データを格納するRA
M11が接続され、同データ通信部４には高機能データ端
末12が接続され、同回線インタフェース部３には外部へ
の回線13が接続され、データ系バス８には、外部CPU14,
プログラム等を格納するROM15,データを格納するRAM16
が接続されている。
９図において、本通信コントローラC2の回線系バス７に
は、プログラム等を格納するROM10,データを格納するRA
M11が接続され、同データ通信部４には高機能データ端
末12が接続され、同回線インタフェース部３には外部へ
の回線13が接続され、データ系バス８には、外部CPU14,
プログラム等を格納するROM15,データを格納するRAM16
が接続されている。
これにより、回線インタフェース部３をコントローラ
C2内のCPU1によって制御するとともに、データ通信部４
を外部の他のCPU14によって制御することができるので
ある。
C2内のCPU1によって制御するとともに、データ通信部４
を外部の他のCPU14によって制御することができるので
ある。
また、このときCPU1,14間の通信はプロセッサ間イン
タフェース部５を介して行なわれる。
タフェース部５を介して行なわれる。
（２−３）スレーブモードの実現について（第10,11図
参照） スレーブモードとは、CPU1でデータ通信部４を制御し
プロセッサ間インタフェース部５で他の通信コントロー
ラとの通信を行ないうるモードで、このスレーブモード
は、第10図に示すように、プロセッサ間インタフェース
部５をバイパスさせるように第１バスセレクタ部６を切
り替えるとともに、第２バスセレクタ部９をプロセッサ
間インタフェース部５側へ切り替えればよい。
参照） スレーブモードとは、CPU1でデータ通信部４を制御し
プロセッサ間インタフェース部５で他の通信コントロー
ラとの通信を行ないうるモードで、このスレーブモード
は、第10図に示すように、プロセッサ間インタフェース
部５をバイパスさせるように第１バスセレクタ部６を切
り替えるとともに、第２バスセレクタ部９をプロセッサ
間インタフェース部５側へ切り替えればよい。
このようにすれば、本通信コントローラC2をスレーブ
モード複数ポートのデータ通信機能をもつ複数ポートデ
ータ端末などに適用することができる。
モード複数ポートのデータ通信機能をもつ複数ポートデ
ータ端末などに適用することができる。
第11図に複数ポートデータ端末の構成例を示すが、こ
の第11図においては、シングルモードの通信コントロー
ラC2が１個（第11図の最上段のもの）と、スレーブモー
ドの通信コントローラC2が２個（第11図の中段および最
下段のもの）設けられており、各通信コントローラC2の
回線系バス７には、プログラム等を格納するROM10,デー
タ格納するRAM11が接続されているが、シングルモード
の通信コントローラC2の回線系バス７は他のスレーブモ
ードの通信コントローラC2のデータ系バス８に接続され
ている。なお、各通信コントローラC2のデータ通信部４
にはデータ端末12が接続されている。また、シングルモ
ードの通信コントローラC2の回線インタフェース部３に
は外部への回線13が接続されている。
の第11図においては、シングルモードの通信コントロー
ラC2が１個（第11図の最上段のもの）と、スレーブモー
ドの通信コントローラC2が２個（第11図の中段および最
下段のもの）設けられており、各通信コントローラC2の
回線系バス７には、プログラム等を格納するROM10,デー
タ格納するRAM11が接続されているが、シングルモード
の通信コントローラC2の回線系バス７は他のスレーブモ
ードの通信コントローラC2のデータ系バス８に接続され
ている。なお、各通信コントローラC2のデータ通信部４
にはデータ端末12が接続されている。また、シングルモ
ードの通信コントローラC2の回線インタフェース部３に
は外部への回線13が接続されている。
これにより、スレーブモードの通信コントローラC2に
おいては、そのCPU1でデータ通信部４を制御し、そのプ
ロセッサ間のインタフェース部５で他の通信コントロー
ラとの通信を行なうことができる。
おいては、そのCPU1でデータ通信部４を制御し、そのプ
ロセッサ間のインタフェース部５で他の通信コントロー
ラとの通信を行なうことができる。
このようにソフトウェアの処理能力に応じて選択でき
る柔軟性の有るアーキテクチャを持つことにより、シン
グルモード，マルチモードあるいはスレーブモードのい
ずれにも切り替えることができ、これにより１つの通信
コントローラによって、簡易機能データ端末，高機能デ
ータ端末，複数ポートデータ端末など多様な端末に対応
することができ、従ってこの第２実施例の場合も、汎用
性のある通信コントローラを提供できるものである。
る柔軟性の有るアーキテクチャを持つことにより、シン
グルモード，マルチモードあるいはスレーブモードのい
ずれにも切り替えることができ、これにより１つの通信
コントローラによって、簡易機能データ端末，高機能デ
ータ端末，複数ポートデータ端末など多様な端末に対応
することができ、従ってこの第２実施例の場合も、汎用
性のある通信コントローラを提供できるものである。
［発明の効果］ 以上詳述したように、本発明の制御モード選択式通信
コントローラによれば、ソフトウェアの処理能力に応じ
て選択できる柔軟性の有るアーキテクチャを持つことに
より、シングルモードあるいはマルチモードのいずれに
もまたはシングルモード，マルチモードあるいはスレー
ブモードのいずれにも切り替えることができ、これによ
り１つの通信コントローラによって、簡易機能データ端
末，高機能データ端末，複数ポートデータ端末など多様
な端末に対応することができ、汎用性のある通信コント
ローラを提供できる利点がある。
コントローラによれば、ソフトウェアの処理能力に応じ
て選択できる柔軟性の有るアーキテクチャを持つことに
より、シングルモードあるいはマルチモードのいずれに
もまたはシングルモード，マルチモードあるいはスレー
ブモードのいずれにも切り替えることができ、これによ
り１つの通信コントローラによって、簡易機能データ端
末，高機能データ端末，複数ポートデータ端末など多様
な端末に対応することができ、汎用性のある通信コント
ローラを提供できる利点がある。
第１図（ａ），（ｂ）はいずれも本発明の原理ブロック
図、 第２図は本発明の第１実施例をシングルモードで使用し
た例を示すブロック図、 第３図は本発明の第１実施例をシングルモードで使用し
た例を用いた簡易機能データ端末の構成例を示すブロッ
ク図、 第４図は本発明の第１実施例をマルチモードで使用した
例を示すブロック図、 第５図は本発明の第１実施例をマルチモードで使用した
例を用いた高機能データ端末の構成例を示すブロック
図、 第６図は本発明の第２実施例をシングルモードで使用し
た例を示すブロック図、 第７図は本発明の第２実施例をシングルモードで使用し
た例を用いた簡易機能データ端末の構成例を示すブロッ
ク図、 第８図は本発明の第２実施例をマルチモードで使用した
例を示すブロック図、 第９図は本発明の第２実施例をマルチモードで使用した
例を用いた高機能データ端末の構成例を示すブロック
図、 第10図は本発明の第２実施例をスレーブモードで使用し
た例を示すブロック図、 第11図は本発明の第２実施例をスレーブモードで使用し
た例を用いた複数ポートデータ端末の構成例を示すブロ
ック図、 第12図は従来例を示すブロック図である。 図において、 １はCPU、 ２はCPU周辺回路部、 ３は回線インタフェース部、 ４はデータ通信部、 ５はプロセッサ間インタフェース部、 ６はバスセレクタ部（第１バスセレクタ部）、 ７は回線系バス、 ８はデータ系バス、 ９は第２バスセレクタ部、 10はROM、 11はRAM、 12はデータ端末、 13は回線、 14はCPU、 15はROM、 16はRAM、 101,102はCPU、 103は回線インタフェース部、 104はデータ通信部、 105はプロセッサ間インタフェース部、 C1,C2は制御モード選択式通信コントローラである。
図、 第２図は本発明の第１実施例をシングルモードで使用し
た例を示すブロック図、 第３図は本発明の第１実施例をシングルモードで使用し
た例を用いた簡易機能データ端末の構成例を示すブロッ
ク図、 第４図は本発明の第１実施例をマルチモードで使用した
例を示すブロック図、 第５図は本発明の第１実施例をマルチモードで使用した
例を用いた高機能データ端末の構成例を示すブロック
図、 第６図は本発明の第２実施例をシングルモードで使用し
た例を示すブロック図、 第７図は本発明の第２実施例をシングルモードで使用し
た例を用いた簡易機能データ端末の構成例を示すブロッ
ク図、 第８図は本発明の第２実施例をマルチモードで使用した
例を示すブロック図、 第９図は本発明の第２実施例をマルチモードで使用した
例を用いた高機能データ端末の構成例を示すブロック
図、 第10図は本発明の第２実施例をスレーブモードで使用し
た例を示すブロック図、 第11図は本発明の第２実施例をスレーブモードで使用し
た例を用いた複数ポートデータ端末の構成例を示すブロ
ック図、 第12図は従来例を示すブロック図である。 図において、 １はCPU、 ２はCPU周辺回路部、 ３は回線インタフェース部、 ４はデータ通信部、 ５はプロセッサ間インタフェース部、 ６はバスセレクタ部（第１バスセレクタ部）、 ７は回線系バス、 ８はデータ系バス、 ９は第２バスセレクタ部、 10はROM、 11はRAM、 12はデータ端末、 13は回線、 14はCPU、 15はROM、 16はRAM、 101,102はCPU、 103は回線インタフェース部、 104はデータ通信部、 105はプロセッサ間インタフェース部、 C1,C2は制御モード選択式通信コントローラである。
Claims (2)
- 【請求項１】CPU（１），該CPU（１）を動作させるため
に必要なCPU周辺回路部（２），呼制御を行なう回線イ
ンタフェース部（３），データ端末（12）の制御を行な
うデータ通信部（４）および該CPU周辺回路部（２），
該回線インタフェース部（３）と該データ通信部（４）
との間に設けられるプロセッサ間インタフェース部
（５）を有する通信コントローラにおいて、 該プロセッサ間インタフェース部（５）をバイパスする
ためのバスセレクタ部（６）をそなえ、 該プロセッサ間インタフェース部（５）をバイパスさせ
るように該バスセレクタ部（６）を切り替えることによ
り、該CPU（１）によって該回線インタフェース部
（３）および該データ通信部（４）を制御するシングル
モードと、 該プロセッサ間インタフェース部（５）を経由させるよ
うに該バスセレクタ部（６）を切り替えることにより、
該CPU（１）によって該回線インタフェース部（３）を
制御するとともに外部の他のCPU（14）によってデータ
系バス（８）を介し該データ通信部（４）を制御するマ
ルチモードとを選択すべく構成されたことを 特徴とする、制御モード選択式通信コントローラ。 - 【請求項２】CPU（１），該CPU（１）を動作させるため
に必要なCPU周辺回路部（２），呼制御を行なう回線イ
ンタフェース部（３），データ端末（12）の制御を行な
うデータ通信部（４）および該CPU周辺回路部（２），
該回線インタフェース部（３）と該データ通信部（４）
との間に設けられるプロセッサ間インタフェース部
（５）に有する通信コントローラにおいて、 該プロセッサ間インタフェース部（５）をバイパスする
ための第１バスセレクタ部（６）と、 該データ通信部（４）と該データ通信部（４）へのデー
タ系バス（８）との間に該プロセッサ間インタフェース
部（５）を配置するための第２バスセレクタ部（９）と
をそなえ、 少なくとも該プロセッサ間インタフェース部（５）をバ
イパスさせるように該第１バスセレクタ部（６）を切り
替えることにより、該CPU（１）によって該回線インタ
フェース部（３）および該データ通信部（４）を制御す
るシングルモードと、 該プロセッサ間インタフェース部（５）を経由させるよ
うに該第１バスセレクタ部（６）を切り替えるとともに
該プロセッサ間インタフェース部（５）をバイパスさせ
るように該第２バスセレクタ部（９）を切り替えること
により、該CPU（１）によって該回線インタフェース部
（３）を制御するとともに外部の他のCPU（14）によっ
て該データ系バス（８）を介し該データ通信部（４）を
制御するマルチモードと、 該プロセッサ間インタフェース部（５）をバイパスさせ
るように該第１パスセレクタ部（６）を切り替えるとと
もに該第２バスセレクタ部（９）を該プロセッサ間イン
タフェース部（５）側へ切り替えることにより、該CPU
（１）で該データ通信部（４）を制御し該プロセッサ間
インタフェース部（５）で他の通信コントローラとの通
信を行ないうるスレーブモードとを選択すべく構成され
たことを 特徴とする、制御モード選択式通信コントローラ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225973A JP2753123B2 (ja) | 1990-08-28 | 1990-08-28 | 制御モード選択式通信コントローラ |
| US07/750,827 US5349679A (en) | 1990-08-28 | 1991-08-27 | Communication control unit for selecting a control mode of data communication and selectively bypassing an interprocessor interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225973A JP2753123B2 (ja) | 1990-08-28 | 1990-08-28 | 制御モード選択式通信コントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107033A JPH04107033A (ja) | 1992-04-08 |
| JP2753123B2 true JP2753123B2 (ja) | 1998-05-18 |
Family
ID=16837790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225973A Expired - Fee Related JP2753123B2 (ja) | 1990-08-28 | 1990-08-28 | 制御モード選択式通信コントローラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349679A (ja) |
| JP (1) | JP2753123B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE195824T1 (de) * | 1994-04-05 | 2000-09-15 | Ibm | Verfahren und system zum dynamischen auswählen eines kommunikationsmodus |
| EP0678796B1 (de) * | 1994-04-13 | 1998-06-24 | Siemens Aktiengesellschaft | Kompakte speicherprogrammierbare Steuerung und Zentraleinheit einer modularen speicherprogrammierbaren Steuerung |
| US6532547B1 (en) * | 1995-06-16 | 2003-03-11 | Emc Corporation | Redundant peripheral device subsystem |
| US20030212735A1 (en) * | 2002-05-13 | 2003-11-13 | Nvidia Corporation | Method and apparatus for providing an integrated network of processors |
| JP2004087867A (ja) * | 2002-08-28 | 2004-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
| US7397797B2 (en) * | 2002-12-13 | 2008-07-08 | Nvidia Corporation | Method and apparatus for performing network processing functions |
| US7913294B1 (en) | 2003-06-24 | 2011-03-22 | Nvidia Corporation | Network protocol processing for filtering packets |
| JP2009508201A (ja) * | 2005-09-09 | 2009-02-26 | フリースケール セミコンダクター インコーポレイテッド | 相互接続、及び相互接続の設計方法 |
| CN100447714C (zh) * | 2005-11-04 | 2008-12-31 | 英业达股份有限公司 | 多任务式计算机周边装置联机切换接口 |
| CN101894089B (zh) * | 2006-06-02 | 2013-01-16 | 旺宏电子股份有限公司 | 在多模总线的多引脚传输数据的方法及装置 |
| JP2008108123A (ja) * | 2006-10-26 | 2008-05-08 | Matsushita Electric Ind Co Ltd | モジュール実行装置、およびモジュール化プログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4490785A (en) * | 1982-05-07 | 1984-12-25 | Digital Equipment Corporation | Dual path bus structure for computer interconnection |
| US4744078A (en) * | 1985-05-13 | 1988-05-10 | Gould Inc. | Multiple path multiplexed host to network data communication system |
| US5297260A (en) * | 1986-03-12 | 1994-03-22 | Hitachi, Ltd. | Processor having a plurality of CPUS with one CPU being normally connected to common bus |
| JP2886856B2 (ja) * | 1986-04-09 | 1999-04-26 | 株式会社日立製作所 | 二重化バス接続方式 |
| EP0288648B1 (en) * | 1987-04-22 | 1992-07-08 | International Business Machines Corporation | Adapter bus switch for improving the availability of a control unit |
-
1990
- 1990-08-28 JP JP2225973A patent/JP2753123B2/ja not_active Expired - Fee Related
-
1991
- 1991-08-27 US US07/750,827 patent/US5349679A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04107033A (ja) | 1992-04-08 |
| US5349679A (en) | 1994-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |