JP2014160455A

JP2014160455A - 半導体装置

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Publication number: JP2014160455A
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Inventors: Teru Tamura; 輝田村
Original assignee: Semiconductor Energy Laboratory Co Ltd
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Priority date: 2013-01-24
Filing date: 2014-01-21
Publication date: 2014-09-04
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Abstract

【課題】複数の回路に対する電源供給を該回路の使用状況等に応じて、効率的に制御する。
【解決手段】アドレス監視回路によってキャッシュメモリ及び入出力インターフェースでのアクセス状態又は待機状態を監視し、該アクセス状態又は待機状態に応じてパワー・ゲーティングを行う構成とする。アドレス監視回路は、信号処理回路とキャッシュメモリとの間のアドレス信号、もしくは信号処理回路と入出力インターフェースとの間のアドレス信号を定期的に取得し、監視する。そして、キャッシュメモリ及び入出力インターフェースの一方が待機状態で、他方がアクセス状態であるときは、待機状態にある回路に対してパワー・ゲーティングを行う構成とする。
【選択図】図１

Description

本発明は、物（プロダクト。機械（マシン）、製品（マニュファクチャ）、組成物（コンポジション・オブ・マター）を含む。）、及び方法（プロセス。単純方法及び生産方法を含む。）に関する。特に、本発明の一形態は、半導体装置、表示装置、発光装置、それらの駆動方法、又はそれらの製造方法に関する。特に、本発明の一形態は、例えば、半導体装置又は駆動方法に関する。

近年、マイクロコンピュータなどの半導体装置の低消費電力化の技術開発が進められている。

上記半導体装置としては、例えば、電源供給の不要な期間において、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）及びメモリなどに対する電源電圧の供給を停止することが可能なマイクロコンピュータなどが挙げられる（例えば特許文献１）。

特開２００９−１１６８５１号公報

しかしながら、従来のマイクロコンピュータでは、消費電力の低減が不十分であった。例えば、従来のマイクロコンピュータでは、ＣＰＵ及びメモリなどの各回路に対する電源電圧の供給を同じタイミングで制御していたため、本来電源供給の不要な回路にも電源電圧が供給されてしまい、無駄な電力を消費していた。

そこで、本発明の一態様では、より消費電力を低減できる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、効率的なパワー・ゲーティングができる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、効率的なクロック・ゲーティングができる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、パワー・ゲーティング時におけるオーバーヘッド電力を低減できる、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、信頼性の高い、新規な構成の半導体装置などを提供することを課題の一とする。又は、本発明の一態様では、新規な構成の半導体装置などを提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、上記以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、上記以外の課題を抽出することが可能である。

本発明の一態様では、アドレス監視回路によってキャッシュメモリ及び入出力インターフェースがアクセス状態にあるか否かを監視し、キャッシュメモリ及び入出力インターフェースの状態に応じてパワー・ゲーティングを行う構成とする。該構成により、回路毎に最適な電源供給を実現し、無駄な電力消費の抑制を図る。

具体的には、アドレス監視回路は、信号処理回路とキャッシュメモリとの間のアドレス信号、又は信号処理回路と入出力インターフェースとの間のアドレス信号を定期的に取得し、監視する。そして、キャッシュメモリ及び入出力インターフェースの一方が待機状態で、他方がアクセス状態であるときは、待機状態にある回路に対してパワー・ゲーティングを行う構成とする。

本発明の一態様は、バスラインに電気的に接続された信号処理回路、キャッシュメモリ、及び入出力インターフェースと、信号処理回路、キャッシュメモリ、及び入出力インターフェースがアクセス状態にあるか否かを監視するアドレス監視回路と、それぞれが信号処理回路、キャッシュメモリ、及び入出力インターフェースのいずれか一に電気的に接続され、パワー・ゲーティング制御信号に従って、それぞれの回路への電源供給の有無を切り換える第１のスイッチ乃至第３のスイッチと、信号処理回路、キャッシュメモリ、及び入出力インターフェースの状態に応じて、パワー・ゲーティング制御信号を出力する電源制御回路と、を有する半導体装置である。

本発明の一態様において、それぞれが信号処理回路、キャッシュメモリ、及び入出力インターフェースに電気的に接続され、クロック・ゲーティング制御信号に従って、それぞれの回路へのクロック信号の供給の有無を切り換える第１の論理回路乃至第３の論理回路を有し、電源制御回路は、信号処理回路、キャッシュメモリ、及び入出力インターフェースの状態に応じて、クロック・ゲーティング制御信号を出力する半導体装置が好ましい。

本発明の一態様において、信号処理回路、キャッシュメモリ、及び入出力インターフェースと、第１のスイッチ乃至第３のスイッチの間には、それぞれ酸化物半導体膜が半導体層に用いられるトランジスタと、容量素子と、を有する半導体装置が好ましい。

本発明の一態様において、トランジスタのゲートには、クロック・ゲーティング制御信号が与えられる半導体装置が好ましい。

本発明の一態様において、クロック・ゲーティング制御信号は、電源供給を停止するためにパワー・ゲーティング制御信号を切り換えるよりも前の期間に、クロック信号の供給を停止するよう切り換える信号である半導体装置が好ましい。

本発明の一態様において、クロック・ゲーティング制御信号は、電源供給を再開するためにパワー・ゲーティング制御信号を切り換えるよりも後の期間に、クロック信号の供給を再開するよう切り換える信号である半導体装置が好ましい。

本発明の一態様により、効率的なパワー・ゲーティングを行うことで消費電力を低減できる、新規な構成の半導体装置を提供することができる。

半導体装置の一形態を説明するブロック図。半導体装置の一形態を説明するブロック図。半導体装置の一形態を説明するブロック図。半導体装置の一形態を説明する動作模式図。半導体装置の一形態を説明するブロック図。半導体装置の一形態を説明するブロック図及びタイミングチャート図。半導体装置の一形態を説明するブロック図。半導体装置の一形態を説明するブロック図及び動作模式図。半導体装置の一形態を説明するブロック図及び動作模式図。半導体装置の一形態を説明する回路図。半導体装置の一形態を説明する断面模式図。半導体装置の作製工程を示すフローチャート図及び斜視模式図。半導体装置を用いた電子機器。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また本明細書等において、トランジスタとは、ゲート（ゲート端子又はゲート電極）と、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。

ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。

なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。

なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路や領域においては同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面におけるブロック図の各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域においては一つの回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

なお各実施の形態での説明は、以下の順序で行う。
１．実施の形態１（基本構成について）
２．実施の形態２（クロック・ゲーティングを組み合わせた構成について）
３．実施の形態３（変形例について）
４．実施の形態４（キャッシュメモリについて）
５．実施の形態５（半導体装置を構成する素子について）
６．実施の形態６（半導体装置の電子部品及び該電子部品を具備する電子機器の構成例）

（実施の形態１）
本実施の形態では、半導体装置内の信号処理回路、キャッシュメモリ、及び入出力インターフェースのアクセス状態又は待機状態を監視し、信号処理回路、キャッシュメモリ、及び入出力インターフェースの状態に応じてパワー・ゲーティングを行うことで、各回路への効率的な電源供給を図る半導体装置の構成例について説明する。

まず、半導体装置のブロック図の一例について、図１を参照して説明する。

なお本明細書において半導体装置とは、半導体素子を有する装置のことをいう。なお、半導体装置は、半導体素子を含む回路を駆動させる駆動回路等を含む。なお、半導体装置は、別の基板上に配置された回路等を含む。

図１に示す半導体装置１００は、信号処理回路１０１（図中、ｃｏｒｅと略記）、キャッシュメモリ１０２（図中、ｃａｃｈｅと略記）、及び入出力インターフェース１０３（図中、Ｉ／ＯＩ／Ｆと略記）を有する。これらの回路は、バスライン１０４（図中、ＣＰＵ＿ｂｕｓと略記）を介して、電気的に接続されている。

また、図１に示す半導体装置１００は、電源制御回路１１１（図中、ＰｏｗｅｒＣｏｎｔｒｏｌｌｅｒと略記）、電源回路１１２（図中、Ｐｏｗｅｒと略記）、及びアドレス監視回路１１３（メモリーマップともいう。図中ＭＥＭ＿ｍａｐと略記）を有する。

また、図１に示す半導体装置１００は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路と電源回路１１２との間に、電源供給制御スイッチ（図中、ＳＷと略記）１２１を有する。

信号処理回路１０１は、入力される信号に従い演算処理を行う回路である。入力信号としては、例えばクロック信号、キャッシュメモリ１０２から入力される信号、入出力インターフェース１０３から入力される信号などが挙げられる。信号処理回路１０１は、キャッシュメモリ１０２及び入出力インターフェース１０３にアドレス信号を出力し、キャッシュメモリ１０２及び入出力インターフェース１０３をアクセス状態とする。信号処理回路１０１は、キャッシュメモリ１０２及び入出力インターフェース１０３から信号を取得しない場合、アドレス信号を出力せず、キャッシュメモリ１０２及び入出力インターフェース１０３を待機状態とする。なお、本明細書における信号処理回路とは、ＣＰＵ内で信号を処理する機能を有する回路のことである。なお、ＣＰＵがシングルコアの場合には半導体装置１００内に信号処理回路が一つであり、マルチコアの場合には半導体装置１００内に信号処理回路が複数ある構成となる。

キャッシュメモリ１０２は、信号処理回路１０１の演算処理の際に、一時的なデータの記憶に用いられる回路である。なお、本明細書におけるキャッシュメモリとは、信号処理回路１０１の演算処理によって算出した演算結果に相当する信号等の情報を、データ処理の高速化を図るために一時的に記憶する機能を有する回路のことである。

入出力インターフェース１０３は、信号処理回路１０１の演算結果に相当する信号を変換して出力信号を生成する回路である。入出力インターフェース１０３は、例えば出力装置用の信号を生成する機能を有する。なお、本明細書における入出力インターフェースとは、信号処理回路の演算結果に相当する信号等の情報を、出力装置に出力するインターフェースとしての機能を有する回路のことである。

なお、出力装置としては、例えばフラッシュメモリやハードディスク等の外部メモリや、ディスプレイ、スピーカー、プリンタ等の周辺機器などが挙げられる。

信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路は、バスライン１０４が有するデータバス、アドレスバス、コントロールバスを介して、データ信号、アドレス信号、コントロール信号等が入出力される。なお、本明細書におけるバスラインは、半導体装置１００内の内部バスとしての機能を有する。バスライン１０４上では、信号処理回路１０１と、キャッシュメモリ１０２又は入出力インターフェース１０３との間で、各種信号の入出力が行われ、アクセス状態又は待機状態を切り換えられる。

電源制御回路１１１は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路への電源供給の制御を行うためのパワー・ゲーティング制御信号（図中、ｐｏｗｅｒｇａｔｉｎｇｃｏｎｔｒｏｌｓｉｇｎａｌと記す）を出力する回路である。なお、本明細書における電源制御回路は、半導体装置１００内の各回路へのパワー・ゲーティング、及び／又はクロック・ゲーティングを制御するための信号を生成し、出力する機能を有する回路のことである。

電源回路１１２は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路への電源電圧を与える電位（ＶＤＤ）を供給するための回路である。なお、本明細書における電源回路は、半導体装置１００内の各回路に電源供給するための電位を生成し、出力する機能を有する回路のことである。

アドレス監視回路１１３は、キャッシュメモリ１０２又は入出力インターフェース１０３がアクセス状態にあるか否かを監視する回路である。アドレス監視回路１１３は、信号処理回路１０１とキャッシュメモリ１０２又は入出力インターフェース１０３との間で入出力されるアドレス信号を取得することで、キャッシュメモリ１０２又は入出力インターフェース１０３がアクセス状態であるか又は待機状態であるかを判定することができる。なお、本明細書におけるアドレス監視回路は、バスライン１０４で信号処理回路１０１と、キャッシュメモリ１０２又は入出力インターフェース１０３との間で入出力されるアドレス信号を取得することで半導体装置１００内の各回路の状態を監視し、各回路がアクセス状態であるか又は待機状態であるかを知らせる信号を電源制御回路１１１に出力する機能を有する回路のことである。

なおアドレス監視回路１１３は、キャッシュメモリ１０２又は入出力インターフェース１０３の状態を監視するために、予め信号処理回路１０１より出力されるアドレス信号を各回路の状態を判定するために割り当てた判定用アドレス信号として、該判定用アドレス信号を用いてキャッシュメモリ１０２又は入出力インターフェース１０３の状態を監視する構成とすることもできる。

電源供給制御スイッチ１２１は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路に対する電源供給の再開又は停止を、パワー・ゲーティング制御信号に従って切り換えるスイッチである。なお、本明細書における電源供給制御スイッチは、半導体装置１００内の各回路に対する、電源供給の再開又は停止をパワー・ゲーティング制御信号に従って切り換える機能を有するスイッチのことである。

図１に示す半導体装置１００は、アドレス監視回路１１３によって、キャッシュメモリ１０２又は入出力インターフェース１０３がアクセス状態であるか又は待機状態であるかを監視し、各回路の状態に応じてパワー・ゲーティングの実行とそれからの復帰を行う構成とする。該構成により、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の回路毎に最適な電源供給を実現し、無駄な電力消費の抑制を図ることができる。なおパワー・ゲーティングの実行とは、電源供給制御スイッチ１２１をオフにして対象となる回路への電源供給を停止することをいう。また、パワー・ゲーティングからの復帰とは、電源供給制御スイッチ１２１をオンにして対象となる回路への電源供給を再開することをいう。またパワー・ゲーティングを行うとは、特に断りのない限り、パワー・ゲーティングの実行とそれからの復帰を行うことをいう。

次いで、キャッシュメモリ１０２又は入出力インターフェース１０３の状態に応じてパワー・ゲーティングを実行する構成について説明する。各回路の状態は、信号処理回路１０１、キャッシュメモリ１０２及び入出力インターフェース１０３が取り得る、複数の状態により場合分けすることができる。そのため、図２及び図３では、信号処理回路１０１、キャッシュメモリ１０２及び入出力インターフェース１０３が取りうる複数の状態について、具体例を列挙して説明する。

なお図２及び図３中、太線矢印は、信号の入出力を表しており、バスライン１０４においてアドレス信号の入出力が生じていることを表している。また図２及び図３中、「Ｉ」は、信号処理回路１０１が、入出力インターフェース１０３と信号の入出力を行う状態であることを表している。また図２及び図３中、「Ｃ」は、信号処理回路１０１が、キャッシュメモリ１０２と信号の入出力を行う状態であることを表している。また図２及び図３中、「ＩＤ」は、付される回路が、待機状態（アイドル状態）であることを表している。また図２及び図３中、「Ａ」は、付される回路が、アクセス状態であることを表している。また図２及び図３中、「ＰＣ」は、信号処理回路１０１が、パワー・ゲーティングの実行に割り当てられたアドレス信号を、キャッシュメモリ１０２に出力する状態であることを表している。また図２及び図３中、「ＰＩ」は、信号処理回路１０１が、パワー・ゲーティングの実行に割り当てられたアドレス信号を、入出力インターフェース１０３に出力する状態であることを表している。また図２及び図３中、「Ｇ」は、付される回路が、パワー・ゲーティングにより電源供給が停止された状態であることを表している。また図２及び図３中、バツ印は、付される回路が、パワー・ゲーティングにより電源供給が停止している状態であることを表している。

まず、図２（Ａ）では、信号処理回路１０１が入出力インターフェース１０３と信号の入出力を行う状態であることを表している。この状態で、信号処理回路１０１は「Ｉ」であり、キャッシュメモリ１０２は「ＩＤ」であり、入出力インターフェース１０３は「Ａ」である。

また、図２（Ｂ）では、信号処理回路１０１がキャッシュメモリ１０２と信号の入出力を行う状態であることを表している。この状態で、信号処理回路１０１は「Ｃ」であり、キャッシュメモリ１０２は「Ａ」であり、入出力インターフェース１０３は「ＩＤ」である。

また、図２（Ｃ）では、信号処理回路１０１がキャッシュメモリ１０２への電源供給を停止するパワー・ゲーティングを実行する状態であることを表している。この状態で、信号処理回路１０１は「ＰＣ」であり、キャッシュメモリ１０２は「Ｇ」であり、入出力インターフェース１０３は「ＩＤ」である。また、電源制御回路１１１は、キャッシュメモリ１０２に接続される電源供給制御スイッチ１２１をパワー・ゲーティング制御信号によってオフにする。

また、図２（Ｄ）では、信号処理回路１０１が入出力インターフェース１０３への電源供給を停止するパワー・ゲーティングを実行する状態であることを表している。この状態で、信号処理回路１０１は「ＰＩ」であり、キャッシュメモリ１０２は「ＩＤ」であり、入出力インターフェース１０３は「Ｇ」である。また、電源制御回路１１１は、入出力インターフェース１０３に接続される電源供給制御スイッチ１２１をパワー・ゲーティング制御信号によってオフにする。

また、図３（Ａ）では、信号処理回路１０１が入出力インターフェース１０３と信号の入出力を行い、且つ信号処理回路１０１がキャッシュメモリ１０２への電源供給の停止を継続して実行する状態であることを表している。この状態で、信号処理回路１０１は「Ｉ」であり、キャッシュメモリ１０２は「Ｇ」であり、入出力インターフェース１０３は「Ａ」である。また、電源制御回路１１１は、キャッシュメモリ１０２に接続される電源供給制御スイッチ１２１をパワー・ゲーティング制御信号によってオフにする。

また、図３（Ｂ）では、信号処理回路１０１がキャッシュメモリ１０２と信号の入出力を行い、且つ信号処理回路１０１が入出力インターフェース１０３への電源供給の停止を継続して実行する状態であることを表している。この状態で、信号処理回路１０１は「Ｃ」であり、キャッシュメモリ１０２は「Ａ」であり、入出力インターフェース１０３は「Ｇ」である。また、電源制御回路１１１は、入出力インターフェース１０３に接続される電源供給制御スイッチ１２１をパワー・ゲーティング制御信号によってオフにする。

上述した図２及び図３で説明した信号処理回路１０１、キャッシュメモリ１０２及び入出力インターフェース１０３が取りうる複数の状態は、アドレス監視回路１１３により監視されており、半導体装置１００におけるパワー・ゲーティングの切り換えに用いられる。本実施の形態では、信号処理回路１０１、キャッシュメモリ１０２及び入出力インターフェース１０３が取りうる複数の状態の遷移の一例について示すことにより、具体的なパワー・ゲーティングの切り換えについて説明する。

図４では、半導体装置１００における信号処理回路１０１、キャッシュメモリ１０２及び入出力インターフェース１０３が取り得る複数の状態の遷移の一例について示している。また図４では、期間Ｔ１乃至期間Ｔ１２における状態を示しており、以下では、各期間における状態に応じたパワー・ゲーティングの切り換えについて説明する。

まず、期間Ｔ１での各回路は、図２（Ａ）と同じ状態である。

次いで期間Ｔ２での各回路は、図２（Ａ）と同じ状態である。

次いで期間Ｔ３では、キャッシュメモリ１０２について期間Ｔ１及び期間Ｔ２と同様に待機状態である。そのため、電源制御回路１１１は、キャッシュメモリ１０２への電源供給を停止するために、パワー・ゲーティングを実行する。その結果、期間Ｔ３では、図２（Ｃ）と同じ状態である。

次いで期間Ｔ４では、キャッシュメモリ１０２について期間Ｔ３と同じ電源供給が停止した状態であり、入出力インターフェース１０３がアクセス状態である。そのため、電源制御回路１１１は、キャッシュメモリ１０２への電源供給の停止を継続する。その結果、期間Ｔ４では、図３（Ａ）と同じ状態である。期間Ｔ５乃至期間Ｔ７についても、期間Ｔ４と同様であり、同じ状態を保持する。

次いで期間Ｔ８での各回路は、図２（Ｂ）と同じ状態である。そのため、電源制御回路１１１は、キャッシュメモリ１０２への電源供給を再開し、キャッシュメモリ１０２をアクセス状態に切り換える。

次いで期間Ｔ９での各回路は、図２（Ｂ）と同じ状態である。

次いで期間Ｔ１０では、入出力インターフェース１０３について期間Ｔ８及び期間Ｔ９と同様に待機状態である。そのため、電源制御回路１１１は、入出力インターフェース１０３への電源供給を停止するために、パワー・ゲーティングを実行する。その結果、期間Ｔ１０では、図２（Ｄ）と同じ状態である。

次いで期間Ｔ１１では、入出力インターフェース１０３について期間Ｔ１０と同じ電源供給が停止した状態であり、キャッシュメモリ１０２についてアクセス状態である。そのため、電源制御回路１１１は、入出力インターフェース１０３への電源供給の停止を継続する。その結果、期間Ｔ１１では、図３（Ｂ）と同じ状態である。期間Ｔ１２についても、期間Ｔ１１と同様であり、同じ状態を保持する。

本実施の形態で示す半導体装置１００は、アドレス監視回路１１３によって、信号処理回路とキャッシュメモリとの間のアドレス信号、又は信号処理回路と入出力インターフェースとの間のアドレス信号を定期的に取得し、キャッシュメモリ及び入出力インターフェースの状態を監視する構成とするものである。そして、キャッシュメモリ及び入出力インターフェースの一方が待機状態で、他方がアクセス状態であるときは、待機状態にある回路に対してパワー・ゲーティングを行う構成とすることができる。そのため、本実施の形態における半導体装置１００は、効率的なパワー・ゲーティングを行うことができ、消費電力を低減することができる。

なおパワー・ゲーティングからの復帰については、パワー・ゲーティングの実行と同様の手順を経て行うことができる。一例としては、パワー・ゲーティングからの復帰に割り当てられた判定アドレス信号を、キャッシュメモリ１０２又は入出力インターフェース１０３に出力し、該判定アドレス信号をトリガとして、電源制御回路１１１がパワー・ゲーティング制御信号を切り換えて電源供給制御スイッチ１２１をオンにする手順を行えばよい。また、パワー・ゲーティングからの復帰については、信号処理回路１０１とキャッシュメモリ１０２又は入出力インターフェース１０３との間で入出力されるアドレス信号を取得し、取得したアドレス信号に応じてキャッシュメモリ１０２又は入出力インターフェース１０３の状態を判定し、該判定結果をトリガとして、電源制御回路１１１がパワー・ゲーティング制御信号を切り換えて電源供給制御スイッチ１２１をオンにする手順を行えばよい。

以上説明したように、本実施の形態の半導体装置の一例では、アドレス監視回路１１３によってバスライン１０４を介して電気的に接続される各回路の状態を監視し、各回路の状態に応じて最適な電源供給のタイミングを電源供給制御スイッチで実現することができる。そして各回路において、電源供給の最適なタイミングを互いに異なるものにすることができる。そのため、各回路に対する電源供給のタイミングを個別に最適化し、不要な電力の消費を抑制することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、上記実施の形態１で説明したパワー・ゲーティングを行う構成に加えて、クロック・ゲーティングを制御する信号を利用する構成により、各回路への効率的な電源供給を図る半導体装置の構成例について説明する。

まず、半導体装置のブロック図の一例について、図５を参照して説明する。

図５に示す半導体装置１００は、信号処理回路１０１、キャッシュメモリ１０２、及び入出力インターフェース１０３を有する。これらの回路は、バスライン１０４を介して、電気的に接続されている。

また、図５に示す半導体装置１００は、電源制御回路１１１、電源回路１１２、及びアドレス監視回路１１３を有する。

また、図５に示す半導体装置１００は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路と電源回路１１２との間に、電源供給制御スイッチ１２１を有する。

図５に示す電源供給制御スイッチ１２１は、ｐチャネル型トランジスタ１２２、ｎチャネル型トランジスタ１２３、酸化物半導体を有するトランジスタ（以下、ＯＳトランジスタ１２４）、容量素子１２５、レベルシフタ１２６（図中、Ｌ．Ｓ．と略記）を有する。なお、電力供給を担う配線は、該配線の電位を維持するために容量素子と接続されていることが多い。そのため、新たに容量素子を追加するのではなく、該配線の電位を維持するために容量素子を容量素子１２５として適用することが可能である。

また図５では、ＯＳトランジスタ１２４は、酸化物半導体層を有することを明示するために、ＯＳの符号を合わせて付している。

また、図５に示す半導体装置１００は、クロック生成回路１３１を有する。また図５に示す半導体装置１００は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路とクロック生成回路１３１との間に、論理回路１３２を有する。

図５に示す半導体装置１００が実施の形態１で説明した図１の構成と異なる点は、電源供給制御スイッチ１２１を具体的な構成とし、クロック生成回路１３１及び論理回路１３２を設けた点にある。そこで本実施の形態については、図１とは異なる点について詳述し、繰り返しの説明については上記実施の形態１を援用するものとする。

電源制御回路１１１は、パワー・ゲーティング制御信号の他、各回路へのクロック信号の供給の制御を行うためのクロック・ゲーティング制御信号（ｃｌｏｃｋｇａｔｉｎｇｃｏｎｔｒｏｌｓｉｇｎａｌ）を出力する回路である。

ｐチャネル型トランジスタ１２２及びｎチャネル型トランジスタ１２３は、パワー・ゲーティング制御信号によって、一方が導通になり、他方が非導通になるよう制御される。例えばパワー・ゲーティング制御信号がＬレベルの信号のとき、ｐチャネル型トランジスタ１２２が導通状態、ｎチャネル型トランジスタ１２３が非導通状態となり、電源供給が再開される。また、パワー・ゲーティング制御信号がＨレベルの信号のとき、ｐチャネル型トランジスタ１２２が非導通状態、ｎチャネル型トランジスタ１２３が導通状態となり、電源供給が停止される。

なお図５の構成では、電源供給制御スイッチ１２１が、ｐチャネル型トランジスタ１２２及びｎチャネル型トランジスタ１２３を有する構成を説明したが他の構成でもよい。例えば、ｐチャネル型トランジスタ１２２のみを用い、ｎチャネル型トランジスタ１２３を省略する構成としてもよい。

ＯＳトランジスタ１２４は、該トランジスタのオフ電流が極めて小さいことを利用して、容量素子１２５に電荷を蓄積するよう制御する。ＯＳトランジスタ１２４及び容量素子１２５を用いた電荷の蓄積は前述した電源供給の停止の直前に行い、蓄積した電荷の放出は前述した電源供給の再開の直後に行うことが好ましい。

ＯＳトランジスタ１２４と容量素子１２５との間のノードに保持された電位を８５℃において１０年間（３．１５×１０^８秒）保持するためには、容量１μＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電流の値が３以上５ｙＡ（ヨクトアンペア：１ｙＡは１０^−２４Ａ）未満であることが好ましい。このとき、許容されるノードの電位の変動が０．５Ｖ以内であることが好ましい。または、６０℃において、上記オフ電流が３０以上４０ｙＡ未満であることが好ましい。

レベルシフタ１２６は、クロック・ゲーティング制御信号がＯＳトランジスタ１２４のゲートに印加される際に、ＯＳトランジスタ１２４の導通又は非導通を制御できるよう、電圧を昇圧する目的で設けられる。なおレベルシフタ１２６は、省略することもできる。

クロック生成回路１３１は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路に供給するクロック信号を生成する回路である。なお、本明細書におけるクロック生成回路は、半導体装置１００内の各回路に供給するクロック信号を生成し、出力する機能を有する回路のことである。

論理回路１３２は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の各回路に対するクロック信号の供給の再開又は停止を、クロック・ゲーティング制御信号に従って切り換えるスイッチである。なお論理回路１３２は、一例として、論理積回路（ＡＮＤ回路）を用いて構成することができる。

図５に示す半導体装置１００は、アドレス監視回路１１３によって各回路の状態を監視し、該状態に応じてパワー・ゲーティング及びクロック・ゲーティングを行う構成とする。該構成により、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３の回路毎に最適な電源供給及びクロック信号の供給を実現し、無駄な電力消費の抑制を図ることができる。

なおクロック・ゲーティングの実行とは、論理回路１３２を介した、対象となる回路へのクロック信号の供給を停止することをいう。また、クロック・ゲーティングからの復帰とは、論理回路１３２を介した、対象となる回路へのクロック信号の供給を再開することをいう。またクロック・ゲーティングを行うとは、特に断りのない限り、クロック・ゲーティングの実行とそれからの復帰を行うことをいう。

以下では、図５に示す電源供給制御スイッチ１２１内の回路を用いた動作について図６を参照して詳述する。図６（Ａ）には、図５に示す電源供給制御スイッチ１２１の構成及びその周辺の構成を抜き出した回路構成を示す。

図６（Ａ）に示す電源供給制御スイッチ１２１の構成では、電源供給の停止の直前にクロック信号の供給を停止することが好ましい。また、図６（Ａ）の構成では、電源供給の再開の直後にクロック信号の供給を再開することが好ましい。すなわち、図６（Ａ）の構成では、電源供給の停止の直前にＯＳトランジスタ１２４を非導通状態として、容量素子１２５に電荷を蓄積しておき、電源供給の再開の直後にＯＳトランジスタ１２４を導通状態として、容量素子１２５から電荷を放出させる。なお図６（Ａ）では、説明のため、ＯＳトランジスタ１２４及び信号処理回路１０１が電気的に接続される配線上のノードをｎｏｄｅ＿Ｐとしている。

図６（Ｂ）では、前述の説明を、クロック・ゲーティング制御信号、パワー・ゲーティング制御信号、ノードｎｏｄｅ＿Ｐの電位をタイミングチャート図として示している。図６（Ｂ）に示すように、クロック・ゲーティング制御信号は、パワー・ゲーティング制御信号による電源供給の停止の直前に、ＨレベルからＬレベルに切り換えてＯＳトランジスタ１２４を非導通状態とすることによって容量素子１２５に電荷が保持される。またクロック・ゲーティング制御信号は、パワー・ゲーティング制御信号による電源供給の再開の直後に、ＬレベルからＨレベルに切り換えてＯＳトランジスタ１２４を導通状態とすることによって容量素子１２５から電荷を放出する。

パワー・ゲーティングを行うことによって、ノードｎｏｄｅ＿Ｐを有する配線は、充放電されることになる。そのため、パワー・ゲーティングを行わない場合よりも却って消費電力が増大する可能性がある。このパワー・ゲーティングに伴う消費電力は、オーバーヘッド電力と呼ばれる。消費電力を削減するためにパワー・ゲーティングを行うことを踏まえると、オーバーヘッド電力は小さく抑え、余計な消費電力を低減することが好適である。特に、頻繁にパワー・ゲーティングを行う本実施の形態の構成では、オーバーヘッド電力の削減は重要である。

なお、容量素子１２５は、複数の部分に分割されていてもよい。すなわち、ノードｎｏｄｅ＿Ｐに対して複数のＯＳトランジスタのソース及びドレインのいずれか一を介して当該部分のそれぞれが接続される構成としてもよい。

本実施の形態の構成では、電源供給を行う配線の電荷を予め蓄積し、パワー・ゲーティングを実行する。そのため、図６（Ｂ）中の矢印で示すように、パワー・ゲーティングを実行した場合における電位の低下を急峻なものにすることができる。また、本実施の形態の構成では、パワー・ゲーティングからの復帰をして、その後、蓄積した電荷を放電する。そのため、該配線への電荷の充電が少なくてすむため、図６（Ｂ）中の矢印で示すように、電源供給の再開に伴う電位の上昇を急峻なものにすることができる。そのため、パワー・ゲーティングのオーバーヘッド電力の削減を図ることができる。

以上説明したように、実施の形態１で説明した効果に加えて、パワー・ゲーティングにおけるオーバーヘッド電力を低減することができる。

（実施の形態３）
本実施の形態では、上記実施の形態１で説明した信号処理回路１０１、キャッシュメモリ１０２、及び入出力インターフェース１０３の各回路にパワー・ゲーティングを行う構成に加えて、副信号処理回路１０５（コプロセッサ：図中、ｃｏ−ｐｒｏｃｅｓｓｏｒと略記）を設ける半導体装置の構成例について説明する。

まず、半導体装置のブロック図の一例について、図７を参照して説明する。

図７に示す半導体装置１００は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３、及び副信号処理回路１０５を有する。これらの回路は、バスライン１０４を介して、電気的に接続されている。

また、図７に示す半導体装置１００は、電源制御回路１１１、電源回路１１２、及びアドレス監視回路１１３を有する。

また、図７に示す半導体装置１００は、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３、副信号処理回路１０５の各回路と電源回路１１２との間に、電源供給制御スイッチ１２１を有する。

図７に示す半導体装置１００が実施の形態１及び実施の形態２で説明した図１及び図５の構成と異なる点は、副信号処理回路１０５を設けた点にある。そこで本実施の形態については、図１及び図５とは異なる点について詳述し、繰り返しの説明については上記実施の形態１及び実施の形態２を援用するものとする。

副信号処理回路１０５は、ロードとストアを繰り返すループ処理のようなデータ転送を行う回路である。なお、本明細書における副信号処理回路とは、ループ処理等のデータ転送をする機能を有する回路のことである。

図７に示す半導体装置１００は、アドレス監視回路１１３によって信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３、及び副信号処理回路１０５がアクセス状態であるか又は待機状態であるかを監視し、各回路の状態に応じてパワー・ゲーティングを行う構成とする。該構成により、信号処理回路１０１、キャッシュメモリ１０２、入出力インターフェース１０３、副信号処理回路１０５の回路毎に最適な電源供給及びクロック信号の供給を実現し、無駄な電力消費の抑制を図ることができる。

以下では、図７に示す副信号処理回路１０５を用いた動作について図８を参照して詳述する。図８（Ａ）には外部メモリ１４１（図中、ＲＯＭと略記）と、内部メモリ１４２（図中、ＲＡＭと略記）、信号処理回路１４３、副信号処理回路１４４のブロック図を示す。

外部メモリ１４１は、フラッシュメモリやハードディスク等の比較的読み出し速度の遅い不揮発性の記憶装置である。外部メモリ１４１には、信号処理回路１４３に転送される（Ｆｅｔｃｈ）プログラムや、内部メモリ１４２に書き込まれる（Ｓｔｏｒｅ）データが格納されている。

内部メモリ１４２は、ＳＤＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）等の比較的読み出し速度の速い揮発性の記憶装置である。内部メモリ１４２には、信号処理回路１４３に転送されるプログラムに応じて外部メモリ１４１から読み出されるデータが一時的に格納される。

信号処理回路１４３は、転送されたプログラムに従った処理を実行する回路である。また信号処理回路１４３は、転送されたプログラムに従った処理に応じて副信号処理回路１４４を起動する（Ｂｏｏｔｕｐ）回路である。

副信号処理回路１４４は、信号処理回路１４３に転送されたプログラムに従って、外部メモリ１４１からデータを読み出し（Ｌｏａｄ）、内部メモリ１４２に書き込む（Ｓｔｏｒｅ）処理を行う回路である。

なお副信号処理回路１４４は、信号処理回路１４３で転送されたプログラムが、書き込み（Ｓｔｏｒｅ）と読み出し（Ｌｏａｄ）の繰り返し動作によるループ処理を行う場合に有効である。この場合、信号処理回路１４３は、副信号処理回路１４４を起動した（Ｂｏｏｔｕｐ）後に信号処理回路１４３に対する電源電圧の供給を停止することができる。副信号処理回路１４４では、信号処理回路１４３への電源供給を停止しても、書き込み（Ｓｔｏｒｅ）と読み出し（Ｌｏａｄ）の繰り返し動作を実行させることで、処理速度の向上と消費電力の低減を両立させることができる。

また図９（Ａ）では、図８（Ａ）と比較する目的で、副信号処理回路１４４のないブロック図を示す。図９（Ａ）の構成の場合、信号処理回路１４３は、外部メモリ１４１から転送された（Ｆｅｔｃｈ）プログラムに従い、外部メモリ１４１からデータを読み出し（Ｌｏａｄ）、内部メモリ１４２に書き込む（Ｓｔｏｒｅ）処理を行う回路である。

次いで、図８（Ａ）に示すブロック図における信号処理回路１４３及び副信号処理回路１４４の動作について、図８（Ｂ）を参照して説明する。また図９（Ａ）に示すブロック図における信号処理回路１４３の動作について、図９（Ｂ）を参照して説明する。

上述したように、図８（Ａ）に示すブロック図の構成では、信号処理回路１４３及び副信号処理回路１４４を併せて設けることで、ループ処理のような繰り返しの処理を行う際に、信号処理回路１４３に対する電源電圧の供給を停止することができる。一方で、図９（Ａ）に示すブロック図の構成では、副信号処理回路を設けずに信号処理回路１４３のみを設ける構成としており、この場合、ループ処理のような繰り返しの処理を行う際に、信号処理回路１４３に対する電源電圧の供給を停止することができない。

なお図８（Ｂ）及び図９（Ｂ）中、「ＦＥ」は、信号処理回路１４３が、プログラムを取り込む（Ｆｅｔｃｈ）状態であることを表している。また図８（Ｂ）及び図９（Ｂ）中、「ＬＯ」は、付される回路が、データを読み出す（Ｌｏａｄ）状態であることを表している。また図８（Ｂ）及び図９（Ｂ）中、「ＳＴ」は、付される回路が、データを書き込む（Ｓｔｏｒｅ）状態であることを表している。また図８（Ｂ）中、「ＣＯ」は、信号処理回路１４３がプログラムをデコードし、副信号処理回路１４４を起動する状態であることを表している。また図８（Ｂ）中、「ＢＵ」は、信号処理回路１４３が副信号処理回路１４４を起動する（Ｂｏｏｔｕｐ）状態であることを表している。また図８（Ｂ）中、「ＰＧ」は、信号処理回路１４３のパワー・ゲーティングの実行を表している。また図８（Ｂ）中、「Ｇ」は、付される回路が、パワー・ゲーティングの実行により電源供給が停止された状態であることを表している。

図８（Ａ）に示すブロック図の構成では、信号処理回路１４３及び副信号処理回路１４４を併せて設けている。そのため、図８（Ｂ）の期間Ｔ４乃至期間Ｔ１２に示すように、副信号処理回路でループ処理のような繰り返しの処理を行う際に、信号処理回路１４３に対する電源電圧の供給を停止することができる。

一方で、図９（Ａ）に示すブロック図の構成では、副信号処理回路を設けずに信号処理回路１４３のみを設ける構成としている。そのため、図９（Ｂ）の期間Ｔ１乃至期間Ｔ１２で示すように、ループ処理のような繰り返しの処理を行う際に、信号処理回路１４３に対する電源電圧の供給を停止することができない。そのため、ループ処理のような繰り返しの処理を伴う場合に副信号処理回路を設けることでさらなる消費電力の低減を図ることができる。

以上説明したように、実施の形態１で説明した効果に加えて、副信号処理回路を設けることによる、信号処理回路に対する電源電圧の供給を停止することで、消費電力を低減することができる。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置を構成する回路について、図面を参照して説明する。

半導体装置を構成する信号処理回路が有するレジスタは、例えば揮発性レジスタと不揮発性レジスタを用いて構成できる。

当該構成とすることで、パワー・ゲーティングを実行する直前に揮発性レジスタから不揮発性レジスタにデータを退避させることができる。また、電源供給を再開させた直後に不揮発性レジスタに記憶されたデータを揮発性レジスタに入力することができる。これにより、信号処理回路の動作を早く再開することができる。

上記不揮発性レジスタは、例えばオフ電流の低いトランジスタを用いて構成される。このとき、上記オフ電流の低いトランジスタは、不揮発性レジスタのデータの書き込み及び保持を制御する機能を有する。

上記オフ電流の低いトランジスタとしては、例えば酸化物半導体膜を用いた半導体層を有する電界効果トランジスタを用いることができる。上記酸化物半導体を含む電界効果トランジスタは、例えば水素又は水などの不純物を可能な限り除去し、酸素を供給して酸素欠損を可能な限り減らすことにより、低いオフ電流を実現することができる。

上記オフ電流の低いトランジスタを用いて不揮発性レジスタを構成することにより、該トランジスタをオフ状態にするのみでデータを長期間保持できるため、簡略な構成で不揮発性レジスタを構成することができる。

また、半導体装置を構成するキャッシュメモリもレジスタと同様に、上記オフ電流の低いトランジスタを用いて揮発性記憶部と不揮発性記憶部とを設ける構成とすることができる。

キャッシュメモリは、オフ電流の低いトランジスタを用いることで、メモリセルのデータの書き込み及び保持を制御する機能を有する。上記キャッシュメモリは、電源供給を停止させた場合であっても、データを長時間保持できる。オフ電流の低いトランジスタを用いて設けられる不揮発性記憶部は、トランジスタのオン又はオフによりデータの書き込み及び読み出しを行うことができるため、データの入出力を高速に行うことができる。これにより、キャッシュメモリの動作を早く再開することができる。

以下、本実施の形態では、オフ電流の低いトランジスタを用いて不揮発性記憶部を設ける構成として特にキャッシュメモリを一例として挙げ、図１０を参照して説明する。

図１０（Ａ）には、キャッシュメモリ４００を示している。図１０に示すキャッシュメモリ４００は、記憶部４０１、ワード線駆動回路４０２、及びビット線駆動回路４０３を有する。記憶部４０１には、記憶回路４０４がマトリクス状に設けられる。

ワード線駆動回路４０２、及びビット線駆動回路４０３は、記憶回路４０４への信号の供給を制御し、読み取り時には記憶回路４０４からの信号を取得する。

ワード線駆動回路４０２は、ワード線ＷＬ、書き込み制御線ＯＳＷＥを介して、記憶回路４０４と電気的に接続されている。ビット線駆動回路４０３は、ビット線ＢＬ、反転ビット線ＢＬＢを介して、記憶回路４０４と電気的に接続されている。

図１０（Ｂ）には、記憶回路４０４を示している。記憶回路４０４は、揮発性記憶部４０５と、不揮発性記憶部４０６と、を有する。

揮発性記憶部４０５は、トランジスタ４０７と、トランジスタ４０８と、インバータ４０９と、インバータ４１０と、を有する。

以上説明した構成を有することで、揮発性記憶部４０５は、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を構成している。ＳＲＡＭは、データの読み出し及び書き込みを高速で行うことができる。

不揮発性記憶部４０６は、トランジスタ４１１と、トランジスタ４１２と、容量素子４１３と、容量素子４１４と、を有する。

トランジスタ４１１及びトランジスタ４１２は、オフ電流の極めて小さいトランジスタである。トランジスタ４１１及びトランジスタ４１２にオフ電流が極めて小さいトランジスタを用いることで、容量素子４１３及び容量素子４１４の電荷は、長時間保持される。

ここでオフ電流を極めて小さいトランジスタとするトランジスタ４１１及びトランジスタ４１２に適用できる、ＯＳトランジスタの半導体層に用いる酸化物半導体膜について詳述する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以上がＯＳトランジスタの半導体層に用いる酸化物半導体についての説明である。

揮発性記憶部４０５及び不揮発性記憶部４０６は、互いに電気的に接続されている。従って、パワー・ゲーティングを実行する直前に、書き込み制御線ＯＳＷＥの信号に応じて、揮発性記憶部４０５のデータを不揮発性記憶部４０６のデータ保持部に退避させることができる。

また、揮発性記憶部４０５はＳＲＡＭを構成するため、高速動作が要求される。他方、不揮発性記憶部４０６では電力の供給を停止した後の長時間のデータ保持が要求される。このような構成は、例えば、単結晶シリコン基板に揮発性記憶部４０５を形成し、酸化物半導体膜を用いて不揮発性記憶部４０６を形成することによって実現することができる。

以上説明したように、キャッシュメモリ４００の動作の信頼性を高めることができる。また、ＳＲＡＭをオフしてもデータを確実に復帰させることができ、データの退避を一部の記憶素子のみで行うため、消費電力を抑えることができる。

なお、本実施の形態では、揮発性メモリとしてＳＲＡＭを用いたが、これに限定されず、他の揮発性メモリを用いてもよい。

（実施の形態５）
本実施の形態では、開示する発明の一態様に係る半導体装置を構成する素子の断面構造、具体的にはキャッシュメモリを構成する素子の断面構造について、図１１を参照して説明する。

図１１に、開示する発明の一態様に係る半導体装置の断面構造の一部を、一例として示す。なお、図１１では、上記実施の形態４で図示したトランジスタ４１１、容量素子４１３、及びトランジスタ４０７を、例示している。

また、本実施の形態では、トランジスタ４０７が、単結晶のシリコン基板に形成され、酸化物半導体を活性層に用いたトランジスタ４１１が、トランジスタ４０７上に形成されている場合を例示している。トランジスタ４０７は、非晶質、微結晶、多結晶又は単結晶である、シリコン又はゲルマニウムなどの薄膜の半導体を活性層に用いていても良い。或いは、トランジスタ４０７は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ４１１はトランジスタ４０７上に積層されていなくとも良く、トランジスタ４１１とトランジスタ４０７とは、同一の層に形成されていても良い。

薄膜のシリコンを用いてトランジスタ４０７を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

なお、上記実施の形態４で説明した記憶回路４０４が有するトランジスタのうち、トランジスタ４１１及びトランジスタ４１２に酸化物半導体を用い、トランジスタ４０７を含むその他のトランジスタにシリコンを用いる場合、シリコンを用いたトランジスタの数に対し、酸化物半導体を用いたトランジスタの数は少なくて済む。よって、シリコンを用いたトランジスタ上にトランジスタ４１１及びトランジスタ４１２を積層させることで、トランジスタ４１１及びトランジスタ４１２のデザインルールを緩和させることができる。

このような、シリコンを用いたトランジスタと酸化物半導体を用いたトランジスタとを積層した構造のレジスタを有することによってＣＰＵのチップ面積を縮小することができる。また一つの回路ブロックにおいて、シリコンを用いたトランジスタの数は、酸化物半導体を用いたトランジスタの数より多いため、実際のＣＰＵのチップ面積は、シリコンを用いたトランジスタの数で決定される。

図１１では、半導体基板８００にｎチャネル型のトランジスタ４０７が形成されている。

半導体基板８００は、例えば、ｎ型又はｐ型の導電性を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１１では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。

また、トランジスタ４０７は、素子分離用絶縁膜８０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜８０１の形成には、選択酸化法（ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ）法）又はトレンチ分離法等を用いることができる。

具体的に、トランジスタ４０７は、半導体基板８００に形成された、ソース領域又はドレイン領域として機能する不純物領域８０２及び不純物領域８０３と、ゲート電極８０４と、半導体基板８００とゲート電極８０４の間に設けられたゲート絶縁膜８０５とを有する。ゲート電極８０４は、ゲート絶縁膜８０５を間に挟んで、不純物領域８０２と不純物領域８０３の間に形成されるチャネル形成領域と重なる。

トランジスタ４０７上には、絶縁膜８０９が設けられている。絶縁膜８０９には開口部が形成されている。そして、上記開口部には、不純物領域８０２、不純物領域８０３にそれぞれ接する配線８１０、配線８１１と、ゲート電極８０４に接する配線８１２とが形成されている。

そして、配線８１０は、絶縁膜８０９上に形成された配線８１５に接続されており、配線８１１は、絶縁膜８０９上に形成された配線８１６に接続されており、配線８１２は、絶縁膜８０９上に形成された配線８１７に接続されている。

配線８１５乃至配線８１７上には、絶縁膜８２０が形成されている。絶縁膜８２０には開口部が形成されており、上記開口部に、配線８１７に接続された配線８２１が形成されている。

そして、図１１では、絶縁膜８２０上にトランジスタ４１１及び容量素子４１３が形成されている。

トランジスタ４１１は、絶縁膜８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極又はドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極８３４と、を有する。なお、導電膜８３３は、配線８２１に接続されている。

また、ゲート絶縁膜８３１上において導電膜８３３と重なる位置に、導電膜８３５が設けられている。ゲート絶縁膜８３１を間に挟んで導電膜８３３及び導電膜８３５が重なっている部分が、容量素子４１３として機能する。

なお、図１１では、容量素子４１３がトランジスタ４１１と共に絶縁膜８２０の上に設けられている場合を例示しているが、容量素子４１３は、トランジスタ４０７と共に、絶縁膜８２０の下に設けられていても良い。

そして、トランジスタ４１１、容量素子４１３上に、絶縁膜８４１が設けられている。絶縁膜８４１には開口部が設けられており、上記開口部においてゲート電極８３４に接する導電膜８４３が、絶縁膜８４１上に設けられている。

なお、図１１において、トランジスタ４１１は、ゲート電極８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。

トランジスタ４１１が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオン又はオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ４１１の閾値電圧を制御することができる。

（実施の形態６）
本実施の形態では、上述の実施の形態で説明したトランジスタで構成される回路を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１２、図１３を用いて説明する。

図１２（Ａ）では上述の実施の形態で説明したトランジスタで構成される回路を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

上記実施の形態５の図１１に示すようなトランジスタを具備するキャッシュメモリを有する半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程は、図１２（Ａ）に示す各工程を経ることで完了することができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程におけるチップとリードフレームとの接着は、インターポーザ上にチップを搭載して行ってもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力から、内蔵される半導体装置やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このメッキ処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て半導体装置を構成する電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を構成することができる。そのため、回路毎に電源供給期間を最適化でき、消費電力を低減できる電子部品を実現することができる。

また、完成した半導体装置を具備する電子部品の斜視模式図を図１２（Ｂ）に示す。図１２（Ｂ）では、電子部品の一例として、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）の斜視模式図を示している。図１２（Ｂ）に示す電子部品７００は、リード７０１及びトランジスタ部７０３を示している。図１２（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで半導体装置が完成する。完成した半導体装置７０４は、電子機器等の内部に設けられる。

次いで、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、又はテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の電子部品を適用する場合について説明する。

図１３（Ａ）は、携帯型の情報端末であり、筐体９０１、筐体９０２、第１の表示部９０３ａ、第２の表示部９０３ｂなどによって構成されている。筐体９０１と筐体９０２の少なくとも一部には、先の実施の形態に示す半導体装置が設けられている。そのため、回路毎に電源供給期間を最適化でき、消費電力を低減できる携帯型の情報端末が実現される。

なお、第１の表示部９０３ａはタッチ入力機能を有するパネルとなっており、例えば図１３（Ａ）の左図のように、第１の表示部９０３ａに表示される選択ボタン９０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「キーボード入力」を選択した場合、図１３（Ａ）の右図のように第１の表示部９０３ａにはキーボード９０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。

また、図１３（Ａ）に示す携帯型の情報端末は、図１３（Ａ）の右図のように、第１の表示部９０３ａ及び第２の表示部９０３ｂのうち、一方を取り外すことができる。第１の表示部９０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、一方の手で筐体９０２を持ち、他方の手で操作することができるため便利である。

図１３（Ａ）に示す携帯型の情報端末は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。

また、図１３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。

さらに、図１３（Ａ）に示す筐体９０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。

図１３（Ｂ）は、電子ペーパーを実装した電子書籍９１０であり、筐体９１１と筐体９１２の２つの筐体で構成されている。筐体９１１及び筐体９１２には、それぞれ表示部９１３及び表示部９１４が設けられている。筐体９１１と筐体９１２は、軸部９１５により接続されており、該軸部９１５を軸として開閉動作を行うことができる。また、筐体９１１は、電源９１６、操作キー９１７、スピーカー９１８などを備えている。筐体９１１、筐体９１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、回路毎に電源供給期間を最適化でき、消費電力を低減できる電子書籍が実現される。

図１３（Ｃ）は、テレビジョン装置であり、筐体９２１、表示部９２２、スタンド９２３などで構成されている。テレビジョン装置９２０の操作は、筐体９２１が備えるスイッチや、リモコン操作機９２４により行うことができる。筐体９２１及びリモコン操作機９２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、回路毎に電源供給期間を最適化でき、消費電力を低減できるテレビジョン装置が実現される。

図１３（Ｄ）は、スマートフォンであり、本体９３０には、表示部９３１と、スピーカー９３２と、マイク９３３と、操作ボタン９３４等が設けられている。本体９３０内には、先の実施の形態に示す半導体装置が設けられている。そのため回路毎に電源供給期間を最適化でき、消費電力を低減できるスマートフォンが実現される。

図１３（Ｅ）は、デジタルカメラであり、本体９４１、表示部９４２、操作スイッチ９４３などによって構成されている。本体９４１内には、先の実施の形態に示す半導体装置が設けられている。そのため、回路毎に電源供給期間を最適化でき、消費電力を低減できるデジタルカメラが実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、回路毎に電源供給期間を最適化でき、消費電力を低減できる、電子機器が実現される。

Ｔ１期間
Ｔ２期間
Ｔ３期間
Ｔ４期間
Ｔ５期間
Ｔ６期間
Ｔ７期間
Ｔ８期間
Ｔ９期間
Ｔ１０期間
Ｔ１１期間
Ｔ１２期間
１００半導体装置
１０１信号処理回路
１０２キャッシュメモリ
１０３入出力インターフェース
１０４バスライン
１０５副信号処理回路
１１１電源制御回路
１１２電源回路
１１３アドレス監視回路
１２１電源供給制御スイッチ
１２２ｐチャネル型トランジスタ
１２３ｎチャネル型トランジスタ
１２４ＯＳトランジスタ
１２５容量素子
１２６レベルシフタ
１３１クロック生成回路
１３２論理回路
１４１外部メモリ
１４２内部メモリ
１４３信号処理回路
１４４副信号処理回路
４００キャッシュメモリ
４０１記憶部
４０２ワード線駆動回路
４０３ビット線駆動回路
４０４記憶回路
４０５揮発性記憶部
４０６不揮発性記憶部
４０７トランジスタ
４０８トランジスタ
４０９インバータ
４１０インバータ
４１１トランジスタ
４１２トランジスタ
４１３容量素子
４１４容量素子
７００電子部品
７０１リード
７０２プリント基板
７０３トランジスタ部
７０４半導体装置
８００半導体基板
８０１素子分離用絶縁膜
８０２不純物領域
８０３不純物領域
８０４ゲート電極
８０５ゲート絶縁膜
８０９絶縁膜
８１０配線
８１１配線
８１２配線
８１５配線
８１６配線
８１７配線
８２０絶縁膜
８２１配線
８３０半導体膜
８３１ゲート絶縁膜
８３２導電膜
８３３導電膜
８３４ゲート電極
８３５導電膜
８４１絶縁膜
８４３導電膜
９０１筐体
９０２筐体
９０３ａ表示部
９０３ｂ表示部
９０４選択ボタン
９０５キーボード
９１０電子書籍
９１１筐体
９１２筐体
９１３表示部
９１４表示部
９１５軸部
９１６電源
９１７操作キー
９１８スピーカー
９２０テレビジョン装置
９２１筐体
９２２表示部
９２３スタンド
９２４リモコン操作機
９３０本体
９３１表示部
９３２スピーカー
９３３マイク
９３４操作ボタン
９４１本体
９４２表示部
９４３操作スイッチ

Claims

バスラインに電気的に接続された信号処理回路、キャッシュメモリ、及び入出力インターフェースと、
前記信号処理回路の、前記キャッシュメモリ及び前記入出力インターフェースへのアクセス状態又は待機状態を監視するアドレス監視回路と、
前記信号処理回路、前記キャッシュメモリ、及び前記入出力インターフェースに電気的に接続され、パワー・ゲーティング制御信号に従って、それぞれの回路への電源供給の有無を切り換える第１のスイッチ乃至第３のスイッチと、
前記アドレス監視回路で監視する前記アクセス状態又は待機状態に従って、前記パワー・ゲーティング制御信号を出力する電源制御回路と、を有する半導体装置。
請求項１において、
前記信号処理回路、前記キャッシュメモリ、及び前記入出力インターフェースに電気的に接続され、クロック・ゲーティング制御信号に従って、それぞれの回路へのクロック信号の供給の有無を切り換える第１の論理回路乃至第３の論理回路、を有し、
前記電源制御回路は、前記アドレス監視回路で監視する前記アクセス状態又は待機状態に従って、前記クロック・ゲーティング制御信号を出力する半導体装置。
請求項２において、
前記信号処理回路、前記キャッシュメモリ、及び前記入出力インターフェースと、前記第１のスイッチ乃至前記第３のスイッチの間には、それぞれ酸化物半導体膜が半導体層に用いられるトランジスタと、容量素子と、を有する半導体装置。
請求項３において、
前記トランジスタのゲートには、前記クロック・ゲーティング制御信号が与えられる半導体装置。
請求項３又は請求項４において、
前記クロック・ゲーティング制御信号は、前記電源供給を停止するために前記パワー・ゲーティング制御信号を切り換えるよりも前の期間に、前記クロック信号の供給を停止するよう切り換える信号である半導体装置。
請求項３乃至請求項５のいずれか一において、
前記クロック・ゲーティング制御信号は、前記電源供給を再開するために前記パワー・ゲーティング制御信号を切り換えるよりも後の期間に、前記クロック信号の供給を再開するよう切り換える信号である半導体装置。