JPH09152971A

JPH09152971A - データ処理装置

Info

Publication number: JPH09152971A
Application number: JP7313146A
Authority: JP
Inventors: Yasuto Komura; 康人甲村; Hiroki Miura; 宏喜三浦; Kenji Matsumoto; 松本　　健志
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-11-30
Filing date: 1995-11-30
Publication date: 1997-06-10
Anticipated expiration: 2015-11-30
Also published as: US5991870A; JP3630804B2

Abstract

(57)【要約】【目的】プログラムサイズの縮小及び処理速度の向
上。【構成】命令語の構成要素である第１ソースレジスタ
指定コード(512)は第１ソースデコーダ(502)に送られ、
第１ソースレジスタ番号(515)に変換される。符号化に
よってレジスタ指定に要するビット幅が短縮されるた
め、命令語中により多くのレジスタを指定することが可
能になる。個々の命令の機能が向上するため処理速度が
向上し、また、同一の機能を実現するのに要する命令数
を削減することができるため、プログラムサイズが縮小
される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の作業用レジスタ
を持つデータ処理装置に関する。

【０００２】

【従来の技術】汎用レジスタと呼ばれる複数の作業用レ
ジスタを持つデータ処理装置は、１つの命令で指定でき
るレジスタオペランドの数によって特徴付けることが出
来る。例えば、従来のＲＩＳＣと呼ばれるアーキテクチ
ャでは、典型的な演算命令において３つのレジスタを指
定することが出来る。この３つのレジスタは加算命令に
おいては、加算のための２つの値を獲得する２つのソー
スレジスタと結果を格納するためのディスティネーショ
ンレジスタとして用いられる。この方式を３レジスタオ
ペランド方式と呼ぶこととする。

【０００３】具体的には、David A. Patterson, John
L.Hennessy「コンピュータアーキテクチャ−設計・実現
・評価の定量的アプローチ」（日経ＢＰ社、１９９２年
１２月発行）に記載されているＭＩＰＳアーキテクチャ
のレジスタ間演算命令の命令フォーマットを図２に示
す。ＭＩＰＳアーキテクチャにおいては命令語は３２ビ
ット固定長で、レジスタ間演算命令を構成する各フィー
ルドは、ＭＳＢ側から、命令の種類を示す命令操作コー
ド(201)、演算で用いる第１のソースオペランドとなる
レジスタを示す第１ソースレジスタ番号(202)、演算で
用いる第２のソースオペランドとなるレジスタを示す第
２ソースレジスタ番号(203)、演算結果の格納先となる
レジスタを示すディスティネーションレジスタ番号(20
4)、一部の命令で必要となる小さな定数を示す短定数(2
05)、一部の命令で必要となる命令操作コードの拡張で
ある拡張命令操作コード(206)である。なお、図中で各
フィールドの名称の後に括弧つきで示した数値はそのフ
ィールドのビット数である。

【０００４】別の従来例として、近年のＣｏｌｄＲＩ
ＳＣと呼ばれるアーキテクチャではコードサイズを削減
し、プログラム領域の圧縮を計るために短い命令長の命
令を基本とするアーキテクチャが採用されている。例え
ば、日立シングルチップＲＩＳＣマイコンＳＨ７０００
シリーズのアーキテクチャのレジスタ間演算命令の命令
フォーマットを図３に示す。ＳＨ７０００アーキテクチ
ャでは、命令語は１６ビット固定長で、レジスタ間演算
命令を構成する各フィールドはＭＳＢ側から、命令の種
類を示すための第１命令操作コード(301)、演算で用い
る第２のソースオペランドとなるレジスタを示すソース
レジスタ番号(302)、演算結果の格納先であり、かつ、
演算で用いる第１のソースオペランドともなるレジスタ
を示すディスティネーションレジスタ番号(303)、第１
命令操作コードと併せて命令の種類を示す第２命令操作
コード(304)である。ここで、２項演算で必要なソース
オペランドの一方はディスティネーションレジスタから
取り出される点が前記ＭＩＰＳアーキテクチャに類する
アーキテクチャと大きく異なる点である。このような方
式を２レジスタオペランド方式と呼ぶこととする。

【０００５】近年の、命令をパイプライン的にオーバー
ラップして処理する方式を用いたプロセッサは、例えば
図５のような構成をとることができる。図５において、
命令フェッチ機構(401)は、次に実行すべき命令を命令
キャッシュ(406)から受けとり、得られた命令語を命令
デコード機構(402)に渡す。この命令は次のような手順
で処理される。

【０００６】まず、命令デコード機構では命令語を命令
の種類にしたがってフィールドに分割し、処理すべき演
算の種類を示す命令操作コード(411)、命令語内に埋め
込まれた定数オペランドである即値(412)、第１ソース
レジスタ番号(413)、第２ソースレジスタ番号(414)、デ
ィスティネーションレジスタ番号(415)を抽出する。次
にレジスタファイル(403)から第１ソースレジスタ番号
及び第２ソースレジスタ番号で指定されたレジスタの内
容が読み出される。

【０００７】命令操作コードが加減算などの演算命令を
示していれば、読み出されたソースレジスタの内容と、
命令操作コードとに従って、演算実行機構(404)で演算
が行なわれ、演算結果(418)はディスティネーションレ
ジスタ番号で指定されたレジスタに格納される。また、
命令操作コードがメモリへのストア命令を示している場
合には、演算実行機構によってデータメモリアドレス(4
16)が計算される。このデータメモリアドレスと書き込
みデータ(417)を用いてデータキャッシュ(407)にデータ
が書き込まれる。

【０００８】また、オペレーションがメモリからのロー
ド命令を示している場合には、演算実行機構によって生
成されるデータメモリアドレスを用いてデータキャッシ
ュから内容を読み出し、読み出しデータ(419)がディス
ティネーションレジスタ番号で指定されたレジスタに書
き込まれる。また、命令キャッシュあるいはデータキャ
ッシュに目的とする命令語あるいはデータが存在しない
場合は、外部メモリインターフェイス(408)を介して外
部メモリとキャッシュとの間で命令語あるいはデータの
転送が行なわれる。

【０００９】

【発明が解決しようとする課題】３レジスタオペランド
方式は、２レジスタオペランド方式に比べて同一の処理
を行なうための実行命令数を小さくできるという特徴が
ある。これは２レジスタオペランド方式がソースオペラ
ンドが格納されているレジスタの１つを演算結果によっ
て必ず上書きしてしまうことに起因する。レジスタに格
納されている値が複数の命令によって必要とされる場
合、一旦別のレジスタにその内容をコピーした上で演算
を実行しなければならない場合が発生する。例えば、一
般に、レジスタｒｓ１とレジスタｒｓ２の値を用いて２
項演算ｏｐを実行し、その結果をレジスタｒｄに格納す
る機能を実現する場合を考える。３レジスタオペランド
方式では１命令で上記機能を処理することができるのに
対し、２レジスタオペランド方式ではこれを１命令で処
理することはできない。２レジスタオペランド方式でこ
の機能を実現するためには、１．レジスタｒｓ１の値を
レジスタｒｄにコピーする命令、２．レジスタｒｄの値
とレジスタｒｓ２の値を用いて２項演算ｏｐを実行し、
その結果をレジスタｒｄに格納する命令、の２命令を必
要とする。

【００１０】このように３レジスタオペランド方式は、
命令数すなわちプログラムの実行サイクル数の削減に効
果的である。しかし、従来の方式では個々の命令の命令
語長が長くなってしまうため、プログラムサイズの削減
という観点からは問題が多い。特にＣｏｌｄＲＩＳＣ
と呼ばれるアーキテクチャにおいては、例えばプログラ
ムサイズの削減を計るために１６ビットの命令長を基本
命令として採用した場合に１６ビット命令１命令で３つ
のレジスタをそのままオペランドとして指定するのは困
難であった。すなわち、例えば１６本の汎用レジスタを
持つ場合、３つのレジスタをオペランドとして指定する
ためには１２ｂｉｔのフィールドが必要であり、残り４
ｂｉｔのフィールドに命令の種類や演算の種類を符号化
して格納することは非常に困難である。

【００１１】本発明の目的は、上述の問題点を解決する
ことにあり、短い命令長で多くのレジスタオペランドを
柔軟に指定することを可能にする命令構成方式及びレジ
スタ指定方式を提供することである。

【００１２】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、作業用レジスタのうちの１つのレジスタ
を明示的に指定するためのレジスタ指定フィールドを複
数もつ命令において、そのうちの少なくとも１つのレジ
スタ指定フィールドが他のレジスタ指定フィールドより
もサイズの点で小さく構成される。即ち、本発明のデー
タ処理装置は、２のｎ乗個のレジスタを備え、ｎビット
幅のレジスタ指定フィールドと、ｎビットよりも小さい
幅であるｍビット幅のレジスタ指定フィールドを備える
命令を実行する。ｍビット幅のレジスタ指定フィールド
に格納されているレジスタ指定コードによって直接選択
することのできるレジスタの個数は高々２のｍ乗個であ
り、２のｎ乗個のレジスタの部分集合となる。このた
め、本発明のデータ処理装置は前記ｍビット幅のレジス
タ指定コードをビット幅のレジスタ番号に拡張する機能
を持つレジスタ指定コード変換手段を備える。

【００１３】また、本発明のデータ処理装置において
は、前記コード変換手段が、同じ入力に対しては常に同
じ出力を生成するような固定的なコード変換を行なう。
また、本発明のデータ処理装置は、前記ｎビット長レジ
スタ指定コードを２のｍ乗個記憶する変換テーブルを備
え、これら２のｍ乗個の値のうちの１つを前記ｍビット
長のレジスタ指定コードに従って選択して出力するよう
にコード変換手段が構成される。さらに、データ処理装
置の命令の実行によって前記変換テーブルの内容の一部
あるいは全部が更新されるように前記変換テーブルが構
成される。

【００１４】また、本発明のデータ処理装置は、前記変
換テーブルの内容を明示的に更新するための特殊な命令
を実行するための機構を備える。また、本発明のデータ
処理装置においては、通常の演算命令の実行と同時に、
暗黙のうちに前記変換テーブルの内容が更新される。

【００１５】

【発明の実施の形態】本発明に特徴的であるのは、レジ
スタオペランドを指定するための命令フィールドのう
ち、少なくとも１つのフィールドは２のｎ乗個の汎用レ
ジスタを指定することが出来るｎビット幅を持ち、ま
た、少なくとも１つのフィールドはｎより小さいｍにつ
いて、２のｍ乗個のレジスタを指定することの出来るｍ
ビット幅を持つことにある。

【００１６】図４に本発明の一実施例であるデータ処理
装置が実行するレジスタ間演算命令の命令フォーマット
を示す。この例では、データ処理装置は１６個の汎用レ
ジスタをもつ。レジスタ間演算命令を構成する各フィー
ルドはＭＳＢ側から、命令操作コード(101)、第１のソ
ースオペランドとなるレジスタを指定する２ｂｉｔ幅の
第１ソースレジスタ指定コード(102)、第２のソースオ
ペランドとなるレジスタを指定する４ｂｉｔ幅の第２ソ
ースレジスタ番号(103)、演算結果の格納先となるレジ
スタを指定する4ｂｉｔ幅のディスティネーションレジ
スタ番号(104)である。

【００１７】そこで、データ処理装置が命令実行時にｎ
個あるレジスタのうちｍ個を選択する段を備えていれば
前記の命令フォーマットにしたがった命令により、ｍ個
のレジスタのうちから１つを選択することができるた
め、レジスタを一意に指定することが出来る。この、ｎ
個あるレジスタのうちのｍ個をどのように選択するかの
方式として次の４つの方式がある。

【００１８】第１の方式は、静的に第１ソースレジスタ
として指定できるレジスタの集合を固定してしまう方式
である。すなわち、１６個のレジスタをｒ０からｒ１５
とするとき、ｒ０からｒ３のみを第１ソースレジスタオ
ペランドとして指定可能にするという方式である。第２
の方式は、動的にソース１レジスタとして指定できるレ
ジスタの集合を管理する方式である。どのレジスタがソ
ース１レジスタとして指定できるレジスタとして選択さ
れているかを管理するための手段を設け、その選択状態
を更新するための特殊な命令を命令セットに付加する方
式である。具体的には、例えば、2ｂｉｔの第１ソース
レジスタ指定コード(ｒｓ１)によって指定される４通り
のレジスタ指定コードに対応するレジスタ番号を特定
(ｓｅｔ)するために、ｓｅｔｒｓ１−０１命令及びｓｅ
ｔｒｓ１−２３命令を用意する方式である。このデータ
処理装置において、次のような命令列を実行すると、

【００１９】

【数１】

【００２０】次のｓｅｔｒｓ１−０１命令およびｓｅｔ
ｒｓ１−２３命令の実行まで、第１ソースレジスタ指定
コードが０のときはｒ１、１のときはｒ３、２のときは
ｒ８、３のときはｒ１５と設定される。第３の方式は、
第２の方式と同様に、動的に第１ソースレジスタとして
指定できるレジスタの集合を管理する方式であるが、レ
ジスタの選択状態を更新するための命令を設けるのでな
く、通常の演算命令を実行すると自動的にこの状態が更
新される方式である。これは、一旦命令で用いられたレ
ジスタは、近傍の後の命令で再び用いられる可能性が高
いという経験則に基づいている。どのように部分集合を
更新するかについてはまた、種々の方式がある。

【００２１】１つの方式は、仮にｍを２とするとき、４
通りの第１ソースレジスタ指定コードの識別子としてＣ
Ｄ、ＰＤ、ＰＳ１、ＰＳ２を用いる方式である。ＣＤが
「現在の命令で指定されているディスティネーションレ
ジスタ(Current Destination)」、ＰＤが「直前に実行
された演算命令で指定されたディスティネーションレジ
スタ(Previous Destination)」、ＰＳ１が「直前に実行
された演算命令で指定された第１ソースレジスタ (Prev
ious Source 1)」、ＰＳ２が「直前に実行された演算命
令で指定された第２ソースレジスタ(Previous Source
2)」をそれぞれ意味する。すなわち、命令列

【００２２】

【数２】

【００２３】を考える時、これは、３レジスタオペラン
ド指定方式のアーキテクチャにおける命令列

【００２４】

【数３】

【００２５】と等価となる。ここで、前記命令の表記に
おいては、オペランドの並びは、順にディスティネーシ
ョン、ソース１、ソース２を示すものとする。前記方式
ではｍを２としたが、ｍが１の場合、例えばＣＤ及びＰ
Ｄの２通りに限定して同様の方式を用いることが出来
る。また、ｍが３の場合、前記のレジスタ集合に加え、
「現在の命令で指定されている第２ソースレジスタ」、
「２つ前に実行した演算命令で指定されたディスティネ
ーションレジスタ」、「２つ前に実行した演算命令で指
定された第１ソースレジスタ」、「２つ前に実行した演
算命令で指定された第２ソースレジスタ」、を指定でき
るように拡張することで同様の方式を用いることが出来
る。

【００２６】動的にレジスタ選択状態を管理する別の方
式は、最近使用されたレジスタの集合をＬＲＵ方式で更
新する方式である。これは、概念的には、長さ２のｍ乗
のレジスタ指定コードのリストを管理し、最近使用され
たレジスタを記憶しておく方法である。例えばｍ＝２と
して次のような命令列を考える。’；’以降に各命令終
了直後の概念的なレジスタリストの内容を付記する。ま
た、第１ソースレジスタ指定コードの識別子としてＬ１
からＬ４を用い、リストの何番目のレジスタを指定する
かを表すことにする。

【００２７】

【数４】

【００２８】上の命令列はは３レジスタオペランド指定
方式におけるつぎの命令列と等価である。

【００２９】

【数５】

【００３０】この例では具体的な説明のためｍを２とし
たが、異なるｍの値について同様の方式を用いることが
出来ることは明らかであろう。次に、以上のような命令
セットアーキテクチャを実際にハードウェアでどのよう
に実現するかについて述べる。これまでの説明によって
明らかなように、本発明の特徴は短いビット長ｍで符号
化された短縮レジスタ指定フィールドの値をｎビット長
に静的あるいは動的に変換することにあり、この変換の
方式に応じてハードウェアの構成が変化する。図１に本
発明の各方式を実現するための命令デコーダの構成図の
一例を示す。この図の例はｍ＝２、ｎ＝４を前提として
構成されており、図４の命令フォーマットに対応したデ
コーダの構成となっている。

【００３１】まず命令フェッチ機構から出力される命令
語から第１段階命令デコード機構(501)によって命令操
作コード(511)、第１ソースレジスタ指定コード(512)、
第二ソースレジスタ番号(513)、ディステネーションレ
ジスタ番号(514)が抽出される。２ビットの第１ソース
レジスタ指定コードは、本発明の指定コード変換手段と
して機能する前記第１ソースデコーダ(502)によって４
ビットの第１ソースレジスタ番号(515)に変換される。

【００３２】図６には前記第１の方式を実現するための
第１ソースデコーダの詳細な構成図を示す。命令コード
から抽出されたデコード前の第１ソースレジスタ指定コ
ードに従って、定数生成手段(601)から生成される４種
類の定数のうちの１つを選択する選択手段(602)を備
え、その結果を第１ソースレジスタ番号とするものであ
る。

【００３３】図７には前記第２の方式を実現するための
第１ソースデコーダの詳細な構成図を示す。本構成で
は、４つのレジスタ番号記憶手段(701、702、703、704)
と、第１ソースレジスタ指定コードに従って、これら４
つのレジスタ番号記憶手段の内容のうち１つを選択する
ための選択手段(705)から構成される変換テーブルを備
える。さらに、命令操作コードに従ってｓｅｔｒｓ１−
０１命令及びｓｅｔｒｓ１−２３命令の実行を制御する
ためのｓｅｔｒｓ１命令検出機構(706)を備える。この
うち第１・第２レジスタ番号記憶手段(701、702)につい
ては命令語のうちの第２ソースレジスタ番号フィールド
及びディスティネーションレジスタ番号フィールドの
値、及び、ｓｅｔｒｓ１−０１命令の実行時にアサート
される制御信号が入力されており、ｓｅｔｒｓ１−０１
命令によってその内容が書き換えられる。第３・第４レ
ジスタ番号記憶手段(703,704)については、ｓｅｔｒｓ
１−２３命令の実行時にアサートされる制御信号が入力
されており、ｓｅｔｒｓ１−２３命令によりその内容が
書き換えられる。

【００３４】図８には前記第３の方式を実現するための
第１ソースデコーダの詳細な構成図を示す。本構成では
３つのレジスタ番号記憶手段を備える。このうちの１つ
は、直前に実行した演算命令の第１ソースレジスタ番号
を記憶しておくＰＳ１レジスタ番号記憶手段(801)であ
り、１つは直前に実行した演算命令の第２ソースレジス
タ番号を記憶しておくＰＳ２レジスタ番号記憶手段(80
2)であり、１つは直前に実行した演算命令のディスティ
ネーションレジスタ番号を記憶しておくＰＤレジスタ番
号記憶手段(803)である。また、前記３つのレジスタ指
定コード記憶手段の値と、現在実行中の命令語中のディ
スティネーションレジスタ番号(CD)とからなる４種類の
値をデコード前のソース１レジスタ指定コードに従って
選択する選択手段(804)を備える。ここで選択された値
はレジスタファイルに送られるとともにＰＳ１レジスタ
番号記憶手段(801)に入力され、次の演算命令の第１レ
ジスタ指定コードのデコードのために用いられる。さら
に、３つのレジスタ指定コード記憶手段には、命令操作
コードに従って演算命令の実行を検出する演算命令検出
機構(805)より書き込み制御信号が入力されており、演
算命令実行時にのみ値が更新される。この値の更新は、
選択手段を通して第１ソースレジスタ番号がレジスタフ
ァイルに送出された後に行なわれる。

【００３５】

【発明の効果】以上の説明によって明らかなように、本
発明は高機能命令をコンパクトな命令長で表現すること
を可能にしており、これによってプログラムサイズを圧
縮できるという効果がある。さらに、プログラム実行時
の命令転送レートを低減させることが出来るため、プロ
グラムの実行速度を高速化するという効果も併せ持つ。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の命令デコード機構の
構成図の一例である。

【図２】従来のデータ処理装置であるＭＩＰＳアーキテ
クチャにおける、レジスタ間演算命令の命令フォーマッ
トである。

【図３】従来のデータ処理装置であるＳＨアーキテクチ
ャにおける、レジスタ間演算命令の命令フォーマットで
ある。

【図４】本発明のデータ処理装置における、レジスタ間
演算命令の命令フォーマットである。

【図５】本発明のデータ処理装置の全体構成図である。

【図６】図１の第１ソースデコーダの詳細な構成図であ
る。

【図７】図１の第１ソースデコーダの詳細な構成図であ
る。

【図８】図１の第１ソースデコーダの詳細な構成図であ
る。

【符号の説明】

４０１命令フェッチ機構５０２第１ソースデコーダ１０２第１レジスタ指定コード

Claims

【特許請求の範囲】

【請求項１】複数の作業用レジスタをもつストアドプ
ログラム方式のデータ処理装置であって、命令操作コー
ドと、前記作業用レジスタのうちの１つを明示的に指定
するための標準ビット数のレジスタ番号と、標準ビット
数よりも少ないビット数からなるレジスタ指定コードと
を含む命令語を取り込む命令フェッチ手段と、前記レジ
スタ指定コードを標準ビット数のレジスタ番号に変換す
るレジスタ指定コード変換手段とを、備えることを特徴
とするデータ処理装置。
【請求項２】前記レジスタ指定コード変換手段は、前
記データ処理装置の状態によらず固定的なコード変換を
行なうことを特徴とする請求項１記載のデータ処理装
置。
【請求項３】前記レジスタ指定コード変換手段は、変
換テーブルを備え、前記データ処理装置の命令実行時に
変換テーブルの内容の一部あるいは全部を更新する変換
テーブル更新手段を備えることを特徴とする請求項１記
載のデータ処理装置。
【請求項４】前記変換テーブル更新手段は、命令操作
コードを識別し、変換テーブルを更新するための特殊な
命令の実行時に前記変換テーブルを更新することを特徴
とする請求項３記載のデータ処理装置。
【請求項５】前記変換テーブル更新手段は、命令操作
コードを識別し、通常の演算命令の実行時に、前記演算
命令に含まれるレジスタ指定コードの値を用いて、変換
テーブルを更新することを特徴とする請求項３記載のデ
ータ処理装置。