JPH01233545A - 割込み要因制御装置 - Google Patents
割込み要因制御装置Info
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- JPH01233545A JPH01233545A JP5992988A JP5992988A JPH01233545A JP H01233545 A JPH01233545 A JP H01233545A JP 5992988 A JP5992988 A JP 5992988A JP 5992988 A JP5992988 A JP 5992988A JP H01233545 A JPH01233545 A JP H01233545A
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- 238000000034 method Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 235000021156 lunch Nutrition 0.000 description 2
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- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔h明の概要〕
複数の中央処理装置1e(CPU)と複数の入出力装置
(I 10)を有するコンピュータシステムにおける割
込み要因制御装置に関し、 割込み要求が処理されてしまっているのに、要因フラグ
がセットされたままになっていることを防止する為の割
込み要因制御方式を提供することを目的とし、 バスにより接続された複数の中央処理装置及び複数の入
出力装置を備え、これらの入出力装置の1つが発生した
割込み要求4中央処理装置の指定されたものが処理する
コンピュータシステムにおける割込み要因制御装置にお
いて、各中央処理装置に、各入出力装置からの割込み要
求の有無を示す要因フラグと、該要求に応答可/不可を
示すデータがセットさ・れる割込みマスクと、各入出力
装置からの割込み要求があるときこれを取込んで対応す
る要因フラグをセットする割込み要求検出回路と、該割
込み要求に対する他の中央処理装置の割込み応答がある
とき対応する要因フラグをリセットする割込み応答検出
回路を設けるよう構成する。
(I 10)を有するコンピュータシステムにおける割
込み要因制御装置に関し、 割込み要求が処理されてしまっているのに、要因フラグ
がセットされたままになっていることを防止する為の割
込み要因制御方式を提供することを目的とし、 バスにより接続された複数の中央処理装置及び複数の入
出力装置を備え、これらの入出力装置の1つが発生した
割込み要求4中央処理装置の指定されたものが処理する
コンピュータシステムにおける割込み要因制御装置にお
いて、各中央処理装置に、各入出力装置からの割込み要
求の有無を示す要因フラグと、該要求に応答可/不可を
示すデータがセットさ・れる割込みマスクと、各入出力
装置からの割込み要求があるときこれを取込んで対応す
る要因フラグをセットする割込み要求検出回路と、該割
込み要求に対する他の中央処理装置の割込み応答がある
とき対応する要因フラグをリセットする割込み応答検出
回路を設けるよう構成する。
本発明は、複数の中央処理装置(CP U)と複数の入
出力装置(Ilo)を有するコンピュータシステムにお
ける割込み要因制御装置に関する。
出力装置(Ilo)を有するコンピュータシステムにお
ける割込み要因制御装置に関する。
近年、コンピュータシステムに対して、複数の入出力装
置からの割込み要求をリアルタイ・ムに処理する能力が
要求されている。このため、CPUを複数として、割込
み処理を分担して行ない、その割込み処理を効率良く行
うことが考えられている。
置からの割込み要求をリアルタイ・ムに処理する能力が
要求されている。このため、CPUを複数として、割込
み処理を分担して行ない、その割込み処理を効率良く行
うことが考えられている。
CPUが複数の場合、各CPUがどの装置からのどの要
因の割込みを処理するかは、割込みマスクの設定で制御
し、その設定を動的に変更することにより、リアルタイ
ムな割込み処理を実現している。
因の割込みを処理するかは、割込みマスクの設定で制御
し、その設定を動的に変更することにより、リアルタイ
ムな割込み処理を実現している。
例えば、第5図に示す様に入出力装置#0に対するCP
U#Oの割込みマスク11aを1にして割込みへの応答
を許可し、CPU#1の割込みマスク21aを0にして
割込みへの応答を押割したとする。この場合、入出力装
置#0が割込み要求コマンドを発行すると、(■)、割
込み要求検出回路14.24により各CPUの割込み要
因フラグ12a、22aがセットされる。CPU#Oは
割込みマスクが1なので割込み要因フラグ12aをリセ
ットし、入出力装置#Oに応答しく■)、割込みの詳細
情報を受は娶り(■)、割込み処理を開始する。CPU
#1は割込みマスクがOなので、割込みに対して応答し
ない。これにより、複数のCPUによる割込み処理の分
担が行われる。
U#Oの割込みマスク11aを1にして割込みへの応答
を許可し、CPU#1の割込みマスク21aを0にして
割込みへの応答を押割したとする。この場合、入出力装
置#0が割込み要求コマンドを発行すると、(■)、割
込み要求検出回路14.24により各CPUの割込み要
因フラグ12a、22aがセットされる。CPU#Oは
割込みマスクが1なので割込み要因フラグ12aをリセ
ットし、入出力装置#Oに応答しく■)、割込みの詳細
情報を受は娶り(■)、割込み処理を開始する。CPU
#1は割込みマスクがOなので、割込みに対して応答し
ない。これにより、複数のCPUによる割込み処理の分
担が行われる。
なおこの第5図で11aはCPU#0の入出力装置#0
に対する割込みマスクで、これが1なら入出力装置#0
からの割込みを受付けてよい、であり、これがOなら入
出力装置#0からの割込みは受付けてならない、である
、11bはCPU#0の入出力装置#1に対する割込み
マスク、21aはCPU#1の入出力装置#0に対する
そして21bは入出力装置#1に対する各割込みマスク
であり、機能は11aと同様である。12a、12bは
入出力装置#O1同#1から割込み要求があったときセ
ットされるCPU1O側のフラグ、そして22a、22
bは入出力装置#0.同#1から割込み要求があったと
きセットされるCPU#1側のフラグである。
に対する割込みマスクで、これが1なら入出力装置#0
からの割込みを受付けてよい、であり、これがOなら入
出力装置#0からの割込みは受付けてならない、である
、11bはCPU#0の入出力装置#1に対する割込み
マスク、21aはCPU#1の入出力装置#0に対する
そして21bは入出力装置#1に対する各割込みマスク
であり、機能は11aと同様である。12a、12bは
入出力装置#O1同#1から割込み要求があったときセ
ットされるCPU1O側のフラグ、そして22a、22
bは入出力装置#0.同#1から割込み要求があったと
きセットされるCPU#1側のフラグである。
割込み要求は共通バス50を通してCPU#O。
同#1へ共に上げられ、そしてそれにはどの入出力装置
からのものかの情報がついているので、これにより割込
み要求検出回路14.24は該当するフラグ12aまた
は12b、22aまたは22bをセットする0割込みマ
スク11aと11b。
からのものかの情報がついているので、これにより割込
み要求検出回路14.24は該当するフラグ12aまた
は12b、22aまたは22bをセットする0割込みマ
スク11aと11b。
21aと21bに書込むデータ0.1を固定しておくと
CPU#0.同#1が受持つ入出力装置が固定され、こ
れを可変にすると受持つ入出力装置が可変になる。
CPU#0.同#1が受持つ入出力装置が固定され、こ
れを可変にすると受持つ入出力装置が可変になる。
上述のようにCPU#0の割込みマスク11aは1、C
PU#1の割込みマスク21aはOの状態で、入出力装
置#0が割込み要求を出し、フラグ12a、22aがセ
ントされ、CPU#Oが応答して処理すると、フラグ1
2aはリセットされてOになっているが、CPU#1は
応答しなかったのでフラグ22aは1のま\である。即
ち、CPUが応答しないと、フラグはりセントされず、
そのま−になる。
PU#1の割込みマスク21aはOの状態で、入出力装
置#0が割込み要求を出し、フラグ12a、22aがセ
ントされ、CPU#Oが応答して処理すると、フラグ1
2aはリセットされてOになっているが、CPU#1は
応答しなかったのでフラグ22aは1のま\である。即
ち、CPUが応答しないと、フラグはりセントされず、
そのま−になる。
こうして、CPU#1の割込み要因フラグ12aは、既
にCPU#0によって割込み要求が処理されてしまって
いるにも4にわらずセットされたままである為、この状
態で割込みマスク21aを1にして入出力装置#0が上
げた割込みへの応答を許可した場合、CPU#1は直ち
に入出力装置#0に応答しく■)、シかしこれは処理済
みであるからキャンセルを通知される(■)ことになる
。
にCPU#0によって割込み要求が処理されてしまって
いるにも4にわらずセットされたままである為、この状
態で割込みマスク21aを1にして入出力装置#0が上
げた割込みへの応答を許可した場合、CPU#1は直ち
に入出力装置#0に応答しく■)、シかしこれは処理済
みであるからキャンセルを通知される(■)ことになる
。
これは無駄であり、通常処理の効率を著しく低下すると
いう問題がある。
いう問題がある。
本発明はか\る点を改善し、割込み要求が処理されてし
まっているのに、要因フラグがセットされたままになっ
ていることを防止する為の割込み要因制御方式を提供す
ることを目的とする。
まっているのに、要因フラグがセットされたままになっ
ていることを防止する為の割込み要因制御方式を提供す
ることを目的とする。
第1図に示すように本発明では割込み要求検出回路14
.24の外に、割込み応答検出回路13゜23を設ける
。また中央処理装置(CPU)から入出力装置(I 1
0)への応答は他のCPUもこれを知ることができるよ
うにする。該応答をコマンド形式にして共通バス50へ
のせるようにする、等でこれは可能である0割込み要求
もコマンド形式にして、それを発生したIloのID情
報を含めて共通バスへのせれば、専用線を使用しなくて
も該I10が割込み要求を上げたことを全CPUが知る
ことができる。
.24の外に、割込み応答検出回路13゜23を設ける
。また中央処理装置(CPU)から入出力装置(I 1
0)への応答は他のCPUもこれを知ることができるよ
うにする。該応答をコマンド形式にして共通バス50へ
のせるようにする、等でこれは可能である0割込み要求
もコマンド形式にして、それを発生したIloのID情
報を含めて共通バスへのせれば、専用線を使用しなくて
も該I10が割込み要求を上げたことを全CPUが知る
ことができる。
この第1図では第5図と同じ部分には同じ符号が付しで
ある(他の図も同様)、即ち、10は#Oの中央処理装
置、20は#1の中央処理装置、30.40は#O,#
1の入出力装置、そして50は共通バスである。中央処
理袋!10.20には入出力装置30.40に対するマ
スク11aと21a、11bと21bが、またフラグ1
2aと22a、12bと22bが設けられる。
ある(他の図も同様)、即ち、10は#Oの中央処理装
置、20は#1の中央処理装置、30.40は#O,#
1の入出力装置、そして50は共通バスである。中央処
理袋!10.20には入出力装置30.40に対するマ
スク11aと21a、11bと21bが、またフラグ1
2aと22a、12bと22bが設けられる。
割込要求検出回路14.24は、入出力装置30.40
からの割込み要求を検出したら対応する割込み要因フラ
グ12a、22aまたは12b。
からの割込み要求を検出したら対応する割込み要因フラ
グ12a、22aまたは12b。
22bをセントする。また割込み応答検出回路13.2
3は、他の中央処理装置の割込み応答を検出したら対応
する割込み要因フラグをリセットする。
3は、他の中央処理装置の割込み応答を検出したら対応
する割込み要因フラグをリセットする。
上記構成にして、割込み応答検出回路13.23により
他の中央処理装置の割込み応答を常時監視し、該割込み
応答を検出したら対応する割込み要因フラグをリセット
すれば、複数の中央処理装置の1つ前記の例ではcpu
aoが入出力装置#0の割込み要求に応答した時点で、
他の中央処理装置本例ではCPU#1のフラグ22aは
リセットされるので、他の中央処理装置の当該入出力装
置に対するマスクを解除されても(21aが1にセット
されても)、不必要な割込み応答(■)とそのキャンセ
ル(■)が行なわれることは、なくなる。
他の中央処理装置の割込み応答を常時監視し、該割込み
応答を検出したら対応する割込み要因フラグをリセット
すれば、複数の中央処理装置の1つ前記の例ではcpu
aoが入出力装置#0の割込み要求に応答した時点で、
他の中央処理装置本例ではCPU#1のフラグ22aは
リセットされるので、他の中央処理装置の当該入出力装
置に対するマスクを解除されても(21aが1にセット
されても)、不必要な割込み応答(■)とそのキャンセ
ル(■)が行なわれることは、なくなる。
第2図に本発明の実施例を示す。これはCPU#O側の
構成特に割込み応答/要求検出回路13゜14の構成を
示すが、CPU#1側も同様である。
構成特に割込み応答/要求検出回路13゜14の構成を
示すが、CPU#1側も同様である。
15は割込み要求デコード/ラッチ回路、16はコマン
ドデコーダ、17はインプットレジスタであり、18は
タグ線、19はデータバスである。
ドデコーダ、17はインプットレジスタであり、18は
タグ線、19はデータバスである。
データバス19上のデータがコマンドであるとき線18
にタグ信号が現われ、レジスタ17に該コマンドをラッ
チさせまた該レジスタ上のコマンドコードをデコーダ1
6に取込ませる。要因デコード/ラッチ回路15は、レ
ジスタ17上の割込み要因情報を取込んでこれを解析し
、対応する要因フラグ12のセット/リセットを行なう
もので、回路構成特にそのラッチ回路部の構成を第3図
に示す。
にタグ信号が現われ、レジスタ17に該コマンドをラッ
チさせまた該レジスタ上のコマンドコードをデコーダ1
6に取込ませる。要因デコード/ラッチ回路15は、レ
ジスタ17上の割込み要因情報を取込んでこれを解析し
、対応する要因フラグ12のセット/リセットを行なう
もので、回路構成特にそのラッチ回路部の構成を第3図
に示す。
この第3図に示すように、要因デコード/ランチ回路1
5のラッチ回路部は排他オアゲートG鳳。
5のラッチ回路部は排他オアゲートG鳳。
アンドゲートG2〜G m +オアゲートG5.インバ
ータ1.およびラッチ回路(D型フリップフロップ)L
からなる。これは割込み要因毎に(各要因フラグ毎に)
設けられる。真理値表は次の通りである。
ータ1.およびラッチ回路(D型フリップフロップ)L
からなる。これは割込み要因毎に(各要因フラグ毎に)
設けられる。真理値表は次の通りである。
前記の例に従ってこの第3図の回路はフラグ22aに対
するものとすると、入出力装置#0が割込み要求を上げ
たとき要因デコード回路15はこれを解析して要因デコ
ード信号りを1とし、またコマンドデコーダ16の出力
はセットSとなるから、ゲートG3は開き、ゲートG1
の出力は1、従ってG2の出力は1、G3の出力も1、
ラッチしにこれが取込まれて要因ラッチ出力は1になる
。
するものとすると、入出力装置#0が割込み要求を上げ
たとき要因デコード回路15はこれを解析して要因デコ
ード信号りを1とし、またコマンドデコーダ16の出力
はセットSとなるから、ゲートG3は開き、ゲートG1
の出力は1、従ってG2の出力は1、G3の出力も1、
ラッチしにこれが取込まれて要因ラッチ出力は1になる
。
これは上記真理値上の上から4番目の状態で、この1出
力によりフラグ22aが立てられる。次に、CPU#O
が応答すると、その応答コマンドを要因デコード回路が
解析して要因デコード信号りを1にし、またコマンドデ
コーダ16はリセットRを出力し、従って03は閉じ、
G1の出力は1、G2の出力も1、従ってG3.G4の
出力が0、これがランチしに取込まれて要因ランチ出力
はOになる。これは真理値表の上から3番目の状態で、
この0出力によりフラグ22aはりセントされる。
力によりフラグ22aが立てられる。次に、CPU#O
が応答すると、その応答コマンドを要因デコード回路が
解析して要因デコード信号りを1にし、またコマンドデ
コーダ16はリセットRを出力し、従って03は閉じ、
G1の出力は1、G2の出力も1、従ってG3.G4の
出力が0、これがランチしに取込まれて要因ランチ出力
はOになる。これは真理値表の上から3番目の状態で、
この0出力によりフラグ22aはりセントされる。
真理値表の上から1番目の状態は要因デコード信号りが
Oの状態で、これはレジスタ17に割込要因情報が入っ
ていない場合である。D=OならG2の出力は01従っ
て04が開いてランチしの出力を維持する。つまり要因
ランチ出力は不変である。上から2番目は5=R=0っ
まり割込み要求でも同応答でもない場合で、これも要因
ランチ出力は不変である。−格下のD=S=R=1では
G3が閉じてG4が開き、要因ラッチ出力を保持するが
、この状態は実際にはない。
Oの状態で、これはレジスタ17に割込要因情報が入っ
ていない場合である。D=OならG2の出力は01従っ
て04が開いてランチしの出力を維持する。つまり要因
ランチ出力は不変である。上から2番目は5=R=0っ
まり割込み要求でも同応答でもない場合で、これも要因
ランチ出力は不変である。−格下のD=S=R=1では
G3が閉じてG4が開き、要因ラッチ出力を保持するが
、この状態は実際にはない。
第4図にバスと要因ランチのタイムチャートを示す。割
込み応答/要求検出回路13/14,23/24はCP
Uの動作とは独立に當時バス5゜を監視し、タグ信号が
出るとデータバス19のデータをインプットレジスタ1
7にラッチする(■)。
込み応答/要求検出回路13/14,23/24はCP
Uの動作とは独立に當時バス5゜を監視し、タグ信号が
出るとデータバス19のデータをインプットレジスタ1
7にラッチする(■)。
ラッチされたデータのうちのコマンドコードはコマンド
デコーダ16に取込〜まれ、該デコーダはこれを解析し
て該コマンドコードが割込み要求コマンドであればセン
ト信号を、割込み応答コマンドであればリセット信号を
出力する。要因デコード/ラッチ回路15の要因デコー
ド部はレジスタ17の割込み要因情報を取込み、これを
解析して自己が受持つフラグに関するものであれば要因
デコード信号りを1にし、そしてラッチ回路部はこれら
のセット/リセット信号及び要因デコード信号により要
因フラグをセント(■)、またはリセット (■)する
。
デコーダ16に取込〜まれ、該デコーダはこれを解析し
て該コマンドコードが割込み要求コマンドであればセン
ト信号を、割込み応答コマンドであればリセット信号を
出力する。要因デコード/ラッチ回路15の要因デコー
ド部はレジスタ17の割込み要因情報を取込み、これを
解析して自己が受持つフラグに関するものであれば要因
デコード信号りを1にし、そしてラッチ回路部はこれら
のセット/リセット信号及び要因デコード信号により要
因フラグをセント(■)、またはリセット (■)する
。
第2図では割込み要因フラグ12は多数あるように図示
しているが、これは入出力装置が多数ある場合に対応す
る及び/又は、入出力装置が上げる割込みには複数種あ
り、その種別毎にフラグを設けるので、入出力装置が少
数でもフラグは多数になる、ことに対応するものである
。
しているが、これは入出力装置が多数ある場合に対応す
る及び/又は、入出力装置が上げる割込みには複数種あ
り、その種別毎にフラグを設けるので、入出力装置が少
数でもフラグは多数になる、ことに対応するものである
。
以上説明した様に、本発明によれば、割込みが処理され
た時点で割込み要因フラグがリセットされるので、不必
要な割込み応答を行うことが無くなり、マルチCPUシ
ステムにおける処理性能の向上に寄与するところが大き
い。
た時点で割込み要因フラグがリセットされるので、不必
要な割込み応答を行うことが無くなり、マルチCPUシ
ステムにおける処理性能の向上に寄与するところが大き
い。
第1図は本発明の原理説明図、
第2図は本発明の実施例を示すブロック図、第3図は第
2図のラッチ回路部の回路例を示す図、 第4図はバス及び要因ランチのタイミングチャート、 第5図は従来例の説明図である。 第1図で10.20は中央処理装置、30.40は入出
力装置、50はバス、11.21は割込みマスク、12
.22は要因フラグ、13.23は割込み応答検出回路
、14.24は割込み要求検出回路である。
2図のラッチ回路部の回路例を示す図、 第4図はバス及び要因ランチのタイミングチャート、 第5図は従来例の説明図である。 第1図で10.20は中央処理装置、30.40は入出
力装置、50はバス、11.21は割込みマスク、12
.22は要因フラグ、13.23は割込み応答検出回路
、14.24は割込み要求検出回路である。
Claims (1)
- 【特許請求の範囲】 1、バス(50)により接続された複数の中央処理装置
(10、20)及び複数の入出力装置(30、40)を
備え、これらの入出力装置の1つが発生した割込み要求
を中央処理装置の指定されたものが処理するコンピュー
タシステムにおける割込み要因制御装置において、 各中央処理装置に、各入出力装置からの割込み要求の有
無を示す要因フラグ(12a、12b、・・・・・・)
と、該要求に応答可/不可を示すデータがセットされる
割込みマスク(11a、11b、・・・・・・)と、各
入出力装置からの割込み要求があるときこれを取込んで
対応する要因フラグをセットする割込み要求検出回路(
14、24)と、該割込み要求に対する他の中央処理装
置の割込み応答があるとき対応する要因フラグをリセッ
トする割込み応答検出回路(13、23)を設けたこと
を特徴とする割込み要因制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5992988A JPH01233545A (ja) | 1988-03-14 | 1988-03-14 | 割込み要因制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5992988A JPH01233545A (ja) | 1988-03-14 | 1988-03-14 | 割込み要因制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01233545A true JPH01233545A (ja) | 1989-09-19 |
Family
ID=13127306
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5992988A Pending JPH01233545A (ja) | 1988-03-14 | 1988-03-14 | 割込み要因制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01233545A (ja) |
-
1988
- 1988-03-14 JP JP5992988A patent/JPH01233545A/ja active Pending
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