JPH01233545A - 割込み要因制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔ｈ明の概要〕 複数の中央処理装置１ｅ（ＣＰＵ）と複数の入出力装置
（Ｉ　１０）を有するコンピュータシステムにおける割
込み要因制御装置に関し、 割込み要求が処理されてしまっているのに、要因フラグ
がセットされたままになっていることを防止する為の割
込み要因制御方式を提供することを目的とし、 バスにより接続された複数の中央処理装置及び複数の入
出力装置を備え、これらの入出力装置の１つが発生した
割込み要求４中央処理装置の指定されたものが処理する
コンピュータシステムにおける割込み要因制御装置にお
いて、各中央処理装置に、各入出力装置からの割込み要
求の有無を示す要因フラグと、該要求に応答可／不可を
示すデータがセットさ・れる割込みマスクと、各入出力
装置からの割込み要求があるときこれを取込んで対応す
る要因フラグをセットする割込み要求検出回路と、該割
込み要求に対する他の中央処理装置の割込み応答がある
とき対応する要因フラグをリセットする割込み応答検出
回路を設けるよう構成する。

〔産業上の利用分野〕

本発明は、複数の中央処理装置（ＣＰ　Ｕ）と複数の入
出力装置（Ｉｌｏ）を有するコンピュータシステムにお
ける割込み要因制御装置に関する。

近年、コンピュータシステムに対して、複数の入出力装
置からの割込み要求をリアルタイ・ムに処理する能力が
要求されている。このため、ＣＰＵを複数として、割込
み処理を分担して行ない、その割込み処理を効率良く行
うことが考えられている。

〔従来の技術〕

ＣＰＵが複数の場合、各ＣＰＵがどの装置からのどの要
因の割込みを処理するかは、割込みマスクの設定で制御
し、その設定を動的に変更することにより、リアルタイ
ムな割込み処理を実現している。

例えば、第５図に示す様に入出力装置＃０に対するＣＰ
Ｕ＃Ｏの割込みマスク１１ａを１にして割込みへの応答
を許可し、ＣＰＵ＃１の割込みマスク２１ａを０にして
割込みへの応答を押割したとする。この場合、入出力装
置＃０が割込み要求コマンドを発行すると、（■）、割
込み要求検出回路１４．２４により各ＣＰＵの割込み要
因フラグ１２ａ、２２ａがセットされる。ＣＰＵ＃Ｏは
割込みマスクが１なので割込み要因フラグ１２ａをリセ
ットし、入出力装置＃Ｏに応答しく■）、割込みの詳細
情報を受は娶り（■）、割込み処理を開始する。ＣＰＵ
＃１は割込みマスクがＯなので、割込みに対して応答し
ない。これにより、複数のＣＰＵによる割込み処理の分
担が行われる。

なおこの第５図で１１ａはＣＰＵ＃０の入出力装置＃０
に対する割込みマスクで、これが１なら入出力装置＃０
からの割込みを受付けてよい、であり、これがＯなら入
出力装置＃０からの割込みは受付けてならない、である
、１１ｂはＣＰＵ＃０の入出力装置＃１に対する割込み
マスク、２１ａはＣＰＵ＃１の入出力装置＃０に対する
そして２１ｂは入出力装置＃１に対する各割込みマスク
であり、機能は１１ａと同様である。１２ａ、１２ｂは
入出力装置＃Ｏ１同＃１から割込み要求があったときセ
ットされるＣＰＵ１Ｏ側のフラグ、そして２２ａ、２２
ｂは入出力装置＃０．同＃１から割込み要求があったと
きセットされるＣＰＵ＃１側のフラグである。

割込み要求は共通バス５０を通してＣＰＵ＃Ｏ。

同＃１へ共に上げられ、そしてそれにはどの入出力装置
からのものかの情報がついているので、これにより割込
み要求検出回路１４．２４は該当するフラグ１２ａまた
は１２ｂ、２２ａまたは２２ｂをセットする０割込みマ
スク１１ａと１１ｂ。

２１ａと２１ｂに書込むデータ０．１を固定しておくと
ＣＰＵ＃０．同＃１が受持つ入出力装置が固定され、こ
れを可変にすると受持つ入出力装置が可変になる。

〔発明が解決しようとする課題〕

上述のようにＣＰＵ＃０の割込みマスク１１ａは１、Ｃ
ＰＵ＃１の割込みマスク２１ａはＯの状態で、入出力装
置＃０が割込み要求を出し、フラグ１２ａ、２２ａがセ
ントされ、ＣＰＵ＃Ｏが応答して処理すると、フラグ１
２ａはリセットされてＯになっているが、ＣＰＵ＃１は
応答しなかったのでフラグ２２ａは１のま＼である。即
ち、ＣＰＵが応答しないと、フラグはりセントされず、
そのま−になる。

こうして、ＣＰＵ＃１の割込み要因フラグ１２ａは、既
にＣＰＵ＃０によって割込み要求が処理されてしまって
いるにも４にわらずセットされたままである為、この状
態で割込みマスク２１ａを１にして入出力装置＃０が上
げた割込みへの応答を許可した場合、ＣＰＵ＃１は直ち
に入出力装置＃０に応答しく■）、シかしこれは処理済
みであるからキャンセルを通知される（■）ことになる
。

これは無駄であり、通常処理の効率を著しく低下すると
いう問題がある。

本発明はか＼る点を改善し、割込み要求が処理されてし
まっているのに、要因フラグがセットされたままになっ
ていることを防止する為の割込み要因制御方式を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図に示すように本発明では割込み要求検出回路１４
．２４の外に、割込み応答検出回路１３゜２３を設ける
。また中央処理装置（ＣＰＵ）から入出力装置（Ｉ　１
０）への応答は他のＣＰＵもこれを知ることができるよ
うにする。該応答をコマンド形式にして共通バス５０へ
のせるようにする、等でこれは可能である０割込み要求
もコマンド形式にして、それを発生したＩｌｏのＩＤ情
報を含めて共通バスへのせれば、専用線を使用しなくて
も該Ｉ１０が割込み要求を上げたことを全ＣＰＵが知る
ことができる。

この第１図では第５図と同じ部分には同じ符号が付しで
ある（他の図も同様）、即ち、１０は＃Ｏの中央処理装
置、２０は＃１の中央処理装置、３０．４０は＃Ｏ，＃
１の入出力装置、そして５０は共通バスである。中央処
理袋！１０．２０には入出力装置３０．４０に対するマ
スク１１ａと２１ａ、１１ｂと２１ｂが、またフラグ１
２ａと２２ａ、１２ｂと２２ｂが設けられる。

割込要求検出回路１４．２４は、入出力装置３０．４０
からの割込み要求を検出したら対応する割込み要因フラ
グ１２ａ、２２ａまたは１２ｂ。

２２ｂをセントする。また割込み応答検出回路１３．２
３は、他の中央処理装置の割込み応答を検出したら対応
する割込み要因フラグをリセットする。

〔作用〕

上記構成にして、割込み応答検出回路１３．２３により
他の中央処理装置の割込み応答を常時監視し、該割込み
応答を検出したら対応する割込み要因フラグをリセット
すれば、複数の中央処理装置の１つ前記の例ではｃｐｕ
ａｏが入出力装置＃０の割込み要求に応答した時点で、
他の中央処理装置本例ではＣＰＵ＃１のフラグ２２ａは
リセットされるので、他の中央処理装置の当該入出力装
置に対するマスクを解除されても（２１ａが１にセット
されても）、不必要な割込み応答（■）とそのキャンセ
ル（■）が行なわれることは、なくなる。

〔実施例〕

第２図に本発明の実施例を示す。これはＣＰＵ＃Ｏ側の
構成特に割込み応答／要求検出回路１３゜１４の構成を
示すが、ＣＰＵ＃１側も同様である。

１５は割込み要求デコード／ラッチ回路、１６はコマン
ドデコーダ、１７はインプットレジスタであり、１８は
タグ線、１９はデータバスである。

データバス１９上のデータがコマンドであるとき線１８
にタグ信号が現われ、レジスタ１７に該コマンドをラッ
チさせまた該レジスタ上のコマンドコードをデコーダ１
６に取込ませる。要因デコード／ラッチ回路１５は、レ
ジスタ１７上の割込み要因情報を取込んでこれを解析し
、対応する要因フラグ１２のセット／リセットを行なう
もので、回路構成特にそのラッチ回路部の構成を第３図
に示す。

この第３図に示すように、要因デコード／ランチ回路１
５のラッチ回路部は排他オアゲートＧ鳳。

アンドゲートＧ２〜Ｇ　ｍ　＋オアゲートＧ５．インバ
ータ１．およびラッチ回路（Ｄ型フリップフロップ）Ｌ
からなる。これは割込み要因毎に（各要因フラグ毎に）
設けられる。真理値表は次の通りである。

前記の例に従ってこの第３図の回路はフラグ２２ａに対
するものとすると、入出力装置＃０が割込み要求を上げ
たとき要因デコード回路１５はこれを解析して要因デコ
ード信号りを１とし、またコマンドデコーダ１６の出力
はセットＳとなるから、ゲートＧ３は開き、ゲートＧ１
の出力は１、従ってＧ２の出力は１、Ｇ３の出力も１、
ラッチしにこれが取込まれて要因ラッチ出力は１になる
。

これは上記真理値上の上から４番目の状態で、この１出
力によりフラグ２２ａが立てられる。次に、ＣＰＵ＃Ｏ
が応答すると、その応答コマンドを要因デコード回路が
解析して要因デコード信号りを１にし、またコマンドデ
コーダ１６はリセットＲを出力し、従って０３は閉じ、
Ｇ１の出力は１、Ｇ２の出力も１、従ってＧ３．Ｇ４の
出力が０、これがランチしに取込まれて要因ランチ出力
はＯになる。これは真理値表の上から３番目の状態で、
この０出力によりフラグ２２ａはりセントされる。

真理値表の上から１番目の状態は要因デコード信号りが
Ｏの状態で、これはレジスタ１７に割込要因情報が入っ
ていない場合である。Ｄ＝ＯならＧ２の出力は０１従っ
て０４が開いてランチしの出力を維持する。つまり要因
ランチ出力は不変である。上から２番目は５＝Ｒ＝０っ
まり割込み要求でも同応答でもない場合で、これも要因
ランチ出力は不変である。−格下のＤ＝Ｓ＝Ｒ＝１では
Ｇ３が閉じてＧ４が開き、要因ラッチ出力を保持するが
、この状態は実際にはない。

第４図にバスと要因ランチのタイムチャートを示す。割
込み応答／要求検出回路１３／１４，２３／２４はＣＰ
Ｕの動作とは独立に當時バス５゜を監視し、タグ信号が
出るとデータバス１９のデータをインプットレジスタ１
７にラッチする（■）。

ラッチされたデータのうちのコマンドコードはコマンド
デコーダ１６に取込〜まれ、該デコーダはこれを解析し
て該コマンドコードが割込み要求コマンドであればセン
ト信号を、割込み応答コマンドであればリセット信号を
出力する。要因デコード／ラッチ回路１５の要因デコー
ド部はレジスタ１７の割込み要因情報を取込み、これを
解析して自己が受持つフラグに関するものであれば要因
デコード信号りを１にし、そしてラッチ回路部はこれら
のセット／リセット信号及び要因デコード信号により要
因フラグをセント（■）、またはリセット　（■）する
。

第２図では割込み要因フラグ１２は多数あるように図示
しているが、これは入出力装置が多数ある場合に対応す
る及び／又は、入出力装置が上げる割込みには複数種あ
り、その種別毎にフラグを設けるので、入出力装置が少
数でもフラグは多数になる、ことに対応するものである
。

〔発明の効果〕

以上説明した様に、本発明によれば、割込みが処理され
た時点で割込み要因フラグがリセットされるので、不必
要な割込み応答を行うことが無くなり、マルチＣＰＵシ
ステムにおける処理性能の向上に寄与するところが大き
い。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の実施例を示すブロック図、第３図は第
２図のラッチ回路部の回路例を示す図、 第４図はバス及び要因ランチのタイミングチャート、 第５図は従来例の説明図である。 第１図で１０．２０は中央処理装置、３０．４０は入出
力装置、５０はバス、１１．２１は割込みマスク、１２
．２２は要因フラグ、１３．２３は割込み応答検出回路
、１４．２４は割込み要求検出回路である。

Claims (1)

1. 【特許請求の範囲】 １、バス（５０）により接続された複数の中央処理装置
   （１０、２０）及び複数の入出力装置（３０、４０）を
   備え、これらの入出力装置の１つが発生した割込み要求
   を中央処理装置の指定されたものが処理するコンピュー
   タシステムにおける割込み要因制御装置において、 各中央処理装置に、各入出力装置からの割込み要求の有
   無を示す要因フラグ（１２ａ、１２ｂ、・・・・・・）
   と、該要求に応答可／不可を示すデータがセットされる
   割込みマスク（１１ａ、１１ｂ、・・・・・・）と、各
   入出力装置からの割込み要求があるときこれを取込んで
   対応する要因フラグをセットする割込み要求検出回路（
   １４、２４）と、該割込み要求に対する他の中央処理装
   置の割込み応答があるとき対応する要因フラグをリセッ
   トする割込み応答検出回路（１３、２３）を設けたこと
   を特徴とする割込み要因制御装置。