JPS634363A - マルチｃｐｕ装置 - Google Patents
マルチｃｐｕ装置Info
- Publication number
- JPS634363A JPS634363A JP14870286A JP14870286A JPS634363A JP S634363 A JPS634363 A JP S634363A JP 14870286 A JP14870286 A JP 14870286A JP 14870286 A JP14870286 A JP 14870286A JP S634363 A JPS634363 A JP S634363A
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- JP
- Japan
- Prior art keywords
- cpu
- interrupt
- interruption
- level
- common bus
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ワークステーション、情報処理装置、計算機
等に利用するマルチＣＰＵ装置に関する。
等に利用するマルチＣＰＵ装置に関する。
従来の技術
第２図は従来のマルチＣＰＵ装置の構成を示しており、
Ａ、Ｍ、ＺはそれぞれＣＰ（Ｊ装置である。１はＣＰＵ
、２は割込み制御装置、３は共通バス、４゜５は内部バ
ス、６は接続バスであり、割込制御装置にはポートψ〜
ｎが設けられている。以下ＣＰＵ装置Ａ、Ｍ−Ｚ個有の
ＣＰＵ １等を表わすときは添字Ａ 、 Ｍ ＝ Ｚを
副えるものとする。
Ａ、Ｍ、ＺはそれぞれＣＰ（Ｊ装置である。１はＣＰＵ
、２は割込み制御装置、３は共通バス、４゜５は内部バ
ス、６は接続バスであり、割込制御装置にはポートψ〜
ｎが設けられている。以下ＣＰＵ装置Ａ、Ｍ−Ｚ個有の
ＣＰＵ １等を表わすときは添字Ａ 、 Ｍ ＝ Ｚを
副えるものとする。
次に上記従来例の動作について説明する。第２図におい
て、ＣＰＵ装置ＡがＣＰＵ装置装置側込みを発生しよう
とすると、ＣＰＵ装置ＡのＣＰＵＩＡ割込み用のＩ／Ｏ
命令を発する。ＣＰＵ装置Ａが Ｉ／Ｏ命令を発すると
ＣＰＵ装置装置側込み制御回路２Ｍの入力レベルψがア
クティブになる。割込み制御回路２Ｍはレベルψからの
割込みが発生したことをＣＰＵ ＩＭに通知する。同様
ＣＰＵ装置Ｂ（図示せず）、ＣＰＵ装置装置上れぞれ２
．ｎ等の固定の割込みレベルを利用してＣＰＵ装置Ｎ１
に割込みを通知する。
て、ＣＰＵ装置ＡがＣＰＵ装置装置側込みを発生しよう
とすると、ＣＰＵ装置ＡのＣＰＵＩＡ割込み用のＩ／Ｏ
命令を発する。ＣＰＵ装置Ａが Ｉ／Ｏ命令を発すると
ＣＰＵ装置装置側込み制御回路２Ｍの入力レベルψがア
クティブになる。割込み制御回路２Ｍはレベルψからの
割込みが発生したことをＣＰＵ ＩＭに通知する。同様
ＣＰＵ装置Ｂ（図示せず）、ＣＰＵ装置装置上れぞれ２
．ｎ等の固定の割込みレベルを利用してＣＰＵ装置Ｎ１
に割込みを通知する。
このように、上記従来のマルチＣＰＵ装置ても各ＣＰＵ
ＩＡ−ＣＰＵ、Ｚカミ別ノ割込ミ発生ＪＩＩノＩ／Ｏ
を発するさ他のＣＩ）Ｕへ割込みを通知するこきが出来
る。
ＩＡ−ＣＰＵ、Ｚカミ別ノ割込ミ発生ＪＩＩノＩ／Ｏ
を発するさ他のＣＩ）Ｕへ割込みを通知するこきが出来
る。
発明が解決しようとする問題点
しかしながら、上記従来のマルチＣＰＵ装置では割込み
線がＣＰＵ毎に個別であるためにＣＰＵが増すごとに割
込みレベルが増加し割込み制御回路が複雑になるという
問題があった。さらに、割込みレベルがＣＰＵ毎に個室
であるためＣＰＵの割込み処理の負荷に応じて割込みレ
ベルを動的に最適化することができないきいう問題点が
あった。
線がＣＰＵ毎に個別であるためにＣＰＵが増すごとに割
込みレベルが増加し割込み制御回路が複雑になるという
問題があった。さらに、割込みレベルがＣＰＵ毎に個室
であるためＣＰＵの割込み処理の負荷に応じて割込みレ
ベルを動的に最適化することができないきいう問題点が
あった。
本発明はこのような従来の問題を解決するものであり、
簡単な割込み制御回路を持ち、割込みレベルを動的に最
適化できるマルチＣＰＵ装置を提供することを目的とす
るものである。
簡単な割込み制御回路を持ち、割込みレベルを動的に最
適化できるマルチＣＰＵ装置を提供することを目的とす
るものである。
問題点を解決するための手段
本発明は上記目的を達成するために割込み制御回路にＩ
／Ｏデコーダを設け、他ボードが共通バス上のＩ／Ｏに
よって割込みを通知するようにしたものである。さらに
、共通バス上に共有メモリを設け、複数の割込み要因を
識別するようにしたものである。
／Ｏデコーダを設け、他ボードが共通バス上のＩ／Ｏに
よって割込みを通知するようにしたものである。さらに
、共通バス上に共有メモリを設け、複数の割込み要因を
識別するようにしたものである。
作 用
本発明は上記のような構成により次のような効果を有す
る。すなわち、複数のＣＰＵが同一の共通バス上のＩ／
Ｏアドレスによって割込みを通知することができるため
、ＣＰＵの増加に対して割込みレベルが増加していくの
をおさえることができる。
る。すなわち、複数のＣＰＵが同一の共通バス上のＩ／
Ｏアドレスによって割込みを通知することができるため
、ＣＰＵの増加に対して割込みレベルが増加していくの
をおさえることができる。
さらに、割込み元と割込み先が共通バス上の割込み用Ｉ
／Ｏアドレスと要因通知・解析用の共通バス上の割込み
用メモリアドレスを通知し変更することによって動的に
割込みレベルを変更することができ、割込み処理の負荷
に応じてシステム全体としての割込みレベルを動的に最
適化するこきができる。
／Ｏアドレスと要因通知・解析用の共通バス上の割込み
用メモリアドレスを通知し変更することによって動的に
割込みレベルを変更することができ、割込み処理の負荷
に応じてシステム全体としての割込みレベルを動的に最
適化するこきができる。
実施例
第１図は本発明の一実施例の構成を示すものである。同
図において、７は接続バス、８は内部バス、９ｆｉＩ／
Ｏデコーダ、 ／Ｏは共通バス３に接続された共通メモ
リであり、他の第２図と同様の符号は同一の名称を表わ
すものきする。Ｉ／Ｏデコーダ９は内部バス８、接続バ
ス７を経由して共通バス３に接続せれるき共に、割込み
制御回路２の割込み用のポートψ〜ｎに接続されている
。
図において、７は接続バス、８は内部バス、９ｆｉＩ／
Ｏデコーダ、 ／Ｏは共通バス３に接続された共通メモ
リであり、他の第２図と同様の符号は同一の名称を表わ
すものきする。Ｉ／Ｏデコーダ９は内部バス８、接続バ
ス７を経由して共通バス３に接続せれるき共に、割込み
制御回路２の割込み用のポートψ〜ｎに接続されている
。
次に上記実施例の動作について説明する。上記実施例に
おいて、ＣＰＵ装置ＡのＣＰＵＩＡが共有メモＩＪＩＯ
上に割込み要因を設定し、共通バス３上の割込み用Ｉ／
Ｏ命令を発すると、Ｉ／Ｏデコータ９がＩ／Ｏ命令を解
析し、割込み制御回路２人の特定の入力レベルをアクテ
ィブにする。そして、割込み制御回路２Ａはアクティブ
となったレベルの割込みが発したことをＣＰＵ装置間へ
通知する。７そして、ＣＰＵ装置間は共通バス３上の共
有メモリ／Ｏを参照し、アクティブとなった割込みレベ
ルに割当てられている要因を解析し、割込み処理を実行
する。
おいて、ＣＰＵ装置ＡのＣＰＵＩＡが共有メモＩＪＩＯ
上に割込み要因を設定し、共通バス３上の割込み用Ｉ／
Ｏ命令を発すると、Ｉ／Ｏデコータ９がＩ／Ｏ命令を解
析し、割込み制御回路２人の特定の入力レベルをアクテ
ィブにする。そして、割込み制御回路２Ａはアクティブ
となったレベルの割込みが発したことをＣＰＵ装置間へ
通知する。７そして、ＣＰＵ装置間は共通バス３上の共
有メモリ／Ｏを参照し、アクティブとなった割込みレベ
ルに割当てられている要因を解析し、割込み処理を実行
する。
このよう（二、上記実施例によれば、複数のＣＰＵ装置
Ａ−Ｚが１つの共通バス３上の割込み用Ｉ／Ｏアドレス
を共有することができるため、ＣＰＵ装置Ａ−７Ｚの追
加に対して割込みレベルを追加する必要がなく、ＣＰＵ
の増加（二よって割込み制御回路２が複雑にならないと
いう利点を有する。また、上記実施例によれば、ＣＰＵ
装置Ａ−Ｚ間の割込みは共通バス３上の共有メモリ／Ｏ
と割込み用 Ｉ／Ｏアドレスψ〜ｎだけで行なわれるた
め、共有メモリアドレス、割込み用Ｉ／ＯアドレスをＣ
ＰＵ装置間で変更することができるため、割込み頻度の
変化に応じてシステム全体としての割込みレベルを動的
に最適化できるという効果を有する。
Ａ−Ｚが１つの共通バス３上の割込み用Ｉ／Ｏアドレス
を共有することができるため、ＣＰＵ装置Ａ−７Ｚの追
加に対して割込みレベルを追加する必要がなく、ＣＰＵ
の増加（二よって割込み制御回路２が複雑にならないと
いう利点を有する。また、上記実施例によれば、ＣＰＵ
装置Ａ−Ｚ間の割込みは共通バス３上の共有メモリ／Ｏ
と割込み用 Ｉ／Ｏアドレスψ〜ｎだけで行なわれるた
め、共有メモリアドレス、割込み用Ｉ／ＯアドレスをＣ
ＰＵ装置間で変更することができるため、割込み頻度の
変化に応じてシステム全体としての割込みレベルを動的
に最適化できるという効果を有する。
発明の効果
本発明は上記実施例より明らかなようにマルチＣＰＵ装
置における割込み制御方法をＣＰＵの追加に対して共通
メモＩＪ（！：Ｉ／Ｏデコーダを設け、フレキシブルに
したものであり、システム全体としての割込みレベルを
動的に最適化できるきいう利点を有する。
置における割込み制御方法をＣＰＵの追加に対して共通
メモＩＪ（！：Ｉ／Ｏデコーダを設け、フレキシブルに
したものであり、システム全体としての割込みレベルを
動的に最適化できるきいう利点を有する。
第１図は本発明の一実施例におけるマルチＣＰＵ装置の
ブロック図、第２図は従来のマルチＣＰＵ装置のブロッ
ク図である。 １・・・ＣＰＵ、２．・・割込み制御回路、３・・−共
通バス、９・・・Ｉ／Ｏデコーダ、／Ｏ・・・共通メモ
リ。
ブロック図、第２図は従来のマルチＣＰＵ装置のブロッ
ク図である。 １・・・ＣＰＵ、２．・・割込み制御回路、３・・−共
通バス、９・・・Ｉ／Ｏデコーダ、／Ｏ・・・共通メモ
リ。
Claims (1)
- 共通バスにより接続されそれぞれＣＰＵと割込み制御回
路を備えた複数のＣＰＵ装置を作動させるに際し、前記
各々のＣＰＵ装置の割込み制御回路にＩ／Ｏデコーダを
設けると共に、前記共通バスに接続した共通メモリを設
け、前記複数のＣＰＵ間の割込みを前記共通バスを経由
してＩ／Ｏ命令により互いに通知し合うと共に、複数の
割込み要因を前記Ｉ／Ｏデコーダにより識別出来るよう
にしたマルチＣＰＵ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14870286A JPS634363A (ja) | 1986-06-25 | 1986-06-25 | マルチｃｐｕ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14870286A JPS634363A (ja) | 1986-06-25 | 1986-06-25 | マルチｃｐｕ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS634363A true JPS634363A (ja) | 1988-01-09 |
Family
ID=15458685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14870286A Pending JPS634363A (ja) | 1986-06-25 | 1986-06-25 | マルチｃｐｕ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02293961A (ja) * | 1989-05-08 | 1990-12-05 | Fujitsu Ltd | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5741727A (en) * | 1980-08-25 | 1982-03-09 | Hitachi Ltd | Interruption controlling sysyem |
-
1986
- 1986-06-25 JP JP14870286A patent/JPS634363A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731072A (en) * | 1980-07-31 | 1982-02-19 | Mitsubishi Electric Corp | Multiprocessor |
| JPS5741727A (en) * | 1980-08-25 | 1982-03-09 | Hitachi Ltd | Interruption controlling sysyem |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02293961A (ja) * | 1989-05-08 | 1990-12-05 | Fujitsu Ltd | 情報処理装置 |
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