JPS63163566A - 並列計算機 - Google Patents
並列計算機Info
- Publication number
- JPS63163566A JPS63163566A JP30781486A JP30781486A JPS63163566A JP S63163566 A JPS63163566 A JP S63163566A JP 30781486 A JP30781486 A JP 30781486A JP 30781486 A JP30781486 A JP 30781486A JP S63163566 A JPS63163566 A JP S63163566A
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- Japan
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Links
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5083—Techniques for rebalancing the load in a distributed system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Engineering & Computer Science (AREA)
- Software Systems (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列計算機に係り、特に、アイドル（１ｄｌ
ｅ ）なプロセッサに効率良く負荷を分配して並列処理
効果を引き出すのに好適な負荷分配方式に関する。
ｅ ）なプロセッサに効率良く負荷を分配して並列処理
効果を引き出すのに好適な負荷分配方式に関する。
従来の並列計算機システムにおける負荷分配方式は、特
願昭６０−２３３４２２号に記載のように、全ての要素
プロセッサ（ＰＥ）を結合する第１のネットワークと、
一部プロセッサ同士を結合する第２のネットワークとを
持ち、第１のネッ１へワークを介して隣接するプロセッ
サに、第２のネットワークを介して遠方のプロセッサに
負荷を分配することにより、並列処理の効果を高めるよ
うになっていた。しかし、並列処理の並列実行度が高ま
るまでの負荷分配方式については配慮されていなかった
。プログラムの実行開始後、なるべく早く並列実行度を
高くするためには、処理の分配を行なう時に、１ｄｌｅ
状態のＰＥに処理を優先的に分配する事が好ましい、
１ｄｌｅ状態のＰＥを検出するためのオーバヘッドが大
きい場合には、１ｄｌｅ状態を検出せずランダムに負荷
分配を行なうほうが、かえって、プロセッサの台数効果
が引き出せる場合も考えられる。一方、１ｄｌｅ状態の
ＰＥを検出するためのオーバヘッドが小さくても、全１
ｄｌｅＰＥへ効率良く負荷分配が行なわれなくては、や
はりプログラムの並列実行度は急激には高くならない。
願昭６０−２３３４２２号に記載のように、全ての要素
プロセッサ（ＰＥ）を結合する第１のネットワークと、
一部プロセッサ同士を結合する第２のネットワークとを
持ち、第１のネッ１へワークを介して隣接するプロセッ
サに、第２のネットワークを介して遠方のプロセッサに
負荷を分配することにより、並列処理の効果を高めるよ
うになっていた。しかし、並列処理の並列実行度が高ま
るまでの負荷分配方式については配慮されていなかった
。プログラムの実行開始後、なるべく早く並列実行度を
高くするためには、処理の分配を行なう時に、１ｄｌｅ
状態のＰＥに処理を優先的に分配する事が好ましい、
１ｄｌｅ状態のＰＥを検出するためのオーバヘッドが大
きい場合には、１ｄｌｅ状態を検出せずランダムに負荷
分配を行なうほうが、かえって、プロセッサの台数効果
が引き出せる場合も考えられる。一方、１ｄｌｅ状態の
ＰＥを検出するためのオーバヘッドが小さくても、全１
ｄｌｅＰＥへ効率良く負荷分配が行なわれなくては、や
はりプログラムの並列実行度は急激には高くならない。
上記従来技術は、プログラム実行の並列度が高くなるま
での処理分配手段について配慮がされておらず、 ｉｄ
ｌ、ａ状態のＰＥに対して負荷分配がなかなか行なわれ
ない可能性があった。我々は」二記従来技術に近い分配
方式の例として、全ＰＥが完全結合ネタ１−ワークで結
合された条件でランダムに負荷を分配する負荷分配方式
のシミュレーションを行なった。その結果、プログラム
に内在する並列性が十分大きい場合は、上記従来技術で
も十分な並列性が引き出せた。しかし、プログラムに内
在する並列性がＰＥ数と同程度の場合には、必ずしも十
分な並列性が引き出せなかった。この原因は、上記のと
おりであると考えられる。ところが、１ｄｌｅ状態のＰ
Ｅを検出し、このＰＥに優先的に負荷を分配するために
は、■１ｄｌｅＰＥが存在することを示す信号線が必要
であること、■１ｄｌｓＰＥ、のＰＥ番号を知るための
手段が必要であること、■１ｄｌｅＰＥに均等に負荷が
分配できるような手段が必要であること、などの問題を
解決する必要があった。■、■は、純粋に、ハードウェ
ア量の問題であるが、■は、処理方式に工夫を要する必
要があった。
での処理分配手段について配慮がされておらず、 ｉｄ
ｌ、ａ状態のＰＥに対して負荷分配がなかなか行なわれ
ない可能性があった。我々は」二記従来技術に近い分配
方式の例として、全ＰＥが完全結合ネタ１−ワークで結
合された条件でランダムに負荷を分配する負荷分配方式
のシミュレーションを行なった。その結果、プログラム
に内在する並列性が十分大きい場合は、上記従来技術で
も十分な並列性が引き出せた。しかし、プログラムに内
在する並列性がＰＥ数と同程度の場合には、必ずしも十
分な並列性が引き出せなかった。この原因は、上記のと
おりであると考えられる。ところが、１ｄｌｅ状態のＰ
Ｅを検出し、このＰＥに優先的に負荷を分配するために
は、■１ｄｌｅＰＥが存在することを示す信号線が必要
であること、■１ｄｌｓＰＥ、のＰＥ番号を知るための
手段が必要であること、■１ｄｌｅＰＥに均等に負荷が
分配できるような手段が必要であること、などの問題を
解決する必要があった。■、■は、純粋に、ハードウェ
ア量の問題であるが、■は、処理方式に工夫を要する必
要があった。
本発明の目的は、ＰＥ間の信号線の増加が従来に比べあ
まり多くなくて（１本増加）ｉｄｌｅＰＥに均等に負荷
が分配できるように手段を提供することにある。
まり多くなくて（１本増加）ｉｄｌｅＰＥに均等に負荷
が分配できるように手段を提供することにある。
上記目的は、各要素プロセッサに対して設けられ、各Ｐ
Ｅがアイドル状態になった場合に、そのことを示すフラ
グが各ＰＥによりセットされる複数のレジスタと、該複
数のレジスタ内の少くとも一つに該フラグがセットされ
ているときにそのことを示す信号を該複数の要素プロセ
ッサに通知する手段と。
Ｅがアイドル状態になった場合に、そのことを示すフラ
グが各ＰＥによりセットされる複数のレジスタと、該複
数のレジスタ内の少くとも一つに該フラグがセットされ
ているときにそのことを示す信号を該複数の要素プロセ
ッサに通知する手段と。
該複数のプロセッサの一つからの読み出し要求に応答し
てアイドル状態フラグがセットされた複数のレジスタの
中で最も優先度が高い要素プロセッサに対する一つのレ
ジスタを検出し、その番号を１次に負荷を配分すべきプ
ロセッサの番号として該一つのプロセッサに通知する手
段とにより達成される。
てアイドル状態フラグがセットされた複数のレジスタの
中で最も優先度が高い要素プロセッサに対する一つのレ
ジスタを検出し、その番号を１次に負荷を配分すべきプ
ロセッサの番号として該一つのプロセッサに通知する手
段とにより達成される。
ＰＥは、１ｄｌｅ状態になると、自分のＰＥ番号に対応
するＬｄｌｅ状態レジスタの該当ビットに１１１１＋を
セットする。１ｄｌｅ状態レジスタの各ビットの論理和
をとった信号線は全ＰＥに結合されている。処理分配可
能なＰＥは、前記信号の１１０″を調べることにより、
１ｄｌｅＰＥが生じたことを検出できる。１ｄｌｅＰＥ
を検出したＰＥは、リード命令によって１ｄｌｅＰＥ番
号を知ることができる。１ｄｌｅＰＥ番号が読み取られ
た場合、このＰＥ番号に対応する１ｄｌｅレジスタのビ
ットは“Ｏｌ＋クリアされる。また、複数の１ｄｌｅＰ
Ｅがある場合には、ＰＥ番号が読み取られた順に１ｄｌ
ｅ状態レジスタの対応するビットがリセットされるので
、特定の１ｄｌｅＰＥに対し負荷分配が集中することが
ない。
するＬｄｌｅ状態レジスタの該当ビットに１１１１＋を
セットする。１ｄｌｅ状態レジスタの各ビットの論理和
をとった信号線は全ＰＥに結合されている。処理分配可
能なＰＥは、前記信号の１１０″を調べることにより、
１ｄｌｅＰＥが生じたことを検出できる。１ｄｌｅＰＥ
を検出したＰＥは、リード命令によって１ｄｌｅＰＥ番
号を知ることができる。１ｄｌｅＰＥ番号が読み取られ
た場合、このＰＥ番号に対応する１ｄｌｅレジスタのビ
ットは“Ｏｌ＋クリアされる。また、複数の１ｄｌｅＰ
Ｅがある場合には、ＰＥ番号が読み取られた順に１ｄｌ
ｅ状態レジスタの対応するビットがリセットされるので
、特定の１ｄｌｅＰＥに対し負荷分配が集中することが
ない。
以下、本発明の一実施例を第１図〜第６図により説明す
る。第１図は１本発明の装置構成図である。装置は、ホ
ストプロセッサ１０１．ＰＥ群１０２、 Ｉｄｌｅ状態
登録・制御ブロック１０３、ＰＥ群、ホストプロセッサ
、Ｉｄｌｅ状態登録・制御ブロックを結合するネットワ
ーク１０４．及び１ｄｌｅＰＥが発生したことをＰＥ群
に知らせる１ｄｌｅ信号線１０５により構成される。
る。第１図は１本発明の装置構成図である。装置は、ホ
ストプロセッサ１０１．ＰＥ群１０２、 Ｉｄｌｅ状態
登録・制御ブロック１０３、ＰＥ群、ホストプロセッサ
、Ｉｄｌｅ状態登録・制御ブロックを結合するネットワ
ーク１０４．及び１ｄｌｅＰＥが発生したことをＰＥ群
に知らせる１ｄｌｅ信号線１０５により構成される。
第２図は、ＰＥ即ち要素プロセッサ１０２の構成図であ
る。ＰＥは、ＦＩＦＯメモリ２０１、ローカルメモリ２
０２、データ転送制御２０３、処理実行部２０４１分配
テーブル２０５、パケット・転送路２０６、データ転送
路２０７、ＦＩＦＯメモリにパケットが到着したことを
データ転送制御部に知らせる信号線２０８、処理実行部
がデータ転送部にパケット送出を指示する信号ｇ２０９
により構成される。
る。ＰＥは、ＦＩＦＯメモリ２０１、ローカルメモリ２
０２、データ転送制御２０３、処理実行部２０４１分配
テーブル２０５、パケット・転送路２０６、データ転送
路２０７、ＦＩＦＯメモリにパケットが到着したことを
データ転送制御部に知らせる信号線２０８、処理実行部
がデータ転送部にパケット送出を指示する信号ｇ２０９
により構成される。
ホストプロセッサ１０１は、プログラムの実行開始をＰ
ＥＩに指示する。プログラム実行に必要な情報は、ＦＩ
Ｆ○メモリ２０１経由で一旦ＰＥ内のローカルメモリ２
０２に格納される。処理実行部２０４は、ローカルメモ
リ２０２からプログラム実行に必要な情報（パラメータ
など）を取り込み、プログラムを実行し、実行結果を再
びローカルメモリに書き込む。プログラム実行の結果、
負荷の分配が可能になった場合、信号線１０５をチェッ
クし、１ｄｌｅＰＥがある場合には、そのＰＥに向けて
データ転送制御部２０３から負荷分配のためのパケット
を送出する。
ＥＩに指示する。プログラム実行に必要な情報は、ＦＩ
Ｆ○メモリ２０１経由で一旦ＰＥ内のローカルメモリ２
０２に格納される。処理実行部２０４は、ローカルメモ
リ２０２からプログラム実行に必要な情報（パラメータ
など）を取り込み、プログラムを実行し、実行結果を再
びローカルメモリに書き込む。プログラム実行の結果、
負荷の分配が可能になった場合、信号線１０５をチェッ
クし、１ｄｌｅＰＥがある場合には、そのＰＥに向けて
データ転送制御部２０３から負荷分配のためのパケット
を送出する。
第３図は、Ｉｄ ｌｅ状態登録・制御ブロックの構成図
である。Ｉｄ ｌｅ状ｔｍ登録・制御ブロックは。
である。Ｉｄ ｌｅ状ｔｍ登録・制御ブロックは。
論理アドレスレジスタ３０１、比較器３０２、デコーダ
３０３、ＰＥ１ｄＬｅ レジスタ３０４、プライオリテ
ィエンコーダ３０５、エンコーダ３０６などで構成され
る。１ｄｌｅＰＥは、アドレス線上にＰＥ１ｄｌｅ レ
ジスタの論理アドレス番号を、データ線上に１ｄｌｅＰ
Ｅ番号を出力する。Ｉｄｌｅ状態登録・制御ブロックは
、アドレス線上の信号と論理アドレスレジスタ３０１の
内容を比較器３０２で比較し、−ｆｉした場合は、アド
レスストローブをタイミング信号としてフリップフロッ
プ３０７を＃ Ｉ Ｉ＋にセットする。一方、デコーダ
３０３は、データ線上の信号をデコードしておく。フリ
ップフロップ３０７の出力が１′１”の場合、データス
トローブをタイミング信号として、デコーダの出力が′
１”の信号が入力となるＰＥ１ｄＬａレジスタ３０４の
ビットがセットされる。ＰＥ１ｄｌｅ レジスタ３０４
の各ビットは論理和３０９を取った後、ｉｄ ｌｅ信号
１０５として各ＰＥに送られる。
３０３、ＰＥ１ｄＬｅ レジスタ３０４、プライオリテ
ィエンコーダ３０５、エンコーダ３０６などで構成され
る。１ｄｌｅＰＥは、アドレス線上にＰＥ１ｄｌｅ レ
ジスタの論理アドレス番号を、データ線上に１ｄｌｅＰ
Ｅ番号を出力する。Ｉｄｌｅ状態登録・制御ブロックは
、アドレス線上の信号と論理アドレスレジスタ３０１の
内容を比較器３０２で比較し、−ｆｉした場合は、アド
レスストローブをタイミング信号としてフリップフロッ
プ３０７を＃ Ｉ Ｉ＋にセットする。一方、デコーダ
３０３は、データ線上の信号をデコードしておく。フリ
ップフロップ３０７の出力が１′１”の場合、データス
トローブをタイミング信号として、デコーダの出力が′
１”の信号が入力となるＰＥ１ｄＬａレジスタ３０４の
ビットがセットされる。ＰＥ１ｄｌｅ レジスタ３０４
の各ビットは論理和３０９を取った後、ｉｄ ｌｅ信号
１０５として各ＰＥに送られる。
一方、ＰＥ１ｄｌｅレジスタ３０４の出力は、プライオ
リティエンコーダ３０５に入力され、最も優先度の高い
信号が一本だけ選択される。この選択された信号はエン
コーダ３０６に入力され、 １ｄｌｅＰＥ番号として出
力される。
リティエンコーダ３０５に入力され、最も優先度の高い
信号が一本だけ選択される。この選択された信号はエン
コーダ３０６に入力され、 １ｄｌｅＰＥ番号として出
力される。
第４図に１ｄｌｅＰＥ検出処理フローを示す。
ＰＥは１分配可能な処理が発生すると、１ｄｌｅＰＥが
あるか否かを１ｄｌｅ信号１０５を読んでチェックする
。１ｄｌｅＰＥがある場合には更に１ｄｌｅＰＥ番号を
チェックする。１ｄｌｅＰＥ番号がわかった場合は、処
理を分配する為のパケットを生成し、前記の１ｄｌｅＰ
Ｅに対しパケットを送出する。
あるか否かを１ｄｌｅ信号１０５を読んでチェックする
。１ｄｌｅＰＥがある場合には更に１ｄｌｅＰＥ番号を
チェックする。１ｄｌｅＰＥ番号がわかった場合は、処
理を分配する為のパケットを生成し、前記の１ｄｌｅＰ
Ｅに対しパケットを送出する。
送出するパケット形式を第５図に示す。パケットは、パ
ケット長５０１．送信先ＰＥ番号５０２、送信元ＰＥ番
号５０３．フラグ５０４、パケット詳細５０５により構
成される。フラグ５０４は、パケットが、ｉｄ ｌｅ信
号受信結果である場合は“１′”、強制負荷分配である
場合は１１０１１が格納されている。
ケット長５０１．送信先ＰＥ番号５０２、送信元ＰＥ番
号５０３．フラグ５０４、パケット詳細５０５により構
成される。フラグ５０４は、パケットが、ｉｄ ｌｅ信
号受信結果である場合は“１′”、強制負荷分配である
場合は１１０１１が格納されている。
第６図は、パケット受取り処理フローである６パケツト
を受取る条件には、ＰＥが１ｄｌｅの場合と、ＰＥにお
ける処理と処理の間の場合とがある。
を受取る条件には、ＰＥが１ｄｌｅの場合と、ＰＥにお
ける処理と処理の間の場合とがある。
ＰＥが１ｄｌｅになると、 ＰＥ １ｄｌｅレジスタ３
０４に１ｄｌｅフラグをセットしであるかどうかチェッ
クしく６０１） 、 １ｄｌｅフラグをセットしていな
い場合には、ＰＥ１ｄｌｅレジスタ３０４にｉｄ ｌｅ
フラグをセットした後（６０２）、パケットが転送され
て来るのを（６０３）。パケットが転送されて来た場合
、パケット中のフラグをチェックしく６０４） 、 １
ｄｌｅ信号受信結果パケットの時には、１ｄｌｅフラグ
に対するパケットを受取ったことを記憶しく６０５）、
パケットの詳細を取り込む。ＰＨにおける処理と処理の
間では、パケットがある場合のみパケットの取り込み処
理を行なう。
０４に１ｄｌｅフラグをセットしであるかどうかチェッ
クしく６０１） 、 １ｄｌｅフラグをセットしていな
い場合には、ＰＥ１ｄｌｅレジスタ３０４にｉｄ ｌｅ
フラグをセットした後（６０２）、パケットが転送され
て来るのを（６０３）。パケットが転送されて来た場合
、パケット中のフラグをチェックしく６０４） 、 １
ｄｌｅ信号受信結果パケットの時には、１ｄｌｅフラグ
に対するパケットを受取ったことを記憶しく６０５）、
パケットの詳細を取り込む。ＰＨにおける処理と処理の
間では、パケットがある場合のみパケットの取り込み処
理を行なう。
本発明によれば、１ｄｌｅＰＥに効率良く負荷分配を行
なうことができるので、その結果として並列処理システ
ムの性能向上が期待できる。
なうことができるので、その結果として並列処理システ
ムの性能向上が期待できる。
第１図は本発明の一実施例の構成図、第２図は、要素プ
ロセッサの構成図、第３図は１ｄｌｅ状態登録制御ブロ
ック構成図、第４図は１ｄｌｅＰＥ検出処理フロー図、
第５図はパケット形式を示す図。 第６図はバケツ！・受取り処理フロー図である。
ロセッサの構成図、第３図は１ｄｌｅ状態登録制御ブロ
ック構成図、第４図は１ｄｌｅＰＥ検出処理フロー図、
第５図はパケット形式を示す図。 第６図はバケツ！・受取り処理フロー図である。
Claims (1)
- 【特許請求の範囲】 １、それぞれプログラムを実行する複数の要素プロセッ
サで構成される並列処理計算機システムにおいて、各要
素プロセッサに対して設けられ、各ＰＥがアイドル状態
になった場合に、そのことを示すフラグが各ＰＥにより
セットされる複数のレジスタと、該複数のレジスタ内の
少くとも一つに該フラグがセットされているときにその
ことを示す信号を該複数の要素プロセッサに通知する手
段と、 該複数のプロセッサの一つからの読み出し要求に応答し
てアイドル状態フラグがセットされた複数のレジスタの
中で最も優先度が高い要素プロセッサに対する一つのレ
ジスタを検出し、その番号を、次に負荷を配分すべきプ
ロセッサの番号として該一つのプロセッサに通知する手
段とを設けたことを特徴とする並列計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30781486A JPS63163566A (ja) | 1986-12-25 | 1986-12-25 | 並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30781486A JPS63163566A (ja) | 1986-12-25 | 1986-12-25 | 並列計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163566A true JPS63163566A (ja) | 1988-07-07 |
| JPH0327945B2 JPH0327945B2 (ja) | 1991-04-17 |
Family
ID=17973532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30781486A Granted JPS63163566A (ja) | 1986-12-25 | 1986-12-25 | 並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208923A (ja) * | 2004-01-22 | 2005-08-04 | Nippon Telegr & Teleph Corp <Ntt> | グリッドシステムにおける決済情報算出方法、グリッド仲介装置、グリッド仲介プログラム |
| JP2006301749A (ja) * | 2005-04-18 | 2006-11-02 | Hitachi Information Technology Co Ltd | サーバ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199437A (ja) * | 1975-02-27 | 1976-09-02 | Nippon Signal Co Ltd | |
| JPS58115569A (ja) * | 1981-12-29 | 1983-07-09 | Fuji Electric Co Ltd | マルチプロセツサ方式 |
-
1986
- 1986-12-25 JP JP30781486A patent/JPS63163566A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199437A (ja) * | 1975-02-27 | 1976-09-02 | Nippon Signal Co Ltd | |
| JPS58115569A (ja) * | 1981-12-29 | 1983-07-09 | Fuji Electric Co Ltd | マルチプロセツサ方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005208923A (ja) * | 2004-01-22 | 2005-08-04 | Nippon Telegr & Teleph Corp <Ntt> | グリッドシステムにおける決済情報算出方法、グリッド仲介装置、グリッド仲介プログラム |
| JP2006301749A (ja) * | 2005-04-18 | 2006-11-02 | Hitachi Information Technology Co Ltd | サーバ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0327945B2 (ja) | 1991-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |