JPH06175867A - 割込制御装置 - Google Patents
割込制御装置Info
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- JPH06175867A JPH06175867A JP35094192A JP35094192A JPH06175867A JP H06175867 A JPH06175867 A JP H06175867A JP 35094192 A JP35094192 A JP 35094192A JP 35094192 A JP35094192 A JP 35094192A JP H06175867 A JPH06175867 A JP H06175867A
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Abstract
(57)【要約】
【目的】 本発明は、割込制御装置に関し、マルチプロ
セッサに対する割込み制御処理の効率を向上させること
を目的とする。 【構成】 割込み分配回路１４では、優先決定回路１３
により決定される割込み要求ビットＷ１、Ｗ３の優先順
位に従って、割込み管理回路１７から入力されるプロセ
ッサＡあるいはプロセッサＢへの割込み転送指示情報に
応じて、割込み要求ビットＷ１、Ｗ３が、プロセッサ割
込み要求線ＯＰａ、ＯＰｂを介してプロセッサＡあるい
はプロセッサＢへ送出される。
セッサに対する割込み制御処理の効率を向上させること
を目的とする。 【構成】 割込み分配回路１４では、優先決定回路１３
により決定される割込み要求ビットＷ１、Ｗ３の優先順
位に従って、割込み管理回路１７から入力されるプロセ
ッサＡあるいはプロセッサＢへの割込み転送指示情報に
応じて、割込み要求ビットＷ１、Ｗ３が、プロセッサ割
込み要求線ＯＰａ、ＯＰｂを介してプロセッサＡあるい
はプロセッサＢへ送出される。
Description
【０００１】
【産業上の利用分野】本発明は、割込制御装置に係り、
詳細には、複数のプロセッサに対する複数の周辺装置か
らの割込み要求を制御する技術等に好適な割込制御装置
に関する。
詳細には、複数のプロセッサに対する複数の周辺装置か
らの割込み要求を制御する技術等に好適な割込制御装置
に関する。
【０００２】
【従来の技術】従来、ほとんどのコンピュータシステム
では、プロセッサを一つだけ持つものがほとんどであ
り、外部に接続される周辺装置からの割込み要求に対す
る制御方法は確立されている。
では、プロセッサを一つだけ持つものがほとんどであ
り、外部に接続される周辺装置からの割込み要求に対す
る制御方法は確立されている。
【０００３】従来のプロセッサを一つだけ持つシステム
において利用される割込制御装置としては、例えば、図
３に示すものがある。図３において、割込制御装置１
は、図外の複数の周辺装置から割込み要求線ＩＯ１〜１
Ｏｎを介して入力される割込み要求数分のビットをセッ
トする割込み要求レジスタ２と、割込み要求レジスタ２
にセットされる各割込み要求ビットに対して割込み禁止
ビットをセットする割込みマスクレジスタ３と、割込み
要求レジスタ２にセットされる各割込み要求ビットに対
し、予め周辺装置毎に設定された割込み要求の優先順位
に基づいて、どの割込み要求を優先的に受け付けるかを
決定し、その割込み要求ビットを割込みサービスレジス
タ５にセットする優先決定回路４と、優先決定回路４に
より決定される割込み優先順位に従ってセットされる割
込み要求ビットをプロセッサ割込み要求線ＯＰを介して
図外のプロセッサに送出する割込みサービスレジスタ５
とを備えている。
において利用される割込制御装置としては、例えば、図
３に示すものがある。図３において、割込制御装置１
は、図外の複数の周辺装置から割込み要求線ＩＯ１〜１
Ｏｎを介して入力される割込み要求数分のビットをセッ
トする割込み要求レジスタ２と、割込み要求レジスタ２
にセットされる各割込み要求ビットに対して割込み禁止
ビットをセットする割込みマスクレジスタ３と、割込み
要求レジスタ２にセットされる各割込み要求ビットに対
し、予め周辺装置毎に設定された割込み要求の優先順位
に基づいて、どの割込み要求を優先的に受け付けるかを
決定し、その割込み要求ビットを割込みサービスレジス
タ５にセットする優先決定回路４と、優先決定回路４に
より決定される割込み優先順位に従ってセットされる割
込み要求ビットをプロセッサ割込み要求線ＯＰを介して
図外のプロセッサに送出する割込みサービスレジスタ５
とを備えている。
【０００４】この割込制御装置１において、いま、割込
み要求線ＩＯ１〜ＩＯ３に、同時に割込み要求ビットＷ
１、Ｗ３が割込み要求レジスタ２に入力されたとする
と、その割込み要求ビットＷ１、Ｗ３に対応するビット
がオンされ、その割込み要求ビットＷ１、Ｗ３に対応す
る割込みマスクレジスタ３内のビットが、マスク（割込
み禁止）状態になっていなければ、割込み要求ビットＷ
１、Ｗ３は、優先決定回路４に送出される。優先決定回
路４では、割込み要求ビットＷ１、Ｗ３が入力された周
辺装置毎に設定された優先順位に従って割込みサービス
レジスタ５に送出され、例えば、割込み要求Ｗ１ビット
優先順位が、割込み要求ビットＷ３よりも高く設定され
ているとすると、割込み要求ビットＷ１から送出され
る。割込みサービスレジスタ５では、入力される割込み
要求ビットＷ１、Ｗ３に該当するビットがオンされ、プ
ロセッサ割込み要求線ＯＰが、アクティブにされて、図
外のプロセッサに送出される。
み要求線ＩＯ１〜ＩＯ３に、同時に割込み要求ビットＷ
１、Ｗ３が割込み要求レジスタ２に入力されたとする
と、その割込み要求ビットＷ１、Ｗ３に対応するビット
がオンされ、その割込み要求ビットＷ１、Ｗ３に対応す
る割込みマスクレジスタ３内のビットが、マスク（割込
み禁止）状態になっていなければ、割込み要求ビットＷ
１、Ｗ３は、優先決定回路４に送出される。優先決定回
路４では、割込み要求ビットＷ１、Ｗ３が入力された周
辺装置毎に設定された優先順位に従って割込みサービス
レジスタ５に送出され、例えば、割込み要求Ｗ１ビット
優先順位が、割込み要求ビットＷ３よりも高く設定され
ているとすると、割込み要求ビットＷ１から送出され
る。割込みサービスレジスタ５では、入力される割込み
要求ビットＷ１、Ｗ３に該当するビットがオンされ、プ
ロセッサ割込み要求線ＯＰが、アクティブにされて、図
外のプロセッサに送出される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな上記従来の割込制御装置にあっては、プロセッサを
一つだけ持つシステムにおいて利用される場合には、そ
の制御方法が確立されているが、一部の高性能システム
で採用され始めているマルチプロセッサシステムに対し
ては、その割込み制御方法が確立されていないという問
題点があった。
うな上記従来の割込制御装置にあっては、プロセッサを
一つだけ持つシステムにおいて利用される場合には、そ
の制御方法が確立されているが、一部の高性能システム
で採用され始めているマルチプロセッサシステムに対し
ては、その割込み制御方法が確立されていないという問
題点があった。
【０００６】すなわち、プロセッサを２つ以上備えたシ
ステムでは、上記従来の割込み制御装置を利用した場
合、割込み要求を片方のプロセッサのみに入力させた
り、周辺装置の種類毎に固定的に割込み要求を振り分け
る等の割込み制御しか行われておらず、プロセッサが増
えたことによる割込み処理の効率の良い制御方法が確立
されていなかったため、割込み制御に限ってはマルチプ
ロセッサの利点が享受されていなかった。
ステムでは、上記従来の割込み制御装置を利用した場
合、割込み要求を片方のプロセッサのみに入力させた
り、周辺装置の種類毎に固定的に割込み要求を振り分け
る等の割込み制御しか行われておらず、プロセッサが増
えたことによる割込み処理の効率の良い制御方法が確立
されていなかったため、割込み制御に限ってはマルチプ
ロセッサの利点が享受されていなかった。
【０００７】本発明の課題は、マルチプロセッサに対す
る割込み制御処理の効率を向上させることである。
る割込み制御処理の効率を向上させることである。
【０００８】
【課題を解決するための手段】本発明の手段は次の通り
である。
である。
【０００９】複数の周辺装置からそれぞれ入力される割
込み要求を、該周辺装置毎に設定された優先順位に基づ
いて複数のプロセッサへの割込み処理を制御する割込制
御装置であって、前記周辺装置毎に設定された割込み要
求の優先順位に基づいて前記複数のプロセッサにおける
該割込み処理順位を決定する処理順位決定手段と、前記
複数のプロセッサにおける割込み処理状況を監視する割
込処理監視手段と、割込処理監視手段により監視される
割込み処理状況に応じて、前記処理順位設定手段により
決定された割込み処理順位に基づき、該複数の周辺装置
から複数のプロセッサへの割込み要求を分配する割込要
求分配手段と、を具備したことを特徴としている。
込み要求を、該周辺装置毎に設定された優先順位に基づ
いて複数のプロセッサへの割込み処理を制御する割込制
御装置であって、前記周辺装置毎に設定された割込み要
求の優先順位に基づいて前記複数のプロセッサにおける
該割込み処理順位を決定する処理順位決定手段と、前記
複数のプロセッサにおける割込み処理状況を監視する割
込処理監視手段と、割込処理監視手段により監視される
割込み処理状況に応じて、前記処理順位設定手段により
決定された割込み処理順位に基づき、該複数の周辺装置
から複数のプロセッサへの割込み要求を分配する割込要
求分配手段と、を具備したことを特徴としている。
【００１０】
【作用】本発明の手段の作用は次の通りである。
【００１１】本発明によれば、複数の周辺装置からそれ
ぞれ入力される割込み要求を、該周辺装置毎に設定され
た優先順位に基づいて複数のプロセッサへの割込み処理
を制御する割込制御装置であって、処理順位決定手段に
より前記周辺装置毎に設定された割込み要求の優先順位
に基づいて前記複数のプロセッサにおける該割込み処理
順位が決定されると、割込要求分配手段によって割込処
理監視手段により監視される割込み処理状況に応じて、
該処理順位設定手段により決定された割込み処理順位に
基づき、該複数の周辺装置から複数のプロセッサへの割
込み要求が分配される。
ぞれ入力される割込み要求を、該周辺装置毎に設定され
た優先順位に基づいて複数のプロセッサへの割込み処理
を制御する割込制御装置であって、処理順位決定手段に
より前記周辺装置毎に設定された割込み要求の優先順位
に基づいて前記複数のプロセッサにおける該割込み処理
順位が決定されると、割込要求分配手段によって割込処
理監視手段により監視される割込み処理状況に応じて、
該処理順位設定手段により決定された割込み処理順位に
基づき、該複数の周辺装置から複数のプロセッサへの割
込み要求が分配される。
【００１２】したがって、マルチプロセッサシステムに
対して、複数の周辺装置から同時に入力される割込み要
求を効率良く処理することができ、割込み要求に対する
応答速度を向上させることができ、マルチプロセッサシ
ステムに十分に適用可能な割込み制御装置を実現するこ
とができる。
対して、複数の周辺装置から同時に入力される割込み要
求を効率良く処理することができ、割込み要求に対する
応答速度を向上させることができ、マルチプロセッサシ
ステムに十分に適用可能な割込み制御装置を実現するこ
とができる。
【００１３】
【実施例】以下、図１、図２を参照して実施例を説明す
る。
る。
【００１４】図１、図２は、本発明の割込制御装置を２
つのプロセッサＡ、Ｂを備えたシステムに適用した一実
施例を示す図である。
つのプロセッサＡ、Ｂを備えたシステムに適用した一実
施例を示す図である。
【００１５】まず、構成を説明する。図１は、割込制御
装置１０のブロック構成図である。この図１において、
割込制御装置１０は、割込み要求レジスタ１１、割込み
マスクレジスタ１２、優先決定回路１３、割込み分配回
路１４、割込みサービスレジスタＡ１５、割込みサービ
スレジスタＢ１６及び割込み管理回路１７により構成さ
れる。
装置１０のブロック構成図である。この図１において、
割込制御装置１０は、割込み要求レジスタ１１、割込み
マスクレジスタ１２、優先決定回路１３、割込み分配回
路１４、割込みサービスレジスタＡ１５、割込みサービ
スレジスタＢ１６及び割込み管理回路１７により構成さ
れる。
【００１６】割込み要求レジスタ１１は、図外の複数の
周辺装置から割込み要求線ＩＯ１〜１Ｏｎを介して入力
される割込み要求数分のビットをセットするメモリエリ
アを有する。割込みマスクレジスタ１２は、割込み要求
レジスタ２にセットされる各割込み要求ビットに対して
割込み禁止ビットをセットするメモリエリアを有する。
優先決定回路１３は、割込み要求レジスタ１２にセット
される各割込み要求ビットに対し、予め周辺装置毎に設
定された割込み要求の優先順位に基づいて、どの割込み
要求を優先的に受け付けるかを決定し、その割込み要求
ビットを割込み分配回路１４に送出する。
周辺装置から割込み要求線ＩＯ１〜１Ｏｎを介して入力
される割込み要求数分のビットをセットするメモリエリ
アを有する。割込みマスクレジスタ１２は、割込み要求
レジスタ２にセットされる各割込み要求ビットに対して
割込み禁止ビットをセットするメモリエリアを有する。
優先決定回路１３は、割込み要求レジスタ１２にセット
される各割込み要求ビットに対し、予め周辺装置毎に設
定された割込み要求の優先順位に基づいて、どの割込み
要求を優先的に受け付けるかを決定し、その割込み要求
ビットを割込み分配回路１４に送出する。
【００１７】割込み分配回路１４は、優先決定回路１３
から入力される割込み要求ビットの優先順位に基づき、
割込み管理回路１７から入力されるプロセッサＡ及びプ
ロセッサＢへの割込み転送指示情報に応じて、セットさ
れた割込み要求ビットを割込みサービスレジスタＡ１５
あるいは割込みサービスレジスタＢ１６のどちらか一方
に送出する。
から入力される割込み要求ビットの優先順位に基づき、
割込み管理回路１７から入力されるプロセッサＡ及びプ
ロセッサＢへの割込み転送指示情報に応じて、セットさ
れた割込み要求ビットを割込みサービスレジスタＡ１５
あるいは割込みサービスレジスタＢ１６のどちらか一方
に送出する。
【００１８】割込みサービスレジスタＡ１５及び割込み
サービスレジスタＢ１６は、分配回路１４により入力さ
れる割込み要求ビットをプロセッサ割込み要求線ＯＰ
ａ、ＯＰｂを介して図外のプロセッサＡ及びプロセッサ
Ｂに送出するとともに、割込み管理回路１７にも送出す
る。
サービスレジスタＢ１６は、分配回路１４により入力さ
れる割込み要求ビットをプロセッサ割込み要求線ＯＰ
ａ、ＯＰｂを介して図外のプロセッサＡ及びプロセッサ
Ｂに送出するとともに、割込み管理回路１７にも送出す
る。
【００１９】割込み管理回路１７は、割込みサービスレ
ジスタＡ１５、Ｂ１６から入力される割込み要求ビット
に基づいてプロセッサＡ及びプロセッサＢに対する割込
み処理状況を管理し、この割込み処理状況に応じて割込
みサービスレジスタＡ１５及び割込みサービスレジスタ
Ｂ１６に割込み要求ビットの送出先を示す割込み転送指
示情報を割込み分割回路１４に送出する。
ジスタＡ１５、Ｂ１６から入力される割込み要求ビット
に基づいてプロセッサＡ及びプロセッサＢに対する割込
み処理状況を管理し、この割込み処理状況に応じて割込
みサービスレジスタＡ１５及び割込みサービスレジスタ
Ｂ１６に割込み要求ビットの送出先を示す割込み転送指
示情報を割込み分割回路１４に送出する。
【００２０】なお、図１内には示していないが、割込み
要求レジスタ１１、割込みマスクレジスタ１２、割込み
サービスレジスタＡ１５及び割込みサービスレジスタＢ
１６は、図外のプロセッサＡ、Ｂとデータバスを介して
接続されており、プロセッサＡ、Ｂが、データバスを介
して各レジスタに対してデータの読み、書きができる構
成となっている。
要求レジスタ１１、割込みマスクレジスタ１２、割込み
サービスレジスタＡ１５及び割込みサービスレジスタＢ
１６は、図外のプロセッサＡ、Ｂとデータバスを介して
接続されており、プロセッサＡ、Ｂが、データバスを介
して各レジスタに対してデータの読み、書きができる構
成となっている。
【００２１】また、図１の構成例では、２つのプロセッ
サＡ、Ｂに対応するため、割込みサービスレジスタＡ１
５及び割込みサービスレジスタＢ１６を２つ設けている
が、プロセッサがｋ個ある場合は、割込みサービスレジ
スタもｋ個必要となる。
サＡ、Ｂに対応するため、割込みサービスレジスタＡ１
５及び割込みサービスレジスタＢ１６を２つ設けている
が、プロセッサがｋ個ある場合は、割込みサービスレジ
スタもｋ個必要となる。
【００２２】次に、本実施例の動作を説明する。
【００２３】いま、上記図１において、図外の周辺装置
により割込み要求線ＩＯ１、ＩＯ３がアクティブにな
り、割込み要求が入力されている状態を想定して動作を
説明する。
により割込み要求線ＩＯ１、ＩＯ３がアクティブにな
り、割込み要求が入力されている状態を想定して動作を
説明する。
【００２４】まず、割込み要求レジスタ１１に、割込み
要求線ＩＯ１、ＩＯ３を介して図外の周辺装置により割
込み要求ビットＷ１、Ｗ３が、オンにされると、割込み
要求レジスタ１１内の当該割込み要求ビットに対応する
ビットがオンされ、割込みマスクレジスタ１２内の当該
割込み要求ビットに対応するビットが、マスク（割込み
禁止）されているか否かが確認され、マスクされていな
ければ、割込み要求ビットＷ１、Ｗ３が、優先決定回路
１３に送出される。
要求線ＩＯ１、ＩＯ３を介して図外の周辺装置により割
込み要求ビットＷ１、Ｗ３が、オンにされると、割込み
要求レジスタ１１内の当該割込み要求ビットに対応する
ビットがオンされ、割込みマスクレジスタ１２内の当該
割込み要求ビットに対応するビットが、マスク（割込み
禁止）されているか否かが確認され、マスクされていな
ければ、割込み要求ビットＷ１、Ｗ３が、優先決定回路
１３に送出される。
【００２５】優先決定回路１３では、割込み要求ビット
Ｗ１、Ｗ３が入力された周辺装置毎に設定された優先順
位に従って、どの割込み要求ビットＷ１、Ｗ３を受け付
けるかが決定され、例えば、割込み要求ビットＷ１のほ
うが割込み要求ビットＷ３より優先順位が高く設定され
ている場合は、割込み要求ビットＷ１から、割込み分配
回路１４に送出される。
Ｗ１、Ｗ３が入力された周辺装置毎に設定された優先順
位に従って、どの割込み要求ビットＷ１、Ｗ３を受け付
けるかが決定され、例えば、割込み要求ビットＷ１のほ
うが割込み要求ビットＷ３より優先順位が高く設定され
ている場合は、割込み要求ビットＷ１から、割込み分配
回路１４に送出される。
【００２６】ここで、図２に示す一割込み要求線（１ビ
ット）当りの優先決定回路１３周りの回路構成を参照し
て優先決定回路１３周辺の詳細動作について説明する。
ット）当りの優先決定回路１３周りの回路構成を参照し
て優先決定回路１３周辺の詳細動作について説明する。
【００２７】図２において、優先決定回路１３に割込み
要求レジスタ１１の一回線から割込み要求ビットが入力
されると、優先決定回路１３からＳＥＴ信号が割込み分
配回路１４に送出され、割込み分配回路１４により、Ｓ
ＥＴ−ＡあるいはＳＥＴ−Ｂが、割込みサービスレジス
タＡ１５あるいは割込みサービスレジスタＢ１６に送出
され、割込みサービスレジスタＡ１５、Ｂ１６内の当該
割込み要求ビットがセットされる。
要求レジスタ１１の一回線から割込み要求ビットが入力
されると、優先決定回路１３からＳＥＴ信号が割込み分
配回路１４に送出され、割込み分配回路１４により、Ｓ
ＥＴ−ＡあるいはＳＥＴ−Ｂが、割込みサービスレジス
タＡ１５あるいは割込みサービスレジスタＢ１６に送出
され、割込みサービスレジスタＡ１５、Ｂ１６内の当該
割込み要求ビットがセットされる。
【００２８】また、割込み要求ビットが取り下げられる
と、優先決定回路１３からＣＬＥＡＲ信号（ＣＬＥＡＲ
−Ａ、ＣＬＥＡＲ−Ｂ）が割込みサービスレジスタＡ１
５、Ｂ１６に送出され、割込みサービスレジスタＡ１
５、Ｂ１６内の当該割込み要求ビットがリセットされ
る。
と、優先決定回路１３からＣＬＥＡＲ信号（ＣＬＥＡＲ
−Ａ、ＣＬＥＡＲ−Ｂ）が割込みサービスレジスタＡ１
５、Ｂ１６に送出され、割込みサービスレジスタＡ１
５、Ｂ１６内の当該割込み要求ビットがリセットされ
る。
【００２９】また、割込みサービスレジスタＡ１５、Ｂ
１６から当該割込み要求ビットがセットされていること
を示すＳＴＡＴＵＳ−Ａ信号、ＳＴＡＴＵＳ−Ｂ信号
が、優先決定回路１３に入力されている場合は、ＳＥＴ
信号の送出が抑制され、当該他の割込み要求ビットの送
出が許可される。
１６から当該割込み要求ビットがセットされていること
を示すＳＴＡＴＵＳ−Ａ信号、ＳＴＡＴＵＳ−Ｂ信号
が、優先決定回路１３に入力されている場合は、ＳＥＴ
信号の送出が抑制され、当該他の割込み要求ビットの送
出が許可される。
【００３０】割込み分配回路１４では、割込み管理回路
１７から入力されるプロセッサＡあるいはプロセッサＢ
への割込み転送指示情報に応じて、割込み要求ビットＷ
１、Ｗ３が、プロセッサ割込み要求線ＯＰａ、ＯＰｂを
介してプロセッサＡあるいはプロセッサＢへ送出され
る。
１７から入力されるプロセッサＡあるいはプロセッサＢ
への割込み転送指示情報に応じて、割込み要求ビットＷ
１、Ｗ３が、プロセッサ割込み要求線ＯＰａ、ＯＰｂを
介してプロセッサＡあるいはプロセッサＢへ送出され
る。
【００３１】ここで、割込み管理回路１７における処理
シーケンスは、例えば、以下に示すルールに基づいて実
行すれば、そのロジック構成を簡単にすることができ
る。
シーケンスは、例えば、以下に示すルールに基づいて実
行すれば、そのロジック構成を簡単にすることができ
る。
【００３２】 プロセッサ割込み要求線ＯＰａ及びＯ
Ｐｂが、ともにインアクティブ状態の時、割込み要求
は、割込みサービスレジスタＡ１５に送出する。
Ｐｂが、ともにインアクティブ状態の時、割込み要求
は、割込みサービスレジスタＡ１５に送出する。
【００３３】 プロセッサ割込み要求線ＯＰａがアク
ティブで、プロセッサ割込み要求線ＯＰｂがインアクテ
ィブ状態の時、割込み要求は、割込みサービスレジスタ
Ａ１５に送出する。
ティブで、プロセッサ割込み要求線ＯＰｂがインアクテ
ィブ状態の時、割込み要求は、割込みサービスレジスタ
Ａ１５に送出する。
【００３４】 プロセッサ割込み要求線ＯＰａがイン
アクティブで、プロセッサ割込み要求線ＯＰｂがアクテ
ィブ状態の時、割込み要求は、割込みサービスレジスタ
Ｂ１６に送出する。
アクティブで、プロセッサ割込み要求線ＯＰｂがアクテ
ィブ状態の時、割込み要求は、割込みサービスレジスタ
Ｂ１６に送出する。
【００３５】 プロセッサ割込み要求線ＯＰａ及びＯ
Ｐｂが、ともにアクティブ状態の時、 割込み要求
は、割込みサービスレジスタＡ１５、Ｂ１６には送出し
ない。以上のように、同時に入力された割込み要求ビッ
トＷ１、Ｗ３は、割込み分配回路１６及び割込み管理回
路１７によって管理されるプロセッサＡ、Ｂの割込み処
理状況に応じて、効率良くプロセッサＡあるいはプロセ
ッサＢに分配出力され、マルチプロセッサシステムにお
ける割込み処理要求の処理効率を向上させることができ
る。その結果、上記割込制御装置１０を利用することに
より、マルチプロセッサシステムにおいても割込み制御
処理効率を確実に向上させることができる。
Ｐｂが、ともにアクティブ状態の時、 割込み要求
は、割込みサービスレジスタＡ１５、Ｂ１６には送出し
ない。以上のように、同時に入力された割込み要求ビッ
トＷ１、Ｗ３は、割込み分配回路１６及び割込み管理回
路１７によって管理されるプロセッサＡ、Ｂの割込み処
理状況に応じて、効率良くプロセッサＡあるいはプロセ
ッサＢに分配出力され、マルチプロセッサシステムにお
ける割込み処理要求の処理効率を向上させることができ
る。その結果、上記割込制御装置１０を利用することに
より、マルチプロセッサシステムにおいても割込み制御
処理効率を確実に向上させることができる。
【００３６】
【発明の効果】本発明によれば、マルチプロセッサシス
テムに対して、複数の周辺装置から同時に入力される割
込み要求を効率良く処理することができ、割込み要求に
対する応答速度を向上させることができ、マルチプロセ
ッサシステムに十分に適用可能な割込み制御装置を実現
することができる。
テムに対して、複数の周辺装置から同時に入力される割
込み要求を効率良く処理することができ、割込み要求に
対する応答速度を向上させることができ、マルチプロセ
ッサシステムに十分に適用可能な割込み制御装置を実現
することができる。
【図１】本発明の割込制御装置を適用したマルチプロセ
ッサシステム内に設けられた割込制御装置のブロック構
成図。
ッサシステム内に設けられた割込制御装置のブロック構
成図。
【図２】図１の優先決定回路周辺の詳細ブロック構成
図。
図。
【図３】従来の割込制御装置のブロック構成図。
１０ 割込制御装置 １１ 割込み要求レジスタ １２ 割込みマスクレジスタ １３ 優先決定回路 １４ 割込み分配回路 １５ 割込みサービスレジスタＡ １６ 割込みサービスレジスタＢ １７ 割込み管理回路 ＩＯ１〜ＩＯｎ 割込み要求線 ＯＰａ、ＯＰｂ プロセッサ割込み要求線
Claims (1)
- 【請求項１】 複数の周辺装置からそれぞれ入力される
割込み要求を、該周辺装置毎に設定された優先順位に基
づいて複数のプロセッサへの割込み処理を制御する割込
制御装置であって、 前記周辺装置毎に設定された割込み要求の優先順位に基
づいて前記複数のプロセッサにおける該割込み処理順位
を決定する処理順位決定手段と、 前記複数のプロセッサにおける割込み処理状況を監視す
る割込処理監視手段と、 前記割込処理監視手段により監視される割込み処理状況
に応じて、前記処理順位設定手段により決定された割込
み処理順位に基づき、該複数の周辺装置から複数のプロ
セッサへの割込み要求を分配する割込要求分配手段と、 を具備したことを特徴とする割込制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35094192A JPH06175867A (ja) | 1992-12-04 | 1992-12-04 | 割込制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35094192A JPH06175867A (ja) | 1992-12-04 | 1992-12-04 | 割込制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175867A true JPH06175867A (ja) | 1994-06-24 |
Family
ID=18413957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35094192A Pending JPH06175867A (ja) | 1992-12-04 | 1992-12-04 | 割込制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655985B1 (ko) * | 2000-05-29 | 2006-12-08 | 세이코 엡슨 가부시키가이샤 | 인터럽트 신호 생성 장치 및 인터럽트 신호 생성 방법 |
-
1992
- 1992-12-04 JP JP35094192A patent/JPH06175867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100655985B1 (ko) * | 2000-05-29 | 2006-12-08 | 세이코 엡슨 가부시키가이샤 | 인터럽트 신호 생성 장치 및 인터럽트 신호 생성 방법 |
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