JPH0327945B2 - - Google Patents
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- JPH0327945B2 JPH0327945B2 JP61307814A JP30781486A JPH0327945B2 JP H0327945 B2 JPH0327945 B2 JP H0327945B2 JP 61307814 A JP61307814 A JP 61307814A JP 30781486 A JP30781486 A JP 30781486A JP H0327945 B2 JPH0327945 B2 JP H0327945B2
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- JP
- Japan
- Prior art keywords
- idle
- processing
- bus
- packet
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/50—Allocation of resources, e.g. of the central processing unit [CPU]
- G06F9/5083—Techniques for rebalancing the load in a distributed system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/161—Computing infrastructure, e.g. computer clusters, blade chassis or hardware partitioning
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、並列計算機に係り、特に、アイドル
（idle）なプロセツサに効率良く負荷を分配して
並列処理効果を引き出すのに好適な負荷分配方式
に関する。
（idle）なプロセツサに効率良く負荷を分配して
並列処理効果を引き出すのに好適な負荷分配方式
に関する。
従来の並列計算機システムにおける負荷分配方
式は、特願昭60−233422号に記載のように、全て
の要素プロセツサ（PE）を結合する第１のネツ
トワークと、一部プロセツサ同士を結合する第２
のネツトワークとを持ち、第１のネツトワークを
介して隣接するプロセツサに、第２のネツトワー
クを介して遠方のプロセツサに負荷を分配するこ
とにより、並列処理の効果を高めるようになつて
いた。しかし、並列処理の並列実行度が高まるま
での負荷分配方式については配慮されていなかつ
た。プログラムの実行開始後、なるべく早く並列
実行度を高くするためには、処理の分配を行なう
時に、idle状態のPEに処理を優先的に分配する
事が好ましい。idle状態のPEを検出するための
オーバヘツドが大きい場合には、idle状態を検出
せずランダムに負荷分配を行なうほうが、かえつ
て、プロセツサの台数効果が引き出せる場合も考
えられる。一方、idle状態のPEを検出するため
のオーバヘツドが小さくても、全idle PEへ効率
良く負荷分配が行なわれなくては、やはりプログ
ラムの並列実行度は急激には高くならない。
式は、特願昭60−233422号に記載のように、全て
の要素プロセツサ（PE）を結合する第１のネツ
トワークと、一部プロセツサ同士を結合する第２
のネツトワークとを持ち、第１のネツトワークを
介して隣接するプロセツサに、第２のネツトワー
クを介して遠方のプロセツサに負荷を分配するこ
とにより、並列処理の効果を高めるようになつて
いた。しかし、並列処理の並列実行度が高まるま
での負荷分配方式については配慮されていなかつ
た。プログラムの実行開始後、なるべく早く並列
実行度を高くするためには、処理の分配を行なう
時に、idle状態のPEに処理を優先的に分配する
事が好ましい。idle状態のPEを検出するための
オーバヘツドが大きい場合には、idle状態を検出
せずランダムに負荷分配を行なうほうが、かえつ
て、プロセツサの台数効果が引き出せる場合も考
えられる。一方、idle状態のPEを検出するため
のオーバヘツドが小さくても、全idle PEへ効率
良く負荷分配が行なわれなくては、やはりプログ
ラムの並列実行度は急激には高くならない。
上記従来技術は、プログラム実行の並列度が高
くなるまでの処理分配手段について配慮がされて
おらず、idle状態のPEに対して負荷分配がなか
なか行なわれない可能性があつた。我々は上記従
来技術に近い分配方式の例として、全PEが完全
結合ネツトワークで結合された条件でランダムに
負荷を分配する負荷分配方式のシミユレーシヨン
を行なつた。その結果、プログラムに内在する並
列性が十分大きい場合は、上記従来技術でも十分
な並列性が引き出せた。しかし、プログラムに内
在する並列性がPE数と同程度の場合には、必ず
しも十分な並列性が引き出せなかつた。この原因
は、上記のとおりであると考えられる。ところ
が、idle状態のPEを検出し、このPEに優先的に
負荷を分配するためには、idle PEが存在する
ことを示す信号線が必要であること、idle PE
のPE番号を知るための手段が必要であること、
idle PEに均等に負荷が分配できるような手段
が必要であること、などの問題を解決する必要が
あつた。、は、純粋に、ハードウエア量の問
題があるが、は、処理方式に工夫を要する必要
があつた。
くなるまでの処理分配手段について配慮がされて
おらず、idle状態のPEに対して負荷分配がなか
なか行なわれない可能性があつた。我々は上記従
来技術に近い分配方式の例として、全PEが完全
結合ネツトワークで結合された条件でランダムに
負荷を分配する負荷分配方式のシミユレーシヨン
を行なつた。その結果、プログラムに内在する並
列性が十分大きい場合は、上記従来技術でも十分
な並列性が引き出せた。しかし、プログラムに内
在する並列性がPE数と同程度の場合には、必ず
しも十分な並列性が引き出せなかつた。この原因
は、上記のとおりであると考えられる。ところ
が、idle状態のPEを検出し、このPEに優先的に
負荷を分配するためには、idle PEが存在する
ことを示す信号線が必要であること、idle PE
のPE番号を知るための手段が必要であること、
idle PEに均等に負荷が分配できるような手段
が必要であること、などの問題を解決する必要が
あつた。、は、純粋に、ハードウエア量の問
題があるが、は、処理方式に工夫を要する必要
があつた。
本発明の目的は、PE間の信号線の増加が従来
に比べあまり多くなくて（１本増加）idle PEに
均等に負荷が分配できるように手段を提供するこ
とにある。
に比べあまり多くなくて（１本増加）idle PEに
均等に負荷が分配できるように手段を提供するこ
とにある。
上記目的は、各要素プロセツサに対して設けら
れ、各PEがアイドル状態になつた場合に、その
ことを示すフラグが各PEによりセツトされる複
数のレジスタと、該複数のレジスタ内の少くとも
一つに該フラグがセツトされているときにそのこ
とを示す信号を該複数の要素プロセツサに通知す
る手段と、 該複数のプロセツサの一つからの読み出し要求
に応答してアイドル状態フラグがセツトされた複
数のレジスタの中で最も優先度が高い要素プロセ
ツサに対する一つのレジスタを検出し、その番号
を、次に負荷を配分すべきプロセツサの番号とし
て該一つのプロセツサに通知する手段とにより達
成される。
れ、各PEがアイドル状態になつた場合に、その
ことを示すフラグが各PEによりセツトされる複
数のレジスタと、該複数のレジスタ内の少くとも
一つに該フラグがセツトされているときにそのこ
とを示す信号を該複数の要素プロセツサに通知す
る手段と、 該複数のプロセツサの一つからの読み出し要求
に応答してアイドル状態フラグがセツトされた複
数のレジスタの中で最も優先度が高い要素プロセ
ツサに対する一つのレジスタを検出し、その番号
を、次に負荷を配分すべきプロセツサの番号とし
て該一つのプロセツサに通知する手段とにより達
成される。
PEは、idle状態になると、自分のPE番号に対
応するidle状態レジスタの該当ビツトに“１”を
セツトする。idle状態レジスタの各ビツトの論理
和をとつた信号線は全PEに結合されている。処
理分配可能なPEは、前記信号の“１／０”を調
べることにより、idle PEが生じたことを検出で
きる。idle PEを検出したPEは、リード命令によ
つてidle PE番号を知ることができる。idle PE
番号が読み取られた場合、このPE番号に対応す
るidleレジスタのビツトは“０”クリアされる。
また、複数のidle PEがある場合には、PE番号が
読み取られた順にidle状態レジスタの対応するビ
ツトがリセツトされるので、特定のidle PEに対
し負荷分配が集中することがない。
応するidle状態レジスタの該当ビツトに“１”を
セツトする。idle状態レジスタの各ビツトの論理
和をとつた信号線は全PEに結合されている。処
理分配可能なPEは、前記信号の“１／０”を調
べることにより、idle PEが生じたことを検出で
きる。idle PEを検出したPEは、リード命令によ
つてidle PE番号を知ることができる。idle PE
番号が読み取られた場合、このPE番号に対応す
るidleレジスタのビツトは“０”クリアされる。
また、複数のidle PEがある場合には、PE番号が
読み取られた順にidle状態レジスタの対応するビ
ツトがリセツトされるので、特定のidle PEに対
し負荷分配が集中することがない。
以下、本発明の一実施例を第１図〜第６図によ
り説明する。第１図は、本発明の装置構成図であ
る。装置は、ホストプロセツサ１０１、PE群１
０２、Idle状態登録・制御ブロツク１０３、PE
群、ホストプロセツサ、Idle状態登録・制御ブロ
ツクを結合するネツトワーク（これは、具体的に
はバスよりなる。したがつて以下、単にバスと呼
ぶ）１０４、及びidle PEが発生したことをPE群
に知らせるidle信号線１０５により構成される。
り説明する。第１図は、本発明の装置構成図であ
る。装置は、ホストプロセツサ１０１、PE群１
０２、Idle状態登録・制御ブロツク１０３、PE
群、ホストプロセツサ、Idle状態登録・制御ブロ
ツクを結合するネツトワーク（これは、具体的に
はバスよりなる。したがつて以下、単にバスと呼
ぶ）１０４、及びidle PEが発生したことをPE群
に知らせるidle信号線１０５により構成される。
第２図は、PE即ち要素プロセツサ１０２の構
成図である。PEは、FIFOメモリ２０１、ローカ
ルメモリ２０２、データ転送制御２０３、処理実
行部２０４、分配テーブル２０５、パケツト転送
路２０６、データ転送路２０７、FIFOメモリに
バス１０４を介してパケツトが到着したことをデ
ータ転送制御部に知らせる信号線２０８、処理実
行部がデータ転送部にパケツト送出を指示する信
号線２０９により構成される。
成図である。PEは、FIFOメモリ２０１、ローカ
ルメモリ２０２、データ転送制御２０３、処理実
行部２０４、分配テーブル２０５、パケツト転送
路２０６、データ転送路２０７、FIFOメモリに
バス１０４を介してパケツトが到着したことをデ
ータ転送制御部に知らせる信号線２０８、処理実
行部がデータ転送部にパケツト送出を指示する信
号線２０９により構成される。
ホストプロセツサ１０１は、プログラムの実行
開始をPE１に指示する。プログラム実行に必要
な情報は、FIFOメモリ２０１経由で一旦PE内の
ローカルメモリ２０２に格納される。処理実行部
２０４は、ローカルメモリ２０２からプログラム
実行に必要な情報（パラメータなど）を取り込
み、プログラムを実行し、実行結果を再びローカ
ルメモリに書き込む。プログラム実行の結果、負
荷の分配が可能になつた場合、信号線１０５をチ
エツクし、idle PEがある場合には、そのPEに向
けてバス１０４を介してデータ転送制御部２０３
から負荷分配のためのパケツトを送出する。
開始をPE１に指示する。プログラム実行に必要
な情報は、FIFOメモリ２０１経由で一旦PE内の
ローカルメモリ２０２に格納される。処理実行部
２０４は、ローカルメモリ２０２からプログラム
実行に必要な情報（パラメータなど）を取り込
み、プログラムを実行し、実行結果を再びローカ
ルメモリに書き込む。プログラム実行の結果、負
荷の分配が可能になつた場合、信号線１０５をチ
エツクし、idle PEがある場合には、そのPEに向
けてバス１０４を介してデータ転送制御部２０３
から負荷分配のためのパケツトを送出する。
第３図は、Idle状態登録・制御ブロツクの構成
図である。Idlenの状態登録・制御ブロツクは、
論理アドレスレジスタ３０１、比較器３０２、デ
コーダ３０３、PE idleレジスタ３０４、プライ
オリテイエンコーダ３０５、エンコーダ３０６な
どで構成される。idle PEは、バス１０４内のア
ドレス線Ａ０−Ａ２３上にPE idleレジスタの論
理アドレス番号を、バス１０４内のデータ線Ｄ０
−Ｄ１５上にidle PE番号を出力する。さらに、
信号READを“０”とする。Idle状態登録・制御
ブロツク１０３は、バス１０４内のアドレス線Ａ
０−２３上の信号と論理アドレスレジスタ３０１
の内容を比較器３０２で比較し、一致した場合
は、アドレスストローブASをタイミング信号と
してフリツプフロツプ３０７を“１”にセツトす
る。一方、デコーダ３０３は、データ線Ｄ０−Ｄ
１５上の信号をデコードしておく。フリツプフロ
ツプ３０７の出力が、“１”の場合、さらに、信
号READの反転信号が“１”であることから、
データストローブDSをタイミング信号として、
デコーダの出力が“１”の信号が入力となるPE
idleレジスタ３０４のビツトがセツトされる。
PE idleレジスタ３０４の各ビツトは論理和３０
９を取つた後、idle信号１０５として各PEに送
られる。いわゆるブロードキヤストがなされる。
このため、各PEはidle PEがあるかを知りたいと
き、ただちに知ることができる。一方、PE idle
レジスタ３０４の出力は、プライオリテイエンコ
ーダ３０５に入力され、最も優先度の高い信号が
一本だけ選択される。この選択された信号はエン
コーダ３０６に入力され、idle PE番号としてバ
ス１０４内のデータ線Ｄ０−Ｄ１５に出力され
る。
図である。Idlenの状態登録・制御ブロツクは、
論理アドレスレジスタ３０１、比較器３０２、デ
コーダ３０３、PE idleレジスタ３０４、プライ
オリテイエンコーダ３０５、エンコーダ３０６な
どで構成される。idle PEは、バス１０４内のア
ドレス線Ａ０−Ａ２３上にPE idleレジスタの論
理アドレス番号を、バス１０４内のデータ線Ｄ０
−Ｄ１５上にidle PE番号を出力する。さらに、
信号READを“０”とする。Idle状態登録・制御
ブロツク１０３は、バス１０４内のアドレス線Ａ
０−２３上の信号と論理アドレスレジスタ３０１
の内容を比較器３０２で比較し、一致した場合
は、アドレスストローブASをタイミング信号と
してフリツプフロツプ３０７を“１”にセツトす
る。一方、デコーダ３０３は、データ線Ｄ０−Ｄ
１５上の信号をデコードしておく。フリツプフロ
ツプ３０７の出力が、“１”の場合、さらに、信
号READの反転信号が“１”であることから、
データストローブDSをタイミング信号として、
デコーダの出力が“１”の信号が入力となるPE
idleレジスタ３０４のビツトがセツトされる。
PE idleレジスタ３０４の各ビツトは論理和３０
９を取つた後、idle信号１０５として各PEに送
られる。いわゆるブロードキヤストがなされる。
このため、各PEはidle PEがあるかを知りたいと
き、ただちに知ることができる。一方、PE idle
レジスタ３０４の出力は、プライオリテイエンコ
ーダ３０５に入力され、最も優先度の高い信号が
一本だけ選択される。この選択された信号はエン
コーダ３０６に入力され、idle PE番号としてバ
ス１０４内のデータ線Ｄ０−Ｄ１５に出力され
る。
第４図にidle PE検出処理フローを示す。PE
は、分配可能な処理が発生すると、idle PEがあ
るか否かをidle信号１０５を読んでチエツクす
る。idle PEがある場合には更にidle PE番号を
チエツクする。idle PE番号がわかつた場合は、
処理を分配する為のパケツトを生成し、前記の
idle PEに対しパケツトをバス１０４を介して送
出する。送出するパケツト形式を第５図に示す。
パケツトは、パケツト長５０１、送信先PE番号
５０２、送信元PE番号５０３、フラグ５０４、
パケツト詳細５０５により構成される。フラグ５
０４は、パケツトが、idle信号受信結果である場
合は“１”、強制負荷分配である場合は“０”が
格納されている。
は、分配可能な処理が発生すると、idle PEがあ
るか否かをidle信号１０５を読んでチエツクす
る。idle PEがある場合には更にidle PE番号を
チエツクする。idle PE番号がわかつた場合は、
処理を分配する為のパケツトを生成し、前記の
idle PEに対しパケツトをバス１０４を介して送
出する。送出するパケツト形式を第５図に示す。
パケツトは、パケツト長５０１、送信先PE番号
５０２、送信元PE番号５０３、フラグ５０４、
パケツト詳細５０５により構成される。フラグ５
０４は、パケツトが、idle信号受信結果である場
合は“１”、強制負荷分配である場合は“０”が
格納されている。
第６図は、バケツト受取り処理フローである。
パケツトを受取る条件には、PEがidleの場合と、
PEにおける処理と処理の間の場合とがある。PE
がidleになると、PE idleレジスタ３０４にidleフ
ラグをセツトしてあるかどうかチエツクし
（601）、idleフラグをセツトしていない場合には、
PE idleレジスタ３０４にidleフラグをセツトし
た後（602）、パケツトが転送されて来るのを待つ
（603）。パケツトが転送されて来た場合、パケツ
ト中のフラグをチエツクし（604）、idle信号受信
結果パケツトの時には、idleフラグに対するパケ
ツトを受取つたことを記憶し（605）、パケツトの
詳細を取り込む。PEにおける処理と処理の間で
は、パケツトがある場合のみパケツトの取り込み
処理を行なう。
パケツトを受取る条件には、PEがidleの場合と、
PEにおける処理と処理の間の場合とがある。PE
がidleになると、PE idleレジスタ３０４にidleフ
ラグをセツトしてあるかどうかチエツクし
（601）、idleフラグをセツトしていない場合には、
PE idleレジスタ３０４にidleフラグをセツトし
た後（602）、パケツトが転送されて来るのを待つ
（603）。パケツトが転送されて来た場合、パケツ
ト中のフラグをチエツクし（604）、idle信号受信
結果パケツトの時には、idleフラグに対するパケ
ツトを受取つたことを記憶し（605）、パケツトの
詳細を取り込む。PEにおける処理と処理の間で
は、パケツトがある場合のみパケツトの取り込み
処理を行なう。
以上の実施例において、バス１０４はパケツト
の分配とともにidle状態登録制御ブロツク１０３
のアクセスあるいはそこから全PEへのidle PE番
号の通知に用いられるため、必要な信号線は、
idle状態登録制御ブロツク１０３によつては大き
くは増大しない。したがつて、装置を複雑化しな
い。さらに信号線１０５により、全てのPEに
idle PE存在の有無が移送されるため、各PEは他
のPEに処理を分配したいとき、ただちに、idle
PEの存在の有無を知ることができ、結局、処理
の分配を速めることができる。
の分配とともにidle状態登録制御ブロツク１０３
のアクセスあるいはそこから全PEへのidle PE番
号の通知に用いられるため、必要な信号線は、
idle状態登録制御ブロツク１０３によつては大き
くは増大しない。したがつて、装置を複雑化しな
い。さらに信号線１０５により、全てのPEに
idle PE存在の有無が移送されるため、各PEは他
のPEに処理を分配したいとき、ただちに、idle
PEの存在の有無を知ることができ、結局、処理
の分配を速めることができる。
本発明によれば、idle PEに効率良く負荷分配
を行なうことができるので、その結果として並列
処理システムの性能向上が期待できる。
を行なうことができるので、その結果として並列
処理システムの性能向上が期待できる。
第１図は本発明の一実施例の構成図、第２図
は、要素プロセツサの構成図、第３図はidle状態
登録制御ブロツク構成図、第４図はidle PE検出
処理フロー図、第５図はパケツト形式を示す図、
第６図はパケツト受取り処理フロー図である。
は、要素プロセツサの構成図、第３図はidle状態
登録制御ブロツク構成図、第４図はidle PE検出
処理フロー図、第５図はパケツト形式を示す図、
第６図はパケツト受取り処理フロー図である。
Claims (1)
- 【特許請求の範囲】 １ それぞれプログラムを実行する複数の要素プ
ロセツサと、該複数の要素プロセツサ間で処理を
分配するのに用いる共通のバスに接続されたアイ
ドル状態登録制御回路とからなり、該アイドル状
態登録制御回路は、各要素プロセツサに対して設
けられ、各PEがアイドル状態になつた場合に、
そのことを示すフラグが各PEにより該バスを介
してセツトされる複数のレジスタと、 該複数のレジスタ内の少くとも一つに該フラグ
がセツトされているときにそのことを示す信号を
共通の信号線を介して該複数の要素プロセツサに
ブロードキヤストする手段と、 アイドル状態フラグがセツトされた要素プロセ
ツサの中で最も優先度が高い要素プロセツサを選
択する手段と、 該選択された要素プロセツサの番号を、次に負
荷を配分すべき要素プロセツサの番号として該バ
スに出力する手段とを有し、処理の分配を希望す
る要素プロセツサが該出力された番号の要素プロ
セツサに処理を該バスを介して分配することを特
徴とする並列計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30781486A JPS63163566A (ja) | 1986-12-25 | 1986-12-25 | 並列計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30781486A JPS63163566A (ja) | 1986-12-25 | 1986-12-25 | 並列計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63163566A JPS63163566A (ja) | 1988-07-07 |
| JPH0327945B2 true JPH0327945B2 (ja) | 1991-04-17 |
Family
ID=17973532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30781486A Granted JPS63163566A (ja) | 1986-12-25 | 1986-12-25 | 並列計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163566A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3929981B2 (ja) * | 2004-01-22 | 2007-06-13 | 日本電信電話株式会社 | グリッドシステムにおける決済情報算出方法、グリッド仲介装置、グリッド仲介プログラム |
| JP2006301749A (ja) * | 2005-04-18 | 2006-11-02 | Hitachi Information Technology Co Ltd | サーバ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199437A (ja) * | 1975-02-27 | 1976-09-02 | Nippon Signal Co Ltd | |
| JPS58115569A (ja) * | 1981-12-29 | 1983-07-09 | Fuji Electric Co Ltd | マルチプロセツサ方式 |
-
1986
- 1986-12-25 JP JP30781486A patent/JPS63163566A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5199437A (ja) * | 1975-02-27 | 1976-09-02 | Nippon Signal Co Ltd | |
| JPS58115569A (ja) * | 1981-12-29 | 1983-07-09 | Fuji Electric Co Ltd | マルチプロセツサ方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63163566A (ja) | 1988-07-07 |
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