JPH02293961A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH02293961A JPH02293961A JP11440289A JP11440289A JPH02293961A JP H02293961 A JPH02293961 A JP H02293961A JP 11440289 A JP11440289 A JP 11440289A JP 11440289 A JP11440289 A JP 11440289A JP H02293961 A JPH02293961 A JP H02293961A
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- 230000000873 masking effect Effects 0.000 claims description 7
- 101150085931 DSTN gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 229910017309 Mo—Mn Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
複数の命令制御プロセッサと複数の入出力装置を備えた
コンピュータシステムによる情報処理装置に関し、 情報処理時間に占める例えばモニタプログラム等の管理
プログラムの実行時間の割合即ちオーバーヘッド（ｏｖ
ｅｒｈｅ１ｄ）を減少させることによりシステム性能の
向上を図ることを目的とし、複数のプロセッサを備える
多重処理システムから成る情報処理装置において、夫々
のプロセッサに、マイクロプログラムによって該他のプ
ロセッサ毎に対応する割込レベルを設定し、他のプロセ
ッサから割込要求を受けた際にマイクロプログラムによ
り設定されている割込レベルを出力し、最も高い順位を
もつ割込レベル出力から割込を受付けるように構成する
。
コンピュータシステムによる情報処理装置に関し、 情報処理時間に占める例えばモニタプログラム等の管理
プログラムの実行時間の割合即ちオーバーヘッド（ｏｖ
ｅｒｈｅ１ｄ）を減少させることによりシステム性能の
向上を図ることを目的とし、複数のプロセッサを備える
多重処理システムから成る情報処理装置において、夫々
のプロセッサに、マイクロプログラムによって該他のプ
ロセッサ毎に対応する割込レベルを設定し、他のプロセ
ッサから割込要求を受けた際にマイクロプログラムによ
り設定されている割込レベルを出力し、最も高い順位を
もつ割込レベル出力から割込を受付けるように構成する
。
［産業上の利用分野］
本発明は、複数の命令制御プロセッサと複数の入出力装
置を備えたコンピュータシステムによる情報処理装置に
関する。
置を備えたコンピュータシステムによる情報処理装置に
関する。
例えば、事務用コンピュータシステムにおける情報処理
装置にあっては、ユーザーが要求する多種多様な機能に
対応し得る効率的なシステムとするために、多重処理が
行われるが、このようなユーザーの要求に応じてしだい
にシステムが複雑になり、他種類且つ多数の入出力装置
を多数の命令制御プロセッサによって共用するようにな
ると、業務処理時間に対する管理処理時間即ちオーバー
ヘッド時間（ｏｔｅｒｈｅａｄ ｌｉｍｅ ）が増加し
、処理速度の低下が問題となる。
装置にあっては、ユーザーが要求する多種多様な機能に
対応し得る効率的なシステムとするために、多重処理が
行われるが、このようなユーザーの要求に応じてしだい
にシステムが複雑になり、他種類且つ多数の入出力装置
を多数の命令制御プロセッサによって共用するようにな
ると、業務処理時間に対する管理処理時間即ちオーバー
ヘッド時間（ｏｔｅｒｈｅａｄ ｌｉｍｅ ）が増加し
、処理速度の低下が問題となる。
そこで、このようなオーバーヘッド時間を短縮すること
によって高速処理を可能とし、且つ柔軟性に富んだ信頓
性の高いシステム構成がシステム性能の向上の点で重要
となっている。
によって高速処理を可能とし、且つ柔軟性に富んだ信頓
性の高いシステム構成がシステム性能の向上の点で重要
となっている。
［従来の技術］
第５図は従来の情報処理装置の最も基本的な構成例を示
す。同図において、システム全体の動作を制御するため
のセントラルプロセッサＳＰＵと、命令の制御を司る命
令制御プロセッサＩＰＵとが第１のバスラインＢＵＳ（
Ａ）を介して接続すると共に、セントラルプロセッサＳ
ＰＵから延びる第２のバスラインＢＵＳ （Ｂ）を介し
て複数の入出力装置例えば録再用ディスクＤＩＳＫ，デ
ィスプレイＤＩＳＰ及び回線用アダプタＡＣＰ等が接続
している。そして、セントラルプロセッサＳＰＵは、命
令制御プロセッサＩＰＵが割込コントロールレジスタＩ
Ｒを介して第１のバスラインＢＵＳ （Ａ）に割込要求
データを転送すると、セントラルプロセッサＳＰＵ内の
割込コントロールレジスタＩＲＳで受信し、且つ認識及
び解析することによって、指定された入出力装置を起動
させる。
す。同図において、システム全体の動作を制御するため
のセントラルプロセッサＳＰＵと、命令の制御を司る命
令制御プロセッサＩＰＵとが第１のバスラインＢＵＳ（
Ａ）を介して接続すると共に、セントラルプロセッサＳ
ＰＵから延びる第２のバスラインＢＵＳ （Ｂ）を介し
て複数の入出力装置例えば録再用ディスクＤＩＳＫ，デ
ィスプレイＤＩＳＰ及び回線用アダプタＡＣＰ等が接続
している。そして、セントラルプロセッサＳＰＵは、命
令制御プロセッサＩＰＵが割込コントロールレジスタＩ
Ｒを介して第１のバスラインＢＵＳ （Ａ）に割込要求
データを転送すると、セントラルプロセッサＳＰＵ内の
割込コントロールレジスタＩＲＳで受信し、且つ認識及
び解析することによって、指定された入出力装置を起動
させる。
一方、入出力装置の作動が完了すると第２のバスライン
ＢＵＳ （Ｂ）を介して転送されてくる動作終了割込デ
ータを認識し、命令制御プロセッサＩＰＵへ入出力装置
の動作が終了したことを割込によって通知する。
ＢＵＳ （Ｂ）を介して転送されてくる動作終了割込デ
ータを認識し、命令制御プロセッサＩＰＵへ入出力装置
の動作が終了したことを割込によって通知する。
このように、第１のバスラインＢＵＳ （Ａ）を介して
セントラルプロセッサＳＰＵと命令制御プロセッサＩＰ
Ｕが相互に割込処理を行うことによって、適宜の入出力
装置を作動させることができるように構成されている。
セントラルプロセッサＳＰＵと命令制御プロセッサＩＰ
Ｕが相互に割込処理を行うことによって、適宜の入出力
装置を作動させることができるように構成されている。
第６図の情報処理装置は更に複雑なシステム構成を有す
る場合を示しており、セントラルプロセッサＳＰＵと複
数の命令制御プロセッサＩＰＵｏ，ＩＰＵＩ， ・＊
，ＩＰＵｎが第１のバスラインＢＵＳ（Ａ）を介して接
続することによって、更に命令実行性能の向上を図るこ
とができる構成となっている。即ち、セントラルプロセ
ッサＳＰＵは、第１のバスラインＢＵＳ（Ａ）からの割
込として受信及び認識し、そして命令制御プロセッサＩ
ＰＵｏ，ＩＰＵＩ，ａｓ，ＩＰＵｎの何れからの割込要
求であるかを解析した後、指定された入出力装置を起動
させる。一方、入出力装置から第２のバスラインＢＵＳ
（Ｂ）を介して転送されてくる動作終了割込データを
認識し、第１のバスラインＢＵＳ（Ａ）への割込によっ
て命令制御プロセッサＩＰＵｏ，ＩＰＵＩ， ・・・
，ＩＰＵｎへ通知する。
る場合を示しており、セントラルプロセッサＳＰＵと複
数の命令制御プロセッサＩＰＵｏ，ＩＰＵＩ， ・＊
，ＩＰＵｎが第１のバスラインＢＵＳ（Ａ）を介して接
続することによって、更に命令実行性能の向上を図るこ
とができる構成となっている。即ち、セントラルプロセ
ッサＳＰＵは、第１のバスラインＢＵＳ（Ａ）からの割
込として受信及び認識し、そして命令制御プロセッサＩ
ＰＵｏ，ＩＰＵＩ，ａｓ，ＩＰＵｎの何れからの割込要
求であるかを解析した後、指定された入出力装置を起動
させる。一方、入出力装置から第２のバスラインＢＵＳ
（Ｂ）を介して転送されてくる動作終了割込データを
認識し、第１のバスラインＢＵＳ（Ａ）への割込によっ
て命令制御プロセッサＩＰＵｏ，ＩＰＵＩ， ・・・
，ＩＰＵｎへ通知する。
［発明が解決しようとする課題］
しかしながら、このような従来の割込処理による情報処
理装置にあっては、第６図に示したような複数の命令制
御プロセッサを内蔵した多重処理を行うと、セントラル
プロセッサＳＰＵは何れの命令制御プロセッサからの割
込要求であるかを解析する必要があり、しかもその解析
時間は命令制御プロセッサの増加に応じて長くなるので
、オーバーヘッドによるシステム性能の低下を招来する
問題があった。
理装置にあっては、第６図に示したような複数の命令制
御プロセッサを内蔵した多重処理を行うと、セントラル
プロセッサＳＰＵは何れの命令制御プロセッサからの割
込要求であるかを解析する必要があり、しかもその解析
時間は命令制御プロセッサの増加に応じて長くなるので
、オーバーヘッドによるシステム性能の低下を招来する
問題があった。
本発明はこのような課題に鑑みて成されたものであり、
オーバーヘッドを減少させることによりシステム性能の
向上及び処理時間の高速化を図ることを目的とする。
オーバーヘッドを減少させることによりシステム性能の
向上及び処理時間の高速化を図ることを目的とする。
［課題を解決するための手段］
第１図は本発明の原理説明図である。
まず本発明は、複数のプロセッサ間で相互に多重処理を
行なう際に、夫々の他のプロセッサに対応する割込レベ
ルを予めマイクロプログラムによって設定可能とし、処
理に応じた割込レベル以外をマスクして、指定の割込レ
ベルのみを出力させる割込制御部を夫々のプロセッサに
設けることにより、高速で柔軟性のあるシステム構成を
可能とする情報処理装置を対象とする。
行なう際に、夫々の他のプロセッサに対応する割込レベ
ルを予めマイクロプログラムによって設定可能とし、処
理に応じた割込レベル以外をマスクして、指定の割込レ
ベルのみを出力させる割込制御部を夫々のプロセッサに
設けることにより、高速で柔軟性のあるシステム構成を
可能とする情報処理装置を対象とする。
このような情報処理装置に対し本発明は、複数のプロセ
ッサ毎に第１図に示す構成の割込制御部を設ける。該割
込制御部には、他のプロセッサ毎の割込み要求を受け付
けるための割込要求受付手段５と、予めマイクロプログ
ラムによって割込レベルを設定することができる割込レ
ベル設定手段１と、他のプロセッサからの割込み要求を
受けた際に、割込レベル設定手段１の対応する割込レベ
ル出力を選択出力するマスク手段２とを備える。
ッサ毎に第１図に示す構成の割込制御部を設ける。該割
込制御部には、他のプロセッサ毎の割込み要求を受け付
けるための割込要求受付手段５と、予めマイクロプログ
ラムによって割込レベルを設定することができる割込レ
ベル設定手段１と、他のプロセッサからの割込み要求を
受けた際に、割込レベル設定手段１の対応する割込レベ
ル出力を選択出力するマスク手段２とを備える。
即ち、割込レベル設定手段１には、最優先レベルのプロ
セッサを示すためのデータＤｓｌｏから最も優先レベル
の低いプロセッサを示すためのデータＤｓｌｎまでの複
数のデータを保持するための複数のデータ保持領域ＰＯ
〜Ｐｎを有し、領域Ｐｏ〜ＰｎのデータＳｓｔｏ−Ｄｓ
ｊｎはマイクロプログラムにより設定できる。
セッサを示すためのデータＤｓｌｏから最も優先レベル
の低いプロセッサを示すためのデータＤｓｌｎまでの複
数のデータを保持するための複数のデータ保持領域ＰＯ
〜Ｐｎを有し、領域Ｐｏ〜ＰｎのデータＳｓｔｏ−Ｄｓ
ｊｎはマイクロプログラムにより設定できる。
これらの複数のデータＤｓｌｏ−Ｄｓｔｎは割込レベル
を示す情報に解読され並列的にマスク手段２に割込レベ
ル出力として与えられる。
を示す情報に解読され並列的にマスク手段２に割込レベ
ル出力として与えられる。
マスク手段２には、他のプロセッサから割込要求が出さ
れた際に割込要求フラグＤ Ｉｇｏ − Ｄ ｆｇｎが
セットされ、割込要求フラグＤＩｇｏによって最優先レ
ベルデータＤＳＩＯを選択する処理回路Ｍｏから割込要
求フラグＤｌｇｎによって最下位の優先レベルデータＤ
ｓｌｎを選択する処理回路Ｍｎまでを有し、複数の割込
要求を同時に受けた際に、割込要求を行なった他のプロ
セッサの各々にプロセッサに対応した割込レベル出力を
プロセッサに供給する。この割込制御部を備えたプロセ
ッサはマスク手段２から複数の割込レベル出力を受けた
と際には、その中で最もレベルの高い割込レベル出力に
対応する他のプロセッサからの割込要求を受付け、この
割込要求の処理後につぎに順位の高い割込レベル出力に
対応する他のプロセッサのの割込処理に順次移行するよ
うになる。
れた際に割込要求フラグＤ Ｉｇｏ − Ｄ ｆｇｎが
セットされ、割込要求フラグＤＩｇｏによって最優先レ
ベルデータＤＳＩＯを選択する処理回路Ｍｏから割込要
求フラグＤｌｇｎによって最下位の優先レベルデータＤ
ｓｌｎを選択する処理回路Ｍｎまでを有し、複数の割込
要求を同時に受けた際に、割込要求を行なった他のプロ
セッサの各々にプロセッサに対応した割込レベル出力を
プロセッサに供給する。この割込制御部を備えたプロセ
ッサはマスク手段２から複数の割込レベル出力を受けた
と際には、その中で最もレベルの高い割込レベル出力に
対応する他のプロセッサからの割込要求を受付け、この
割込要求の処理後につぎに順位の高い割込レベル出力に
対応する他のプロセッサのの割込処理に順次移行するよ
うになる。
［作用］
このような構成を有する本発明の情報処理装置にあって
は、マイクロプログラムによって他のプロセッサの割込
レベルを適宜に設定し、且つこの割込レベルを他のプロ
セッサからの割込要求フラグに従って選択することによ
って特定のプロセッサにシステム要求に応じた適宜の割
込レベルを設定することができ、プロセッサの数が多く
なってもオーバーヘッドを抑えて高速度処理が可能とな
り、しかも信頼性が高い。更に、マイクロプログラムに
よってプロセッサの優先レベルを適宜に変更することが
できるので、ユーザーの要求や設計仕様等に応じて容易
に変更が可能となる等の柔軟なシステム構成を実現する
ことができる。
は、マイクロプログラムによって他のプロセッサの割込
レベルを適宜に設定し、且つこの割込レベルを他のプロ
セッサからの割込要求フラグに従って選択することによ
って特定のプロセッサにシステム要求に応じた適宜の割
込レベルを設定することができ、プロセッサの数が多く
なってもオーバーヘッドを抑えて高速度処理が可能とな
り、しかも信頼性が高い。更に、マイクロプログラムに
よってプロセッサの優先レベルを適宜に変更することが
できるので、ユーザーの要求や設計仕様等に応じて容易
に変更が可能となる等の柔軟なシステム構成を実現する
ことができる。
［実施例］
第２図は本発明が適用されるシステム構成を示し、第３
図は本発明の一実施例を示す。
図は本発明の一実施例を示す。
第２図の全体構成図において、複数の命令制御プロセッ
サＩＰＵｏ，ＩＰＵＩ， ●●・ＩＰＵｎと、セント
ラルプロセッサＳＰＵｏ及び複数のサブプロセッサＳＰ
ＵＩ， ●＊ ａ，ＳＰＵｍを備え、夫々のプロセッ
サに内蔵されている割込制御部■ＣＵｏ，ＩＣＵＩ，
＋Ｉ●＊，ＩＣＵｎとＩＣＵｓｏ，ＩＣＵｓｌ， ・
●ｅ，ＩＣＵｓｍが第１のバス・ラインＢＵＳ （Ａ）
を介して相互に接続している。
サＩＰＵｏ，ＩＰＵＩ， ●●・ＩＰＵｎと、セント
ラルプロセッサＳＰＵｏ及び複数のサブプロセッサＳＰ
ＵＩ， ●＊ ａ，ＳＰＵｍを備え、夫々のプロセッ
サに内蔵されている割込制御部■ＣＵｏ，ＩＣＵＩ，
＋Ｉ●＊，ＩＣＵｎとＩＣＵｓｏ，ＩＣＵｓｌ， ・
●ｅ，ＩＣＵｓｍが第１のバス・ラインＢＵＳ （Ａ）
を介して相互に接続している。
更に、セントラルプロセッサＳＰＵｏ及びサブ●プロセ
ッサＳＰＵＩ， ●・●，ＳＰＵｍには、夫々に設け
られた第２のバスラインＢＵＳ （ＢＯ）ＢＵＳ （Ｂ
ｌ）．ＢＵＳ （Ｂｍ）を介して所定の入出力装置、例
えば録再用ディスクＤＩＳＫｏ〜ＤＩＳＫｉ，ディスプ
レイＤＩＳＰｏ−ＤＩＳＰｊ１回線用アダプタ回路ＡＣ
Ｐａ−ＡＣＰｋ等が接続している。
ッサＳＰＵＩ， ●・●，ＳＰＵｍには、夫々に設け
られた第２のバスラインＢＵＳ （ＢＯ）ＢＵＳ （Ｂ
ｌ）．ＢＵＳ （Ｂｍ）を介して所定の入出力装置、例
えば録再用ディスクＤＩＳＫｏ〜ＤＩＳＫｉ，ディスプ
レイＤＩＳＰｏ−ＤＩＳＰｊ１回線用アダプタ回路ＡＣ
Ｐａ−ＡＣＰｋ等が接続している。
尚、この実施例ではセントラルプロセッサＳＰＵｏに接
続される録再用ディスクＤＩＳＫｏ〜ＤＩＳＫｉを基本
の入出力装置しているが、入出力装置の種類は適宜に設
定してよい。
続される録再用ディスクＤＩＳＫｏ〜ＤＩＳＫｉを基本
の入出力装置しているが、入出力装置の種類は適宜に設
定してよい。
そして、セントラルプロセッサＳＰＵｏがシステム全体
の制御及び基本入出力装置の制御を司り、サブプロセッ
サＳＰＵＩ． ●・●，３ＰＵｍが拡張入出力装置の
制御を司り、命令制御プロセッサＩＰＵｏ，ＩＰＵ１，
−●・■ＰＵｍが命令の制御を司る。
の制御及び基本入出力装置の制御を司り、サブプロセッ
サＳＰＵＩ． ●・●，３ＰＵｍが拡張入出力装置の
制御を司り、命令制御プロセッサＩＰＵｏ，ＩＰＵ１，
−●・■ＰＵｍが命令の制御を司る。
次に、夫々の割込制御部ＩＣＵｏ，ＩＣＵＩ，・＊＊，
ＩＣＵｎ及びＩＣＵｇｏ，ＩＣＵｌｌ， ・拳ＩＣＵ
ｓｍの構成を第３図に基づいて説明する。
ＩＣＵｎ及びＩＣＵｇｏ，ＩＣＵｌｌ， ・拳ＩＣＵ
ｓｍの構成を第３図に基づいて説明する。
第３図において、３は割込レベル設定レジスタ、４（０
）〜４（ｎ）はデコーダ回路であり、割込レベル設定レ
ジスタ３はマイクロプログラムによって他のプロセッサ
の優先レベルデータＤｓｌｏ −Ｄｓｊｎを個別に格納
するレジスタＲｏ−Ｒｎを備え、デコーダ回路４（０）
〜４（ｎ）は夫々のレジスタＲｏ−Ｒｎに格納される優
先レベルデータＤｓｌｏ〜Ｄｓｌｎを個々にデコードす
る。ここで、レジスタＲｏが最優先レベルのプロセッサ
を示すデータＤｓｌｏを保持し、レジスタＲ１が第２の
優先レベルのプロセッサを示すデータＤｓｔｌを保持し
、最も優先レベルの低いプロセッサを示すデータＤｓｔ
ｎをレジスタＲｎに保持するように設定されている。
）〜４（ｎ）はデコーダ回路であり、割込レベル設定レ
ジスタ３はマイクロプログラムによって他のプロセッサ
の優先レベルデータＤｓｌｏ −Ｄｓｊｎを個別に格納
するレジスタＲｏ−Ｒｎを備え、デコーダ回路４（０）
〜４（ｎ）は夫々のレジスタＲｏ−Ｒｎに格納される優
先レベルデータＤｓｌｏ〜Ｄｓｌｎを個々にデコードす
る。ここで、レジスタＲｏが最優先レベルのプロセッサ
を示すデータＤｓｌｏを保持し、レジスタＲ１が第２の
優先レベルのプロセッサを示すデータＤｓｔｌを保持し
、最も優先レベルの低いプロセッサを示すデータＤｓｔ
ｎをレジスタＲｎに保持するように設定されている。
そして、夫々の優先レベルデータＤｓｔｏ −Ｄｓｌｎ
を２進化１０進法に基づく所定ビット数のデータとして
供給すると、各デコーダ回路４（０）〜４（ｆｌ）から
は、夫々の優先レベルデータＤｓｔｏ〜Ｄｓｉｍで指定
される出力接点に論理値“１”、残余の出力接点に論理
値“０”のデータが発生する。
を２進化１０進法に基づく所定ビット数のデータとして
供給すると、各デコーダ回路４（０）〜４（ｆｌ）から
は、夫々の優先レベルデータＤｓｔｏ〜Ｄｓｉｍで指定
される出力接点に論理値“１”、残余の出力接点に論理
値“０”のデータが発生する。
この割込レベル設定レジスタ３及びデコーダ回路４（０
）〜４（ｎ）により第１図の割込レベル設定手段１が構
成される。
）〜４（ｎ）により第１図の割込レベル設定手段１が構
成される。
次に、第１図に示したマスク手段２に相当する回路は、
割込要求フラグレジスタ５、ＡＮＤ回路群６及びＯＲ回
路群７で構成される。
割込要求フラグレジスタ５、ＡＮＤ回路群６及びＯＲ回
路群７で構成される。
即ち、割込要求フラグレジスタ５は、少な《とも他のプ
ロセッサの数に等しいビット数から成るレジスタで構成
されると共に、各フラグビットＦＲ６−ＦＲｎとプロセ
ッサとの対応関係が予め設定されている。そして、他の
プロセッサからの割込要求データＷＯ−Ｗｎを第２図の
バスＢＵＳ（Ａ）からの割込として受信すると、割込要
求を行なったプロセッサに対応するフラグビットに論理
値“１ｍのフラグを立て、割込要求を行なわないプロセ
ッサに対応するフラグビットに論理値“０”を立てる。
ロセッサの数に等しいビット数から成るレジスタで構成
されると共に、各フラグビットＦＲ６−ＦＲｎとプロセ
ッサとの対応関係が予め設定されている。そして、他の
プロセッサからの割込要求データＷＯ−Ｗｎを第２図の
バスＢＵＳ（Ａ）からの割込として受信すると、割込要
求を行なったプロセッサに対応するフラグビットに論理
値“１ｍのフラグを立て、割込要求を行なわないプロセ
ッサに対応するフラグビットに論理値“０”を立てる。
ＡＮＤ回路群６は、各デコーダ回路４（Ｏ）〜４（ｎ）
の出力を割込要求レジスタ５の各フラグビッ｝ＦＲｏ−
ＦＲｎのデータＷｏ−Ｗｎでマスク処理を行なう。即ち
、図示するように、デコーダ回路４（Ｏ）に対応して設
けられた複数のＡＮＤ回路によってデコーダ回路４（０
）の各出力と第１のフラグビットＦＲｏのデータＷｏと
を論理積演算し、他のデコーダ回路４（１）〜４（ｎ）
についても同様に、夫々の出力と各デコーダ回路に対応
するフラグビットＦＲＩ〜ＦＲｎのデータＷ１〜Ｗｎと
を論理積演算する。 ＯＲ回路群７はＡＮＤ回路群６か
らの割込レベル出力をレベル毎に取りまとめてプロセッ
サに出力する。即ち、デコーダ回路４（０）〜４（ｎ）
からは割込レベル設定レジスタ３に設定可能な割込レベ
ル数に一致した数の出力がＡＮＤ回路を介して取り出さ
れている。例えばデコーダ回路４（０）〜４（ｎ）の右
端の割込レベル出力が最上位であったとすると、この最
上位となる割込レベル出力をＯＲ回路７（０）で取りま
とめてプロセッサに出力している。
の出力を割込要求レジスタ５の各フラグビッ｝ＦＲｏ−
ＦＲｎのデータＷｏ−Ｗｎでマスク処理を行なう。即ち
、図示するように、デコーダ回路４（Ｏ）に対応して設
けられた複数のＡＮＤ回路によってデコーダ回路４（０
）の各出力と第１のフラグビットＦＲｏのデータＷｏと
を論理積演算し、他のデコーダ回路４（１）〜４（ｎ）
についても同様に、夫々の出力と各デコーダ回路に対応
するフラグビットＦＲＩ〜ＦＲｎのデータＷ１〜Ｗｎと
を論理積演算する。 ＯＲ回路群７はＡＮＤ回路群６か
らの割込レベル出力をレベル毎に取りまとめてプロセッ
サに出力する。即ち、デコーダ回路４（０）〜４（ｎ）
からは割込レベル設定レジスタ３に設定可能な割込レベ
ル数に一致した数の出力がＡＮＤ回路を介して取り出さ
れている。例えばデコーダ回路４（０）〜４（ｎ）の右
端の割込レベル出力が最上位であったとすると、この最
上位となる割込レベル出力をＯＲ回路７（０）で取りま
とめてプロセッサに出力している。
他のＯＲ回路７ （１）〜７（ｎ）についても同様であ
り、ＯＲ回路７（１）〜７（ｎ）の順に割込レベル出力
の順位は低くなる。
り、ＯＲ回路７（１）〜７（ｎ）の順に割込レベル出力
の順位は低くなる。
その結果、第１のＯＲ回路７（０）の出力ＩＲＱＯが最
優先の割込レベルを示し、第２のＯＲ回路７（１）の出
力ＩＲＱＩが２番目の割込レベルを示し、最後にＯＲ回
路７（ｎ）の出力ＩＲＱｎが最も低い割込レベルである
ことを示し、これらの出力ＩＲＱｏ−ＩＲＱｎは各プロ
セッサに内蔵したＣＰＵ等に転送されて適宜の割込処理
を実行することとなる。
優先の割込レベルを示し、第２のＯＲ回路７（１）の出
力ＩＲＱＩが２番目の割込レベルを示し、最後にＯＲ回
路７（ｎ）の出力ＩＲＱｎが最も低い割込レベルである
ことを示し、これらの出力ＩＲＱｏ−ＩＲＱｎは各プロ
セッサに内蔵したＣＰＵ等に転送されて適宜の割込処理
を実行することとなる。
次に、かかる構成の割込制御回路の作動を第４図に基づ
いて説明する。尚、同図は一例として、セントラルプロ
セッサＳＰＵｏにおいて、４個の命令制御プロセッサＩ
ＰＵｏ ，Ｉ ＰＵＩ，Ｉ ＰＵ２，ＩＰＵ３からの割
込要求を受付け、割込レベル設定レジスタ３の各レジス
タＰＧ，ＰＬ，Ｐ２．Ｐ３は２ビットづつ構成され、且
つ、第１の命令制御プロセッサＩＰＵｏを“０，０”、
第２の命令制御プロセッサＩＰＵＩを″０．１”、第３
の命令制御プロセッサＩ ＰＵ２を“１，０″、第４の
命令制御プロセッサＩＰＵ３を“１． １”の２ビッ
トデータで表すものとする。
いて説明する。尚、同図は一例として、セントラルプロ
セッサＳＰＵｏにおいて、４個の命令制御プロセッサＩ
ＰＵｏ ，Ｉ ＰＵＩ，Ｉ ＰＵ２，ＩＰＵ３からの割
込要求を受付け、割込レベル設定レジスタ３の各レジス
タＰＧ，ＰＬ，Ｐ２．Ｐ３は２ビットづつ構成され、且
つ、第１の命令制御プロセッサＩＰＵｏを“０，０”、
第２の命令制御プロセッサＩＰＵＩを″０．１”、第３
の命令制御プロセッサＩ ＰＵ２を“１，０″、第４の
命令制御プロセッサＩＰＵ３を“１． １”の２ビッ
トデータで表すものとする。
まず、マイクロプログラムによって、割込レベル設定レ
ジスタ３に第４図に示すようなデータを設定すると、第
１の命令制御プロセッサＩＰＵｏを最優先レベルとして
第４の命令制御プロセッサＩ ＰＵ３まで優先レベルが
順に低く設定されることとなる。
ジスタ３に第４図に示すようなデータを設定すると、第
１の命令制御プロセッサＩＰＵｏを最優先レベルとして
第４の命令制御プロセッサＩ ＰＵ３まで優先レベルが
順に低く設定されることとなる。
夫々のレジスタＰｏ−Ｐ３のデータはデコーダ回路４（
０）〜４（０）でデコードされ、第１のデコーダ回路４
（Ｏ）からは各出力接点に対応して｛１， ０，
０． ０｝ 、第２のデコーダ回路４（１）からは｛
０， １， ０． ０｝ 、第３のデコーダ回路
４（２）からは｛０， ０． １． ０｝ 、第
４のデコーダ回路４（３）からは｛Ｏ， Ｏ． ０
． １｝の論理値データが出力される。
０）〜４（０）でデコードされ、第１のデコーダ回路４
（Ｏ）からは各出力接点に対応して｛１， ０，
０． ０｝ 、第２のデコーダ回路４（１）からは｛
０， １， ０． ０｝ 、第３のデコーダ回路
４（２）からは｛０， ０． １． ０｝ 、第
４のデコーダ回路４（３）からは｛Ｏ， Ｏ． ０
． １｝の論理値データが出力される。
ここで、もし仮に、割込要求フラグレジスタ５の内容が
｛１， ０， ０． ０｝であれば、ＡＮＤ回路
群６（第４図には、６（０）〜６（ｎ）で示す）の最も
左側に位置する出力のみが“１”となる。更に、第１の
ＯＲ回路７（Ｏ）の出力ＩＲＱｏのみが“１”となり、
第１の命令制御プロセットＩＰＵＯが最優先で受け付け
られる。
｛１， ０， ０． ０｝であれば、ＡＮＤ回路
群６（第４図には、６（０）〜６（ｎ）で示す）の最も
左側に位置する出力のみが“１”となる。更に、第１の
ＯＲ回路７（Ｏ）の出力ＩＲＱｏのみが“１”となり、
第１の命令制御プロセットＩＰＵＯが最優先で受け付け
られる。
一方、２台のプロセッサから同時に割込要求が出され、
例えば割込フラグレジスタ５が｛１１００｝にセットさ
れたとする。この場合、ＯＲ回路７（０）及び７（１）
から２つの割込レベル出力がプロセッサに出される。し
かし、プロセッサはＯＲ回路７（０）の割込レベル出力
が最優先であることが分っているため、まずＯＲ回路７
（０）の出力を出させた他のプロセッサからの割込要求
を受け付けて処理する。
例えば割込フラグレジスタ５が｛１１００｝にセットさ
れたとする。この場合、ＯＲ回路７（０）及び７（１）
から２つの割込レベル出力がプロセッサに出される。し
かし、プロセッサはＯＲ回路７（０）の割込レベル出力
が最優先であることが分っているため、まずＯＲ回路７
（０）の出力を出させた他のプロセッサからの割込要求
を受け付けて処理する。
この割込要求が終了すると割込フラグレジスタ５への割
込要求は解除されて｛０ １ ０ ０｝となることから
、次にプロセッサはＯＲ回路７（１）の出力に対応した
プロセッサからの割込要求を受付けて処理するようにな
る。
込要求は解除されて｛０ １ ０ ０｝となることから
、次にプロセッサはＯＲ回路７（１）の出力に対応した
プロセッサからの割込要求を受付けて処理するようにな
る。
このように、この実施例によれば、割込レベル設定レジ
スタ３の内容をマイクロプログラムによって変更可能と
し、該設定した優先レベルデータを割込要求フラグデー
タで選択することによって割込要求を処理するようにし
たため、優先レベルデータを設計仕様等に応じて適宜に
設定することで機能の異なる各種システムを容易に構成
することができる。又、マイクロプログラムによって並
列処理するので、オーバーヘッドの問題は解決され、高
速処理可能なシステムを提供することができる。
スタ３の内容をマイクロプログラムによって変更可能と
し、該設定した優先レベルデータを割込要求フラグデー
タで選択することによって割込要求を処理するようにし
たため、優先レベルデータを設計仕様等に応じて適宜に
設定することで機能の異なる各種システムを容易に構成
することができる。又、マイクロプログラムによって並
列処理するので、オーバーヘッドの問題は解決され、高
速処理可能なシステムを提供することができる。
［発明の効果］
以上説明したように本発明によれば、マイクロプログラ
ムによって他のプロセッサの割込レベルを適宜に設定し
、且つこの割込レベルを他のプロセッサからの割込要求
フラグに従って選択することによって特定の割込レベル
を設定可能とする構成であるので、プロセッサの数が多
くなってもオーバーヘッドを抑えて高速度処理が可能と
なり、しかも信頼性が高い。更にマイクロプログラムに
よってプロセッサの優先レベルを適宜に変更することが
できるので、ユーザーの要求や設計仕様等に応じて容易
に変更が可能となる等の柔軟なシステム構成を実現する
ことができる。
ムによって他のプロセッサの割込レベルを適宜に設定し
、且つこの割込レベルを他のプロセッサからの割込要求
フラグに従って選択することによって特定の割込レベル
を設定可能とする構成であるので、プロセッサの数が多
くなってもオーバーヘッドを抑えて高速度処理が可能と
なり、しかも信頼性が高い。更にマイクロプログラムに
よってプロセッサの優先レベルを適宜に変更することが
できるので、ユーザーの要求や設計仕様等に応じて容易
に変更が可能となる等の柔軟なシステム構成を実現する
ことができる。
第１図は本発明の原理説明図；
第２図は実施例の全体構成説明図；
第３図は割込制御部の実施例構成図；
第４図は割込制御部の作動説明図；
第５図及び第６図は従来例の構成説明図である。
図中、
１：割込レベル設定手段
２：マスク手段
３：割込レベル設定レジスタ
４（０）〜４（ｎ）：デコーダ回路
５：割込要求フラグレジスタ（割込要求受付手段）６：
ＡＮＤ回路群 ７：ＯＲ回路群 ７（０）〜７（ｎ）：ＯＲ回路 Ｒｏ−Ｒｎ：データ保持領域 Ｍｏ −Ｍｎ ：処理回路 Ｉ ＰＵｏ −Ｉ ＰＵｎ ：命令制御プロセッサＳ
ＰＵｏ ：セントラルプロセッサ ＳＰＵＩ 〜ＳＰＵｎ ：サブプロセッサＩ Ｃｕｅ
〜Ｉ ＣＵｎ ， Ｉ ＣＵｓｏ 〜Ｉ ＣＵｓｎ：
割込制御部 ＦＲｏ −ＦＲｎ ：フラグビット ４トナ巴明のノヤ，王フ占ｔ日月２ 第１図 ｊ！？’！＋９’ｌｎｈ＋７４元日ｑｔａ第４図
ＡＮＤ回路群 ７：ＯＲ回路群 ７（０）〜７（ｎ）：ＯＲ回路 Ｒｏ−Ｒｎ：データ保持領域 Ｍｏ −Ｍｎ ：処理回路 Ｉ ＰＵｏ −Ｉ ＰＵｎ ：命令制御プロセッサＳ
ＰＵｏ ：セントラルプロセッサ ＳＰＵＩ 〜ＳＰＵｎ ：サブプロセッサＩ Ｃｕｅ
〜Ｉ ＣＵｎ ， Ｉ ＣＵｓｏ 〜Ｉ ＣＵｓｎ：
割込制御部 ＦＲｏ −ＦＲｎ ：フラグビット ４トナ巴明のノヤ，王フ占ｔ日月２ 第１図 ｊ！？’！＋９’ｌｎｈ＋７４元日ｑｔａ第４図
Claims (2)
- （１）システム全体の制御及び基本入出力装置の制御を
司るセントラルプロセッサ（ＳＰＵ＿０）と、命令の制
御を司る複数の命令制御プロセッサ（ＩＰＵ＿０〜ＩＰ
Ｕ＿ｎ）と、拡張入出力装置の制御を司るサブプロセッ
サ（ＳＰＵ＿０〜ＳＰＵ＿ｍ）とを備え、これらの制御
をマイクロプログラムにより実行する情報処理装置にお
いて、 前記セントラルプロセッサ（ＳＰＵ＿０）、命令制御プ
ロセッサ（ＩＰＵ＿０〜ＩＰＵ＿ｎ）及びサブプロセッ
サ（ＳＰＵ＿０〜ＳＰＵ＿ｍ）に、 他のプロセッサ毎の割込み要求を受付けるための割込要
求受付手段（５）と； マイクロプログラムにより他のプロセッサ毎に予め定め
た異なる割込レベルを設定する割込レベル設定手段（１
）と； 他のプロセッサから割込要求を受けた際に、該割込要求
に対応する前記割込みレベル設定手段（１）の割込レベ
ルをプロセッサに出力するマスク手段（２）と； を設けたことを特徴とする情報処理装置。 - （２）前記セントラルプロセッサ（ＳＰＵ＿０）、命令
制御プロセッサ（ＩＰＵ＿０〜ＩＰＵ＿０）及びサブプ
ロセッサ（ＳＵＰ＿０〜ＳＵＰ＿ｍ）の各々は、前記マ
スク手段（２）から複数の割込レベル出力が得られた時
に、最上位の割込レベルをもつ割込要求を受付け、該割
込要求の処理後に次に順位の高い割込レベルをもつ割込
要求の処理に移行することを特徴とする請求項１記載の
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11440289A JPH02293961A (ja) | 1989-05-08 | 1989-05-08 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11440289A JPH02293961A (ja) | 1989-05-08 | 1989-05-08 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02293961A true JPH02293961A (ja) | 1990-12-05 |
Family
ID=14636784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11440289A Pending JPH02293961A (ja) | 1989-05-08 | 1989-05-08 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02293961A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218561A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
| JPS634363A (ja) * | 1986-06-25 | 1988-01-09 | Matsushita Electric Ind Co Ltd | マルチｃｐｕ装置 |
-
1989
- 1989-05-08 JP JP11440289A patent/JPH02293961A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218561A (ja) * | 1983-05-27 | 1984-12-08 | Hitachi Micro Comput Eng Ltd | マイクロ・コンピユ−タ |
| JPS634363A (ja) * | 1986-06-25 | 1988-01-09 | Matsushita Electric Ind Co Ltd | マルチｃｐｕ装置 |
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