JP4041156B2 - 半導体集積回路装置の検査方法 - Google Patents

Description

本発明は、例えば互いに機能が異なっている複数の機能回路を、１つの半導体チップに混載した１チップ混載型の半導体集積回路装置の検査方法、およびマルチテスト時に各チップ間の電気的干渉を抑制する半導体集積回路装置の検査方法に関する。

半導体装置を使用した製品、特にパーソナルコンピュータ、携帯電話、ゲーム機などの分野を中心に、多機能化、小型化、低価格化の要求が、高まってきている。

多機能化を推進していくと、システムが複雑になる。システムが複雑になると、様々な機能の半導体装置を必要とし、また、膨大な容量のメモリを必要とする。このため、システムを構築するのに必要な単体の半導体装置の数が増す。

単体の半導体装置では、特にプロセッサを中心に、年々、多くの機能が１チップに集積されつつあり、小型化している。また、メモリ装置も同様で、１チップに集積される容量が増していて、やはり小型化している。

しかし、多機能化の進展は急速であり、小型化の進展の度合いは鈍くなっているのが現状である。

そこで、近年では、互いに機能の異なる半導体チップを、１つのパッケージに収容したマルチチップモジュールが登場し、半導体製品の小型化の進展を促進させている。マルチチップモジュールは、良品の半導体チップを、１つのパッケージに収容する。このため、単体の半導体装置に比べて、良品の半導体チップをアセンブリするアセンブリ工程が必要である。このアセンブリ工程のときに、接続不良などが発生すると、良品の半導体チップを含みながらも不良となることがあり、製造コストの削減を妨げている。このような事情から、マルチチップモジュールは、低価格化の要求に満足に応えられる技術であるとはいいがたい。

このような事情に鑑み、近時、互いに機能が異なっている複数の機能回路を、１つの半導体チップに混載する技術、いわゆるシステムオンシリコン技術が模索されるようになってきた。システムオンシリコン技術は、多機能化、小型化、低価格化などの要求を、全て満足できる可能性を秘めている。

システムオンシリコン技術は、現在、例えば次のような解決すべき技術的な課題がある。

（１）１つの半導体チップに混載された、互いに機能が異なっている複数の機能回路それぞれの特性を、テストのときに正確に測定すること
（２）互いに機能が異なっている複数の機能回路それぞれの特性を最大限に引き出して、１つの半導体チップに混載すること

この発明は、上記の事情を鑑みて為されたもので、その第１の目的は、１つの半導体チップに混載された互いに機能が異なる複数の機能回路それぞれの特性を、テスト時に正確に測定できる１チップ混載型の半導体集積回路装置の検査方法を提供することにある。
また、その第２の目的は、半導体集積回路装置の静的消費電流テストを、一枚のウェーハ上で、複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性を、高い精度で測定できる半導体集積回路装置の検査方法を提供することにある。

この発明の第１態様に係る半導体集積回路装置の検査方法は、第１導電型の半導体基板と、前記第１導電型の半導体基板内に形成された第２導電型の第１ウェルと、前記第１ウェル内に形成された第１導電型の第２ウェルと、前記第１導電型の半導体基板内に形成された第２導電型の第３ウェルと、前記第３ウェル内に形成された第１導電型の第４ウェルと、前記第１ウェルと前記第３ウェルを分離、かつ隣接して形成し、前記第１ウェル、及び前記第２ウェル内に形成され、第１機能回路を構成する複数の半導体素子と、前記第３ウェル、及び前記第４ウェル内に形成され、第２機能回路を構成する複数の半導体素子と、前記複数の機能回路の少なくとも１つの高電位電源端子及び低電位電源端子とを具備し、前記複数の機能回路のうち少なくとも２つを同時に検査する。

この発明の第２態様に係る半導体集積回路装置の検査方法は、第１導電型の半導体基板と、前記第１導電型の半導体基板内に形成された第２導電型の第１ウェルと、前記第１ウェル内に形成された第１導電型の第２ウェルと、前記第１導電型の半導体基板内に形成された第２導電型の第３ウェルと、前記第３ウェル内に形成された第１導電型の第４ウェルと、前記第１ウェルと前記第３ウェルを分離、かつ隣接して形成し、前記第１ウェル、及び前記第２ウェル内に形成され、第１機能回路を構成する複数の半導体素子と、前記第３ウェル、及び前記第４ウェル内に形成され、第２機能回路を構成する複数の半導体素子と、少なくとも前記複数の機能回路に専用の電源をもたせ、前記複数の機能回路のうち少なくとも２つを同時に検査する。

この発明によれば、１つの半導体チップに混載された、互いに機能が異なっている複数の機能回路それぞれの特性を、テストのときに正確に測定できる１チップ混載型の半導体集積回路装置の検査方法を提供できる。
この発明によれば、半導体集積回路装置の静的消費電流テストを、一枚のウェーハ上で、複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性を、高い精度で測定できる半導体集積回路装置の検査方法を提供できる。

以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

図１は、この発明の第１の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の１Ｂ−１Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の１Ｃ−１Ｃ線に沿う断面図である。

図１（Ａ）〜（Ｃ）に示すように、半導体集積回路チップ１には、機能回路として、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５が形成されている。これら各機能回路間は、チップ１に設けられたアイソレート領域１０によって互いにアイソレートされている。さらにアイソレート領域１０は、チップ１の側面に、その全周に渡って接触されている。

この発明の実施形態に係る説明では、プロセッサ２は、マイクロプロセッサの他、ＣＰＵ(Central Processing Unit) 、ＤＳＰ(Digital Signal Processer)などの制御回路、あるいは演算回路など、基本的に論理回路により構成されている回路を含むものと定義する。

同様に、ＳＲＡＭ３は、ＳＲＡＭの他、クロスカップル型ラッチ回路など、基本的に論理回路により構成されるメモリ回路を含むものと定義する。

同様に、ＤＲＡＭ４は、非同期型制御のＤＲＡＭの他、同期型制御のＤＲＡＭなどを含むものと定義する。

同様に、Flash-ＥＥＰＲＯＭ５は、ＮＯＲ型の他、ＮＡＮＤ型なども含むものと定義する。

図２は、この発明の第１の実施形態に係る半導体集積回路装置が、ウェーハに形成されているときの平面図である。

図２に示すように、複数のチップ１が、シリコンウェーハ１１に形成されているとき、アイソレート領域１０が、チップ１の側面全周に渡って接触されているので、各チップ間は、アイソレート領域１０によって互いにアイソレートされる。

図３は、図２に示すウェーハを拡大した図で、（Ａ）図は図２中の２点鎖線枠３Ａ内の平面図、（Ｂ）図は（Ａ）図中の３Ｂ−３Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の３Ｃ−３Ｃ線に沿う断面図である。

図３（Ａ）〜（Ｃ）に示すように、各チップ間には、ダイシングライン１２がある。ウェーハ１１は、ダイシングライン１２に沿ってダイシングされる。これにより、ウェーハ１１から、各チップ１が分離される。このとき、ダイシングライン１２にも、アイソレート領域１０を形成しておくことにより、チップ１の側面の全周に、アイソレート領域１０が接触する構成となる。

図４は、この発明の第１の実施形態に係る半導体集積回路装置が、テストされているときの平面図である。

図４に示すように、プローブカード１００は、４つのチップ１に対応した測定部１０１Ａ〜１０１Ｄを有している。測定部１０１Ａ〜１０１Ｄにはそれぞれ、プローブ１０２が導出されている。プローブカード１００の縁には、プローブ１０２を、図示せぬウェーハプローバに電気的に接続するためのコンタクタ１０３が設けられている。プローブ１０２は、チップ１のパッド１０４に電気的に接触される。ウェーハプローバは、プローブ１０２を介して、４つのチップ１に同時に、動作電圧およびテストパターンを与える。これにより、４つのチップ１が同時にテストされ、その特性が測定されて、チップ１の良否が判断される。

図５は、ウェーハプロービングテストシステムを示す図である。

通常のテストシステムは、一台のテスト装置につき、１つのテストステーションが割り当てられる（シングルステーション型）。これに対し、図５に示すシステムでは、一台のテスト装置３００につき、複数のテストステーション２００Ａ、２００Ｂが割り当てられている。このようなシステムは、マルチステーション型と呼ばれ、シングルステーション型に比べて、チップ１つ当りのテスト時間を短縮する。この発明の第１の実施形態に係る装置は、シングルステーション型や、図５に示すようなマルチステーション型のテストシステムを使ってテストされる。

このような第１の実施形態に係る装置であると、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５などの各機能回路相互間が、分離領域１０によって互いに分離されている。このため、機能回路の一つ一つを、他の機能回路の影響を受けないまま、テストすることができる。これにより、一つのチップ１に混載された、互いに機能の異なる複数の機能回路各々の特性を、それぞれ正確に測定することができる。

また、分離領域１０は、チップ１の側面に、その全周に渡って接触されている。このため、図４に示すような状態で、複数のチップ１を同時にテストしても、チップ１に含まれている機能回路の一つ一つを、他のチップに含まれている機能回路の影響を受けないまま、テストできる。これにより、一つのチップ１に混載された、互いに機能の異なる複数の機能回路各々の特性を、チップ１で同時に、それぞれ正確に測定することができる。

次に、この発明の第２の実施形態に係る半導体集積回路装置を説明する。

図６は、この発明の第２の実施形態に係る半導体集積回路装置の断面図である。

図６に示されている断面は、チップ１が、シリコンウェーハに形成されているときのものである。

図６に示すように、第２の実施形態に係る装置では、分離領域１０が、Ｐ型シリコン基板（Ｐ−ＳＵＢ）である。Ｐ型シリコン基板１０は、例えばウェーハそのものである。基板１０の中には、複数の大きなＮ型ウェル（Ｎ−ＷＥＬＬ）２２が設けられている。第２の実施形態に係る装置では、大きなウェル２２-2〜２２-5の４つが設けられている。４つの大きなウェル２２-2〜２２-5にはそれぞれ、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５が形成されている。大きなウェル２２-2〜２２-5には、それぞれ各機能回路に最適な電源電位が供給されるようになっている。第２の実施形態に係る半導体集積回路装置では、ウェル２２-2に高電位電源ＶＣＣが、ウェル２２-3に高電位電源ＶＤＤ３が、ウェル２２-4に高電位電源ＶＤＤ４が、ウェル２２-5に高電位電源ＶＤＤ５が供給されている。高電位電源ＶＣＣは、図示せぬ低電位電源ＶＳＳとともに、チップ１の外部から供給される外部電源であり、高電位電源ＶＤＤ３〜ＶＤＤ５はそれぞれ、外部電源ＶＣＣをチップ１内で電圧変換することで発生された内部電源である。上記電圧変換は、外部電源のレベルを下げる降圧、およびレベルを上げる昇圧などを含む。Ｐ型シリコン基板１０は、実使用時、およびテスト時には接地される。

以下、各ウェルの詳細な断面構造を説明し、その後、第２の実施形態に係る装置が持つ電源システムを説明することにする。

図７は、図６に示すウェル２２-2の断面図である。

図７に示すように、大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２３-2と、Ｎ型ウェル２４-2とがそれぞれ形成されている。Ｐ型ウェル２３-2には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-2にはＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）１が形成されている。また、Ｎ型ウェル２４-2には、大きなＮ型ウェル２２-2と同じ、高電位電源ＶＣＣが供給されている。Ｎ型ウェル２４-2にはＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１が形成されている。Ｎ型ウェル２４-2は、大きなＮ型ウェル２２-2よりも高い不純物濃度を有している。これにより、ＰＭＯＳ１の微細化を図れるが、Ｎ型ウェル２４-2は、無くても良い。

大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２５-2が形成されている。Ｐ型ウェル２５-2には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５-2の中には、Ｎ型ウェル２６-2と、Ｐ型ウェル２７-2とがそれぞれ形成されている。Ｎ型ウェル２６-2には高電位電源ＶＤＤ２が供給されている。電源ＶＤＤ２は、電源ＶＣＣと異なるもので、外部電源電位をチップ１内で電圧変換することで発生された内部電源である。Ｎ型ウェル２６-2にはＰＭＯＳ２が形成されている。また、Ｐ型ウェル２７-2には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７-2にはＮＭＯＳ２が形成されている。Ｐ型ウェル２７-2は、Ｐ型ウェル２５-2よりも高い不純物濃度を有している。Ｐ型ウェル２７-2は、Ｎ型ウェル２４-2と同様に無くても良い。

プロセッサ２は、基本的に、ＮＭＯＳ１、２、ＰＭＯＳ１、２により構成されるが、プロセッサ２を、内部電源ＶＤＤ２により駆動されるＮＭＯＳ２、ＰＭＯＳ２のみで構成するようにしても良い。この場合には、外部電源ＶＣＣにより駆動されるＮＭＯＳ１、ＰＭＯＳ１は、例えば外部電源ＶＣＣから内部電源ＶＤＤ２を発生させる電圧発生回路などに使用されると良い。また、大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２５-2と同様なＰ型ウェルが、複数形成されていても良い。

なお、図７において、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示している。

図８は、図６に示すウェル２２-3の断面図である。

図８に示すように、大きなＮ型ウェル２２-3の中には、Ｐ型ウェル２３-3と、Ｎ型ウェル２４-3とがそれぞれ形成されている。Ｐ型ウェル２３-3には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-3にはＮＭＯＳ３が形成されている。また、Ｎ型ウェル２４-3には、大きなＮ型ウェル２２-3と同じ、高電位内部電源ＶＤＤ３が供給されている。Ｎ型ウェル２４-3にはＰＭＯＳ３が形成されている。Ｎ型ウェル２４-3は、大きなＮ型ウェル２２-3よりも高い不純物濃度を有している。Ｎ型ウェル２４-3は、無くても良い。

大きなＮ型ウェル２２-3の中には、Ｐ型ウェル２５-3が形成されている。Ｐ型ウェル２５-3には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５-3の中には、Ｎ型ウェル２６-3と、Ｐ型ウェル２７-3とがそれぞれ形成されている。Ｎ型ウェル２６-3には高電位内部電源ＶＤＤ３´が供給されている。内部電源ＶＤＤ３´は、内部電源ＶＤＤ３をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６-3にはＰＭＯＳ４が形成されている。また、Ｐ型ウェル２７-3には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７-3にはＮＭＯＳ４が形成されている。Ｐ型ウェル２７-3は、Ｐ型ウェル２５-3よりも高い不純物濃度を有している。Ｐ型ウェル２７-3は、Ｎ型ウェル２４-3と同様に無くても良い。

ＳＲＡＭ３は、基本的に、ＮＭＯＳ３、４、ＰＭＯＳ３、４により構成されるが、ＳＲＡＭ３は、内部電源ＶＤＤ３´により駆動されるＮＭＯＳ４、ＰＭＯＳ４のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、ＰＭＯＳ３は、例えば内部電源ＶＤＤ３から内部電源ＶＤＤ３´を発生させる電圧発生回路などに使用されると良い。また、大きなＮ型ウェル２２-3の中には、Ｐ型ウェル２５-3と同様なＰ型ウェルが、複数形成されていても良い。

なお、図８において、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示している。

図９（Ａ）および（Ｂ）はそれぞれ、図６に示すウェル２２-4の断面図である。

図９（Ａ）および（Ｂ）に示すように、大きなＮ型ウェル２２-4の中には、Ｐ型ウェル２３-4と、Ｎ型ウェル２４-4とがそれぞれ形成されている。Ｐ型ウェル２３-4には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-4にはＮＭＯＳ５が形成されている。また、Ｎ型ウェル２４-4には、大きなＮ型ウェル２２-4と同じ、高電位内部電源ＶＤＤ４が供給されている。Ｎ型ウェル２４-4にはＰＭＯＳ５が形成されている。Ｎ型ウェル２４-4は、大きなＮ型ウェル２２-4よりも高い不純物濃度を有している。Ｎ型ウェル２４-4は無くても良い。

さらに、大きなＮ型ウェル２２-4の中には、３つのＰ型ウェル２５Ａ-4、２５Ｂ-4、２５Ｃ-4が形成されている。

第１のＰ型ウェル２５Ａ-4には、負電位電源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負電位電源ＶＢＢは、内部電源ＶＤＤ４をチップ１内で電圧変換することで発生される。Ｐ型ウェル２５Ａ-4にはダイナミック型のメモリセルトランジスタが形成されている。

第２のＰ型ウェル２５Ｂ-4には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５Ｂ-4の中には、Ｎ型ウェル２６Ｂ-4と、Ｐ型ウェル２７Ｂ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ-4には高電位内部電源ＶＤＤ４´が供給されている。内部電源ＶＤＤ４´は、内部電源ＶＤＤ４をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ｂ-4にはＰＭＯＳ６が形成されている。また、Ｐ型ウェル２７Ｂ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ｂ-4にはＮＭＯＳ６が形成されている。Ｐ型ウェル２７Ｂ-4は、Ｐ型ウェル２５Ｂ-4よりも高い不純物濃度を有している。Ｐ型ウェル２７Ｂ-4は、Ｎ型ウェル２４-4と同様に無くても良い。

第３のＰ型ウェル２５Ｃ-4には、負電位電源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。Ｐ型ウェル２５Ｃ-4の中には、Ｎ型ウェル２６Ｃ-4と、Ｐ型ウェル２７Ｃ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｃ-4には高電位内部電源ＶＤＤ４´´が供給されている。内部電源ＶＤＤ４´´は、内部電源ＶＤＤ４をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ｃ-4にはＰＭＯＳ７が形成されている。また、Ｐ型ウェル２７Ｃ-4には負電位電源ＶＢＢが供給されている。Ｐ型ウェル２７Ｃ-4にはＮＭＯＳ７が形成されている。Ｐ型ウェル２７Ｃ-4は、Ｐ型ウェル２５Ｃ-4よりも高い不純物濃度を有している。Ｐ型ウェル２７Ｃ-4は、Ｎ型ウェル２４-4と同様に無くても良い。

ＤＲＡＭ４のメモリセルアレイは、ダイナミック型メモリセルトランジスタにより構成され、ＤＲＡＭ４の周辺回路は、ＮＭＯＳ５、６、ＰＭＯＳ５、６により構成される。ＤＲＡＭ４の周辺回路は、内部電源ＶＤＤ４´により駆動されるＮＭＯＳ６、ＰＭＯＳ６のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ４により駆動されるＮＭＯＳ５、ＰＭＯＳ５は、例えば内部電源ＶＤＤ４から内部電源ＶＤＤ４´、ＶＤＤ４´´、ＶＢＢを発生させる電圧発生回路に使用されると良い。

また、ＤＲＡＭ４の周辺回路には、昇圧電位ＶＰＰを使用する回路、例えばワード線ドライバなどが含まれている。このような回路を構成するために、Ｐ型ウェル２５Ｂ-4などに、昇圧電位ＶＰＰが供給されるＮ型ウェルを形成しても良い。

また、負電位電源ＶＢＢが供給されたＰ型ウェル２５Ｃ-4に形成されているＮＭＯＳ７、ＰＭＯＳ７は、例えばチップ１の外部と信号のやりとりを行う入出力回路や、他のウェルに形成されているプロセッサ２など、チップ１に形成され、異なる電源により駆動される他の機能回路と信号のやりとりを行う内部インターフェース回路を構成するのに使用されると良い。入出力回路や内部インターフェース回路は、サージが入力される可能性がある。このサージをクランプするために、負の電位であるＶＢＢを、Ｐ型ウェル２５Ｃ-4に供給する。このような負の電位が供給されるＰ型ウェルは、Ｎ型ウェル２２-4だけでなく、Ｎ型ウェル２２-2、２２-3、２２-5それぞれに設けるようにしても良い。そして、負の電位が供給されるＰ型ウェルに、チップ１の外部と信号のやりとりを行う入出力回路、他の機能回路と信号のやりとりを行う内部インターフェース回路を形成すると良い。

なお、図９（Ａ）および（Ｂ）において、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号ＢＬはビット線を、参照符号ＷＬはワード線を、参照符号ＰＬはメモリキャパシタのプレート電極を、参照符号ＳＮはメモリキャパシタのストレージ電極をそれぞれ示している。

図１０（Ａ）および（Ｂ）はそれぞれ、図６に示すウェル２２-5の断面図である。

図１０（Ａ）および（Ｂ）に示すように、大きなＮ型ウェル２２-5の中には、Ｐ型ウェル２３-5と、Ｎ型ウェル２４-5とがそれぞれ形成されている。Ｐ型ウェル２３-5には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-5にはＮＭＯＳ９が形成されている。また、Ｎ型ウェル２４-5には、大きなＮ型ウェル２２-5と同じ、高電位内部電源ＶＤＤ５が供給されている。Ｎ型ウェル２４-5にはＰＭＯＳ９が形成されている。Ｎ型ウェル２４-5は、大きなＮ型ウェル２２-5よりも高い不純物濃度を有している。Ｎ型ウェル２４-5は、無くても良い。

さらに、大きなＮ型ウェル２２-5の中には、２つのＰ型ウェル２５Ａ-5、２５Ｂ-5が形成されている。

第１のＰ型ウェル２５Ａ-5には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５Ａ-5の中には、Ｎ型ウェル２６Ａ-5と、Ｐ型ウェル２７Ａ-5とがそれぞれ形成されている。Ｎ型ウェル２６Ａ-5には高電位内部電源ＶＤＤ５´´が供給されている。内部電源ＶＤＤ５´´は、内部電源ＶＤＤ５をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ａ-5にはＰＭＯＳ８が形成されている。また、Ｐ型ウェル２７Ａ-5には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ａ-5にはＮＭＯＳ８が形成されている。Ｐ型ウェル２７Ａ-5は、Ｐ型ウェル２５Ａ-5よりも高い不純物濃度を有している。Ｐ型ウェル２７Ａ-5は、Ｎ型ウェル２４-5と同様に無くても良い。

また、第１のＰ型ウェル２５Ａ-5の中には、Ｎ型ウェル２６Ａ０-5が、さらに形成されている。Ｎ型ウェル２６Ａ０-5には高電位内部電源ＶＤＤ５´と、昇圧電位ＶＥＥとが、互いに切り替えられて供給されるようになっている。内部電源ＶＤＤ５´および昇圧電位ＶＥＥは、内部電源ＶＤＤ５をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ａ０-5の中には、Ｐ型ウェル２８-5が形成されている。Ｐ型ウェル２８-5には低電位電源ＶＳＳと、昇圧電位ＶＥＥと、降圧電位ＶＢＢとが、互いに切り替えられて供給されるようになっている。降圧電位ＶＢＢは、内部電源ＶＤＤ５をチップ１内で電圧変換することで発生される。Ｐ型ウェル２８-5には、ＮＡＮＤ型のメモリセルトランジスタが形成されている。ＮＡＮＤ型のメモリセルトランジスタからデータを消すときには、制御ゲートＣＧを接地し、Ｎ型ウェル２６Ａ０-5およびＰ型ウェル２８-5にそれぞれ、昇圧電位ＶＥＥを供給する。これにより、電子が、浮遊ゲートＦＧからＰ型ウェル２８-5に引き抜かれ、データが消される。一方、ＮＡＮＤ型のメモリセルトランジスタにデータを書き込むときには、制御ゲートＣＧをプログラム電圧とし、Ｎ型ウェル２６Ａ０-5に電位ＶＤＤ５´を供給し、Ｐ型ウェル２８-5に降圧電位ＶＢＢを供給する。これにより、電子が、浮遊ゲートＦＧの下のチャネルから浮遊ゲートＦＧに注入され、データが書き込まれる。また、ＮＡＮＤ型のメモリセルトランジスタに記憶されたデータを読み出すときには、制御ゲートＣＧを読み出し電圧とし、Ｎ型ウェル２６Ａ０-5に電位ＶＤＤ５´を供給し、Ｐ型ウェル２８-5を低電位ＶＳＳを供給する。これにより、チャネルに電流が流れるか否かで表される“０、１”のデータが、浮遊ゲートＦＧの帯電状態に応じて判断され、データがビット線ＢＬに読み出される。

第２のＰ型ウェル２５Ｂ-5には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５Ｂ-5の中には、Ｎ型ウェル２６Ｂ-5と、Ｐ型ウェル２７Ｂ-5とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ-5には高電位内部電源ＶＤＤ５´´´が供給されている。内部電源ＶＤＤ５´´´は、内部電源ＶＤＤ５をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ｂ-5にはＰＭＯＳ１０が形成されている。また、Ｐ型ウェル２７Ｂ-5には低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ｂ-5にはＮＭＯＳ１０が形成されている。Ｐ型ウェル２７Ｂ-5は、Ｐ型ウェル２５Ｂ-5よりも高い不純物濃度を有している。Ｐ型ウェル２７Ｂ-5は、Ｎ型ウェル２４-5と同様に無くても良い。

Flash-ＥＥＰＲＯＭ５のメモリセルアレイは、ＮＡＮＤ型のメモリセルトランジスタにより構成され、Flash-ＥＥＰＲＯＭ５の周辺回路は、ＮＭＯＳ８、９、１０、ＰＭＯＳ８、９、１０により構成される。Flash-ＥＥＰＲＯＭ５の周辺回路は、内部電源ＶＤＤ５´´、ＶＤＤ５´´´により駆動されるＮＭＯＳ８、１０、ＰＭＯＳ８、１０のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ５により駆動されるＮＭＯＳ９、ＰＭＯＳ９は、例えば内部電源ＶＤＤ５から内部電源ＶＤＤ５´、ＶＤＤ５´´、ＶＤＤ５´´´、ＶＢＢ、ＶＥＥを発生させる電圧発生回路に使用されると良い。

なお、図１０（Ａ）および（Ｂ）において、参照符号ＧはＭＯＳＦＥＴのゲートを示している。

図１１は、第２の実施形態に係る装置が持つ電源システムのブロック図である。

図１１に示すように、大きなＮ型ウェル２２-2には、外部電源ＶＣＣ、ＶＳＳにより駆動され、外部電源ＶＣＣから、内部電源ＶＤＤ２、ＶＤＤ３、ＶＤＤ４、ＶＤＤ５を発生させる電圧発生回路３０-2が形成されている。内部電源ＶＤＤ２は、プロセッサ２の一部、もしくは全体で使用される高電位電源である。また、内部電源ＶＤＤ３は大きなＮ型ウェル２２-3に供給される高電位電源、内部電源ＶＤＤ４は大きなＮ型ウェル２２-4に供給される高電位電源、内部電源ＶＤＤ５は大きなＮ型ウェル２２-5に供給される高電位電源である。さらに大きなＮ型ウェル２２-2には、外部電源ＶＣＣ、ＶＳＳにより駆動され、制御信号ＴＶ３、ＴＶ４、ＴＶ５により、内部電源ＶＤＤ３、ＶＤＤ４、ＶＤＤ５の発生を制御する制御回路３１-2が形成されている。さらに電圧発生回路３０-2には内部電源モニタ用の端子ＶＤＤ３Ｍ〜ＶＤＤ５Ｍがそれぞれ接続されている。このモニタ用の端子により、電圧発生回路３０-2が実際に発生させている電圧のレベルなどをモニタすることができる。

大きなＮ型ウェル２２-3には、内部電源ＶＤＤ３、外部電源ＶＳＳにより駆動され、内部電源ＶＤＤ３から、内部電源ＶＤＤ３´、ＶＤＤ３´´を発生させる電圧発生回路３０-3が形成されている。内部電源ＶＤＤ３´、ＶＤＤ３´´はそれぞれ、ＳＲＡＭ３の一部、もしくは全体で使用される高電位電源である（なお、図１１に示されている内部電源ＶＤＤ３´´は、図８においては省略されている）。さらに大きなＮ型ウェル２２-3には、内部電源ＶＤＤ３、外部電源ＶＳＳにより駆動され、制御信号ＴＯ３により、内部電源ＶＤＤ３´、ＶＤＤ３´´の発生を制御する制御回路３１-3が形成されている。さらに電圧発生回路３０-3には内部電源モニタ用の端子ＶＤＤ３´Ｍ、ＶＤＤ３´´Ｍがそれぞれ接続されている。このモニタ用の端子により、電圧発生回路３０-3が実際に発生させている電圧のレベルなどをモニタすることができる。

大きなＮ型ウェル２２-4には、内部電源ＶＤＤ４、外部電源ＶＳＳにより駆動され、内部電源ＶＤＤ４から、内部電源ＶＤＤ４´、ＶＤＤ４´´、ＶＢＢを発生させる電圧発生回路３０-4が形成されている。内部電源ＶＤＤ４´、ＶＤＤ４´´はそれぞれ、ＤＲＡＭ４の一部、もしくは全体で使用される高電位電源である。また、内部電源ＶＢＢは、ＤＲＡＭ４で使用される負電位の電源である。さらに大きなＮ型ウェル２２-4には、内部電源ＶＤＤ４、外部電源ＶＳＳにより駆動され、制御信号ＴＯ４により、内部電源ＶＤＤ４´、ＶＤＤ４´´、ＶＢＢの発生を制御する制御回路３１-4が形成されている。さらに電圧発生回路３０-4には内部電源モニタ用の端子ＶＤＤ４´Ｍ、ＶＤＤ４´´Ｍ、ＶＢＢＭがそれぞれ接続されている。このモニタ用の端子により、電圧発生回路３０-4が実際に発生させている電圧のレベルなどをモニタすることができる。

大きなＮ型ウェル２２-5には、内部電源ＶＤＤ５、外部電源ＶＳＳにより駆動され、内部電源ＶＤＤ５から、内部電源ＶＤＤ５´、ＶＤＤ５´´、ＶＢＢ、ＶＥＥを発生させる電圧発生回路３０-5が形成されている。内部電源ＶＤＤ５´、ＶＤＤ５´´はそれぞれ、Flash-ＥＥＰＲＯＭ５の一部、もしくは全体で使用される高電位電源である（なお、図１０に示されている内部電源ＶＤＤ５´´´は、図１１においては省略されている）。また、内部電源ＶＢＢは、Flash-ＥＥＰＲＯＭ５で使用される負電位電源である。また、内部電源ＶＥＥは、Flash-ＥＥＰＲＯＭ５で使用される昇圧電位電源である。さらに大きなＮ型ウェル２２-5には、内部電源ＶＤＤ５、外部電源ＶＳＳにより駆動され、制御信号ＴＯ５により、内部電源ＶＤＤ５´、ＶＤＤ５´´、ＶＢＢ、ＶＥＥの発生を制御する制御回路３１-5が形成されている。さらに電圧発生回路３０-5には内部電源モニタ用の端子ＶＤＤ５´Ｍ、ＶＤＤ５´´Ｍ、ＶＢＢＭ、ＶＥＥＭがそれぞれ接続されている。このモニタ用の端子により、電圧発生回路３０-5が実際に発生させている電圧のレベルなどをモニタすることができる。

なお、制御信号入力用端子、モニタ用端子については、少なくともテスト時にあれば良い。このため、制御信号入力用端子、モニタ用端子を、チップ１の上に設けずに、例えばダイシングラインの上に設けておくようにしても良い。

図１２は、外部電源および内部電源の発生タイミングを示す図で、（Ａ）図は実使用時における発生タイミングを示す図、（Ｂ）図および（Ｃ）図はそれぞれテスト時における発生タイミングの例を示す図である。

図１１に示す電源システムは、図１２（Ａ）に示すように、実使用時には、時刻ｔ０において外部電源ＶＣＣの供給を受けた後、時刻ｔ１においてウェル２２-3〜２２-5に供給する内部電源ＶＤＤ３〜ＶＤＤ５を同時に発生する。これにより、ウェル２２-2〜２２-5の全てに電位が与えられ、チップ１に含まれている全ての機能回路が、動作可能な状態になる。

これに対して、図１２（Ｂ）および（Ｃ）に示すように、テスト時には、時刻ｔ０において外部電源ＶＣＣの供給を受けた後、ウェル２２-3〜２２-5に供給する内部電源ＶＤＤ３〜ＶＤＤ５を、制御信号ＴＶ３〜ＴＶ５の入力によって、任意な時刻（ｔ０１〜ｔ０８）に発生する。これにより、ウェル２２-3〜２２-5に、任意に電位を与えることができ、チップ１に含まれている複数の機能回路のうち、選ばれたもののみを任意に動作させることができる。例えば内部電源ＶＤＤ４を発生させ、内部電源ＶＤＤ３、ＶＤＤ５の発生を停止する。これにより、ＤＲＡＭ４には電源が供給されて動作可能な状態になるが、ＳＲＡＭ３およびFlash-ＥＥＰＲＯＭ５には電源が供給されないので、動作はしない。

なお、制御信号ＴＯ３〜ＴＯ５もまた、制御信号ＴＶ３〜ＴＶ５と同様に、内部電源の発生タイミングを制御する。これによれば、機能回路を構成する幾つかの回路ブロックのうち、選ばれたもののみを任意に動作させることができる。例えば内部電源ＶＤＤ３´のみを発生させ、内部電源ＶＤＤ３´´の発生を停止する。これにより、ＳＲＡＭ３のうち、内部電源ＶＤＤ３´を使用する回路ブロックには電源が供給されて動作可能な状態になるが、内部電源ＶＤＤ３´´を使用する回路ブロックには電源が供給されないので、動作はしない。

このような第２の実施形態に係る装置であると、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５などの機能回路がそれぞれ、Ｎ型ウェル２２-2〜２２-5に形成され、各機能回路間が、Ｎ型ウェル２２-2〜２２-5とＰ型シリコン基板１０とのＰＮ接合によって互いに分離されている。このため、機能回路の一つ一つを、他の機能回路の影響を受けないまま、テストすることができる。これにより、一つのチップ１に混載された、互いに機能の異なる複数の機能回路各々の特性を、それぞれ正確に測定することができる。

また、Ｐ型シリコン基板１０は、ウェーハそのものであるので、各チップ相互間においても、各機能回路は、互いに分離されるようになる。このため、チップ１に含まれている機能回路の一つ一つを、他のチップに含まれている機能回路の影響を受けないまま、複数のチップ１を同時にテストできる。これにより、一つのチップ１に混載された、互いに機能の異なる複数の機能回路各々の特性を、複数のチップ１で同時に、それぞれ正確に測定することができる。

また、ウェル２２-2〜２２-5それぞれには、互いに異なった電位が供給されるので、各機能回路の特性を最大限に引き出せるような電源電位を、各機能回路ごとに与えることができる。

また、第２の実施形態に係る装置が持つ電源システムは、テスト時に、内部電源の発生を、任意に停止できるので、複数の機能回路のうち、選ばれたもののみを動作させたり、さらには機能回路を構成する幾つかの回路ブロックのうち、選ばれたもののみを動作させたりすることができる。このため、特に検査工程において、検査する機能回路のみを動作させ、他の機能回路は動作させないようにすることができる。このようにして検査を行えば、検査されている機能回路が、他の機能回路の影響を受けないので、正確な特性を測定することができる。例えばＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５など、大規模な記憶容量をもつ回路においては、不良行、不良列を特定する検査工程があるが、このとき、他の機能回路の電源をオフさせておくと、不良行、不良列の特定を、より正確に行えるようになる。

また、プロセッサ２が、ＤＲＡＭ４をアクセスしている動作をテストするとき、プロセッサ２およびＤＲＡＭ４にのみ電源を入れ、他の機能回路、つまりＳＲＡＭ３の電源、およびFlash-ＥＥＰＲＯＭ５の電源は切っておく。このようにすると、プロセッサ２およびＤＲＡＭ４がそれぞれ、他の機能回路の影響を受けないので、テスト精度が向上する。同様に、プロセッサ２が、ＳＲＡＭ３をアクセスしている動作をテストするとき、およびプロセッサ２が、Flash-ＥＥＰＲＯＭ５をアクセスしている動作をテストするときにも、他の機能回路の電源を切っておくことで、テスト精度がそれぞれ向上する。

また、多数のチップ１を同時に測定しているとき、もし不良なチップ１があって、大きな電流を基板１０に流していたとき、他のチップ１が影響を受けて正確な測定ができなくなる可能性がある。この場合には、上記の電源システムを使用して、不良なチップ１に含まれている機能回路の電源を、全てオフさせる。このようにすれば、不良なチップ１があっても、他のチップ１に影響がでることはない。

次に、この発明の第３の実施形態に係る半導体集積回路装置を説明する。

図１３は、この発明の第３の実施形態に係る半導体集積回路装置の断面図である。

図１３に示すように、第３の実施形態に係る装置では、大きなウェル２２-2に、プロセッサ２とＳＲＡＭ３とが形成されている。ウェル２２-2には、高電位電源ＶＣＣが供給されている。

図１４（Ａ）および（Ｂ）はそれぞれ、図１３に示すウェル２２-2の断面図である。

図１４（Ａ）および（Ｂ）に示すように、大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２３-2と、Ｎ型ウェル２４-2とがそれぞれ形成されている。Ｐ型ウェル２３-2には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-2にはＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）１が形成されている。また、Ｎ型ウェル２４-2には、大きなＮ型ウェル２２-2と同じ、高電位電源ＶＣＣが供給されている。Ｎ型ウェル２４-2にはＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１が形成されている。Ｎ型ウェル２４-2は、大きなＮ型ウェル２２-2よりも高い不純物濃度を有している。Ｎ型ウェル２４-2は、無くても良い。

大きなＮ型ウェル２２-2の中には、第１のＰ型ウェル２５Ａ-2と、第２のＰ型ウェル２５Ｂ-2が形成されている。Ｐ型ウェル２５Ａ-2、２５Ｂ-2にはそれぞれ、低電位電源ＶＳＳ（接地電位）が供給されている。

第１のＰ型ウェル２５Ａ-2の中には、Ｎ型ウェル２６Ａ-2と、Ｐ型ウェル２７Ａ-2とがそれぞれ形成されている。Ｎ型ウェル２６Ａ-2には高電位電源ＶＤＤ２が供給されている。電源ＶＤＤ２は、電源ＶＣＣと異なるもので、外部電源電位をチップ１内で電圧変換することで発生された内部電源である。Ｎ型ウェル２６Ａ-2にはＰＭＯＳ２が形成されている。また、Ｐ型ウェル２７Ａ-2には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ａ-2にはＮＭＯＳ２が形成されている。Ｐ型ウェル２７Ａ-2は、Ｐ型ウェル２５Ａ-2よりも高い不純物濃度を有している。Ｐ型ウェル２７Ａ-2は、Ｎ型ウェル２４-2と同様に無くても良い。

第２のＰ型ウェル２５Ｂ-2の中には、Ｎ型ウェル２６Ｂ-2と、Ｐ型ウェル２７Ｂ-2とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ-2には高電位電源ＶＤＤ３が供給されている。電源ＶＤＤ３は、電源ＶＣＣと異なるもので、外部電源電位をチップ１内で電圧変換することで発生された内部電源である。Ｎ型ウェル２６Ｂ-2にはＰＭＯＳ３が形成されている。また、Ｐ型ウェル２７Ｂ-2には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ｂ-2にはＮＭＯＳ３が形成されている。Ｐ型ウェル２７Ｂ-2は、Ｐ型ウェル２５Ｂ-2よりも高い不純物濃度を有している。Ｐ型ウェル２７Ｂ-2は、Ｎ型ウェル２４-2と同様に無くても良い。

プロセッサ２は、基本的に、ＮＭＯＳ１、２、ＰＭＯＳ１、２により構成されるが、プロセッサ２を、内部電源ＶＤＤ２により駆動されるＮＭＯＳ２、ＰＭＯＳ２のみで構成するようにしても良い。この場合には、外部電源ＶＣＣにより駆動されるＮＭＯＳ１、ＰＭＯＳ１は、例えば外部電源ＶＣＣから内部電源ＶＤＤ２を発生させる電圧発生回路などに使用されると良い。

ＳＲＡＭ３は、基本的に、ＮＭＯＳ１、３、ＰＭＯＳ１、３により構成されるが、ＳＲＡＭ３を、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、ＰＭＯＳ３のみで構成するようにしても良い。

このように、プロセッサ２とＳＲＡＭ３とを、一つのＮ型ウェル２２-2に形成するようにしても良い。

なお、図１４（Ａ）および（Ｂ）において、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示している。

次に、この発明の第４の実施形態に係る半導体集積回路装置を説明する。

図１５は、この発明の第４の実施形態に係る半導体集積回路装置の断面図である。

図１５に示すように、第４の実施形態に係る装置では、大きなウェル２２-4に、ＳＲＡＭ３とＤＲＡＭ４とが形成されている。ウェル２２-4には、内部電源ＶＤＤ４が供給されている。

図１６（Ａ）および（Ｂ）はそれぞれ、図１５に示すウェル２２-4の断面図である。

図１６（Ａ）および（Ｂ）に示すように、大きなＮ型ウェル２２-4の中には、Ｐ型ウェル２３-4と、Ｎ型ウェル２４-4とがそれぞれ形成されている。Ｐ型ウェル２３-4には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-4にはＮＭＯＳ５が形成されている。また、Ｎ型ウェル２４-4には、大きなＮ型ウェル２２-4と同じ、高電位内部電源ＶＤＤ４が供給されている。Ｎ型ウェル２４-4にはＰＭＯＳ５が形成されている。Ｎ型ウェル２４-4は、大きなＮ型ウェル２２-4よりも高い不純物濃度を有している。Ｎ型ウェル２４-4は、無くても良い。

さらに、大きなＮ型ウェル２２-4の中には、３つのＰ型ウェル２５Ａ-4、２５Ｂ-4、２５Ｃ-4が形成されている。

第１のＰ型ウェル２５Ａ-4には、負電位電源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負電位電源ＶＢＢは、内部電源ＶＤＤ４をチップ１内で電圧変換することで発生される。Ｐ型ウェル２５Ａ-4にはダイナミック型のメモリセルトランジスタが形成されている。

第２のＰ型ウェル２５Ｂ-4には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５Ｂ-4の中には、Ｎ型ウェル２６Ｂ-4と、Ｐ型ウェル２７Ｂ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ-4には高電位内部電源ＶＤＤ４´が供給されている。内部電源ＶＤＤ４´は、内部電源ＶＤＤ４をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ｂ-4にはＰＭＯＳ６が形成されている。また、Ｐ型ウェル２７Ｂ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ｂ-4にはＮＭＯＳ６が形成されている。Ｐ型ウェル２７Ｂ-4は、Ｐ型ウェル２５Ｂ-4よりも高い不純物濃度を有している。Ｐ型ウェル２７Ｂ-4は、Ｎ型ウェル２４-4と同様に無くても良い。

第３のＰ型ウェル２５Ｃ-4には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５Ｃ-4の中には、Ｎ型ウェル２６Ｃ-4と、Ｐ型ウェル２７Ｃ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｃ-4には高電位内部電源ＶＤＤ３が供給されている。内部電源ＶＤＤ３は、内部電源ＶＤＤ４をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ｃ-4にはＰＭＯＳ３が形成されている。また、Ｐ型ウェル２７Ｃ-4には低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７Ｃ-4にはＮＭＯＳ３が形成されている。Ｐ型ウェル２７Ｃ-4は、Ｐ型ウェル２５Ｃ-4よりも高い不純物濃度を有している。Ｐ型ウェル２７Ｃ-4は、Ｎ型ウェル２４-4と同様に無くても良い。

ＤＲＡＭ４のメモリセルアレイは、ダイナミック型メモリセルトランジスタにより構成され、ＤＲＡＭ４の周辺回路は、ＮＭＯＳ５、６、ＰＭＯＳ５、６により構成される。ＤＲＡＭ４の周辺回路は、内部電源ＶＤＤ４´により駆動されるＮＭＯＳ６、ＰＭＯＳ６のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ４により駆動されるＮＭＯＳ５、ＰＭＯＳ５は、例えば内部電源ＶＤＤ４から内部電源ＶＤＤ４、ＶＤＤ３を発生させる電圧発生回路に使用されると良い。

ＳＲＡＭ３は、基本的に、ＮＭＯＳ３、５、ＰＭＯＳ３、５により構成されるが、ＳＲＡＭ３を、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、ＰＭＯＳ３のみで構成するようにしても良い。

このように、ＳＲＡＭ３とＤＲＡＭ３とを、一つのＮ型ウェル２２-4に形成するようにしても良い。

なお、図１６（Ａ）および（Ｂ）において、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号ＢＬはビット線を、参照符号ＷＬはワード線を、参照符号ＰＬはメモリキャパシタのプレート電極を、参照符号ＳＮはメモリキャパシタのストレージ電極をそれぞれ示している。

次に、この発明の第５の実施形態に係る半導体集積回路装置を説明する。

図１７は、この発明の第５の実施形態に係る半導体集積回路装置の断面図である。

図１７に示すように、第５の実施形態に係る装置では、ＤＲＡＭ４が、大きなウェル２２Ａ-4、２２Ｂ-4に分散されて形成されている。ウェル２２Ａ-4には、内部電源ＶＤＤ４Ａが供給され、ウェル２２Ｂ-4には、内部電源ＶＤＤ４Ｂが供給されている。

図１８（Ａ）および（Ｂ）はそれぞれ、図１７に示すウェル２２Ａ-4、２２Ｂ-4の断面図である。

図１８（Ａ）および（Ｂ）に示すように、大きなＮ型ウェル２２Ａ-4の中には、Ｐ型ウェル２３Ａ-4と、Ｎ型ウェル２４Ａ-4とがそれぞれ形成されている。Ｐ型ウェル２３Ａ-4には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３Ａ-4にはＮＭＯＳ５Ａが形成されている。また、Ｎ型ウェル２４Ａ-4には、大きなＮ型ウェル２２Ａ-4と同じ、高電位内部電源ＶＤＤ４Ａが供給されている。Ｎ型ウェル２４Ａ-4にはＰＭＯＳ５Ａが形成されている。Ｎ型ウェル２４Ａ-4は、大きなＮ型ウェル２２Ａ-4よりも高い不純物濃度を有している。Ｎ型ウェル２４Ａ-4は、無くても良い。

さらに、大きなＮ型ウェル２２Ａ-4の中には、２つのＰ型ウェル２５ＡＡ-4、２５ＡＢ-4が形成されている。

第１のＰ型ウェル２５ＡＡ-4には、負電位電源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負電位電源ＶＢＢは、内部電源ＶＤＤ４Ａをチップ１内で電圧変換することで発生される。Ｐ型ウェル２５ＡＡ-4にはダイナミック型のメモリセルトランジスタが形成されている。

第２のＰ型ウェル２５ＡＢ-4には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５ＡＢ-4の中には、Ｎ型ウェル２６ＡＢ-4と、Ｐ型ウェル２７ＡＢ-4とがそれぞれ形成されている。Ｎ型ウェル２６ＡＢ-4には高電位内部電源ＶＤＤ４Ａ´が供給されている。内部電源ＶＤＤ４Ａ´は、内部電源ＶＤＤ４Ａをチップ１内で電圧変換することで発生される。Ｎ型ウェル２６ＡＢ-4にはＰＭＯＳ６Ａが形成されている。また、Ｐ型ウェル２７ＡＢ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７ＡＢ-4にはＮＭＯＳ６Ａが形成されている。Ｐ型ウェル２７ＡＢ-4は、Ｐ型ウェル２５ＡＢ-4よりも高い不純物濃度を有している。Ｐ型ウェル２７ＡＢ-4は、Ｎ型ウェル２４Ａ-4と同様に無くても良い。

大きなＮ型ウェル２２Ｂ-4の中には、Ｐ型ウェル２３Ｂ-4と、Ｎ型ウェル２４Ｂ-4とがそれぞれ形成されている。Ｐ型ウェル２３Ｂ-4には低電位電源ＶＳＳ （接地電位）が供給されている。Ｐ型ウェル２３Ｂ-4にはＮＭＯＳ５Ｂが形成されている。また、Ｎ型ウェル２４Ｂ-4には、大きなＮ型ウェル２２Ｂ-4と同じ、高電位内部電源ＶＤＤ４Ｂが供給されている。Ｎ型ウェル２４Ｂ-4にはＰＭＯＳ５Ｂが形成されている。Ｎ型ウェル２４Ｂ-4は、大きなＮ型ウェル２２Ｂ-4よりも高い不純物濃度を有している。Ｎ型ウェル２４Ｂ-4は、無くても良い。

さらに、大きなＮ型ウェル２２Ｂ-4の中には、Ｐ型ウェル２５ＢＡ-4が形成されている。Ｐ型ウェル２５ＢＡ-4には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５ＢＡ-4の中には、Ｎ型ウェル２６ＢＡ-4と、Ｐ型ウェル２７ＢＡ-4とがそれぞれ形成されている。Ｎ型ウェル２６ＢＡ-4には高電位内部電源ＶＤＤ４Ｂ´が供給されている。内部電源ＶＤＤ４Ｂ´は、内部電源ＶＤＤ４Ｂをチップ１内で電圧変換することで発生される。Ｎ型ウェル２６ＢＡ-4にはＰＭＯＳ６Ｂが形成されている。また、Ｐ型ウェル２７ＢＡ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７ＢＡ-4にはＮＭＯＳ６Ｂが形成されている。Ｐ型ウェル２７ＢＡ-4は、Ｐ型ウェル２５ＢＡ-4よりも高い不純物濃度を有している。Ｐ型ウェル２７ＢＡ-4は、Ｎ型ウェル２４Ｂ-4と同様に無くても良い。

ＤＲＡＭ４のメモリセルアレイは、ダイナミック型メモリセルトランジスタにより構成され、ＤＲＡＭ４の周辺回路は、ＮＭＯＳ５Ａ、６Ａ、５Ｂ、６Ｂ、ＰＭＯＳ５Ａ、６Ａ、５Ｂ、６Ｂ、により構成される。ＤＲＡＭ４の周辺回路は、内部電源ＶＤＤ４Ａ´およびＶＤＤ４Ｂ´により駆動されるＮＭＯＳ６Ａ、６Ｂ、ＰＭＯＳ６Ａ、６Ｂのみで構成するようにしても良い。この場合には、内部電源ＶＤＤ４Ａにより駆動されるＮＭＯＳ５Ａ、ＰＭＯＳ５Ａは、例えば内部電源ＶＤＤ４Ａから内部電源ＶＤＤ４Ａ´を発生させる電圧発生回路に、内部電源ＶＤＤ４Ｂにより駆動されるＮＭＯＳ５Ｂ、ＰＭＯＳ５Ｂは、例えば内部電源ＶＤＤ４Ｂから内部電源ＶＤＤ４Ｂ´を発生させる電圧発生回路にそれぞれ、使用されると良い。

このように、ＤＲＡＭ３を、２つのＮ型ウェル２２Ａ-4、２２Ｂ-4に分散して形成するようにしても良い。

なお、図１８（Ａ）および（Ｂ）において、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号ＢＬはビット線を、参照符号ＷＬはワード線を、参照符号ＰＬはメモリキャパシタのプレート電極を、参照符号ＳＮはメモリキャパシタのストレージ電極をそれぞれ示している。

次に、この発明の第６の実施形態に係る半導体集積回路装置を説明する。

図１９は、この発明の第６の実施形態に係る半導体集積回路装置の断面図である。

図１９に示すように、第６の実施形態に係る装置では、Flash-ＥＥＰＲＯＭ５が、大きなウェル２２Ａ-5、２２Ｂ-5に分散されて形成されている。ウェル２２Ａ-5には、内部電源ＶＤＤ５Ａが供給され、ウェル２２Ｂ-5には、内部電源ＶＤＤ５Ｂが供給されている。

図２０（Ａ）および（Ｂ）はそれぞれ、図１９に示すウェル２２Ａ-5、２２Ｂ-5の断面図である。

図２０（Ａ）および（Ｂ）に示すように、大きなＮ型ウェル２２Ａ-5の中には、Ｐ型ウェル２３Ａ-5と、Ｎ型ウェル２４Ａ-5とがそれぞれ形成されている。Ｐ型ウェル２３Ａ-5には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３Ａ-5にはＮＭＯＳ９Ａが形成されている。また、Ｎ型ウェル２４Ａ-5には、大きなＮ型ウェル２２Ａ-5と同じ、高電位内部電源ＶＤＤ５Ａが供給されている。Ｎ型ウェル２４Ａ-5にはＰＭＯＳ９Ａが形成されている。Ｎ型ウェル２４Ａ-5は、大きなＮ型ウェル２２Ａ-5よりも高い不純物濃度を有している。Ｎ型ウェル２４Ａ-5は、無くても良い。

さらに、大きなＮ型ウェル２２Ａ-4の中には、Ｐ型ウェル２５ＡＡ-5が形成されている。Ｐ型ウェル２５ＡＡ-5には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５ＡＡ-5の中には、Ｎ型ウェル２６ＡＡ-5と、Ｐ型ウェル２７ＡＡ-5とがそれぞれ形成されている。Ｎ型ウェル２６ＡＡ-5には高電位内部電源ＶＤＤ５Ａ´´が供給されている。内部電源ＶＤＤ５Ａ´´は、内部電源ＶＤＤ５Ａをチップ１内で電圧変換することで発生される。Ｎ型ウェル２６ＡＡ-5にはＰＭＯＳ８Ａが形成されている。また、Ｐ型ウェル２７ＡＡ-5には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７ＡＡ-5にはＮＭＯＳ８Ａが形成されている。Ｐ型ウェル２７ＡＡ-5は、Ｐ型ウェル２５ＡＡ-5よりも高い不純物濃度を有している。Ｐ型ウェル２７ＡＡ-5は、Ｎ型ウェル２４Ａ-5と同様に無くても良い。

また、Ｐ型ウェル２５ＡＡ-5の中には、Ｎ型ウェル２６Ａ０-5が、さらに形成されている。Ｎ型ウェル２６Ａ０-5には高電位内部電源ＶＤＤ５Ａ´と、昇圧電位ＶＥＥとが、互いに切り替えられて供給されるようになっている。内部電源ＶＤＤ５Ａ´および昇圧電位ＶＥＥは、内部電源ＶＤＤ５Ａをチップ１内で電圧変換することで発生される。Ｎ型ウェル２６Ａ０-5の中には、Ｐ型ウェル２８-5が形成されている。Ｐ型ウェル２８-5には低電位電源ＶＳＳと、昇圧電位ＶＥＥと、降圧電位ＶＢＢとが、互いに切り替えられて供給されるようになっている。降圧電位ＶＢＢは、内部電源ＶＤＤ５Ａをチップ１内で電圧変換することで発生される。Ｐ型ウェル２８-5には、ＮＡＮＤ型のメモリセルトランジスタが形成されている。

大きなＮ型ウェル２２Ｂ-5の中には、Ｐ型ウェル２３Ｂ-5、Ｎ型ウェル２４Ｂ-5とがそれぞれ形成されている。Ｐ型ウェル２３Ｂ-5には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３Ｂ-5にはＮＭＯＳ９Ｂが形成されている。また、Ｎ型ウェル２４Ｂ-5には、大きなＮ型ウェル２２Ｂ-5と同じ、高電位内部電源ＶＤＤ５Ｂが供給されている。Ｎ型ウェル２４Ｂ-5にはＰＭＯＳ９Ｂが形成されている。Ｎ型ウェル２４Ｂ-5は、大きなＮ型ウェル２２Ｂ-5よりも高い不純物濃度を有している。Ｎ型ウェル２４Ｂ-5は、無くても良い。

さらに、大きなＮ型ウェル２２Ｂ-4の中には、Ｐ型ウェル２５ＢＡ-5が形成されている。Ｐ型ウェル２５ＢＡ-5には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５ＢＡ-5の中には、Ｎ型ウェル２６ＢＡ-5と、Ｐ型ウェル２７ＢＡ-5とがそれぞれ形成されている。Ｎ型ウェル２６ＢＡ-5には高電位内部電源ＶＤＤ５Ｂ´が供給されている。内部電源ＶＤＤ５Ｂ´は、内部電源ＶＤＤ５Ｂをチップ１内で電圧変換することで発生される。Ｎ型ウェル２６ＢＡ-5にはＰＭＯＳ１０Ｂが形成されている。また、Ｐ型ウェル２７ＢＡ-5には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７ＢＡ-5にはＮＭＯＳ１０Ｂが形成されている。Ｐ型ウェル２７ＢＡ-5は、Ｐ型ウェル２５ＢＡ-5よりも高い不純物濃度を有している。Ｐ型ウェル２７ＢＡ-5は、Ｎ型ウェル２４Ｂ-5と同様に無くても良い。

Flash-ＥＥＰＲＯＭ５のメモリセルアレイは、ＮＡＮＤ型のメモリセルトランジスタにより構成され、Flash-ＥＥＰＲＯＭ５の周辺回路は、ＮＭＯＳ８Ａ、９Ａ、９Ｂ、１０Ｂ、ＰＭＯＳ８Ａ、９Ａ、９Ｂ、１０Ｂにより構成される。Flash-ＥＥＰＲＯＭ５の周辺回路は、内部電源ＶＤＤ５Ａ´´、ＶＤＤ５Ｂ´により駆動されるＮＭＯＳ８Ａ、１０Ｂ、ＰＭＯＳ８Ａ、１０Ｂのみで構成するようにしても良い。この場合には、内部電源ＶＤＤ５Ａにより駆動されるＮＭＯＳ９Ａ、ＰＭＯＳ９Ａは、例えば内部電源ＶＤＤ５Ａから内部電源ＶＤＤ５Ａ´、ＶＤＤ５Ａ´´、ＶＢＢ、ＶＥＥを発生させる電圧発生回路に、内部電源ＶＤＤ５Ｂにより駆動されるＮＭＯＳ９Ｂ、ＰＭＯＳ９Ｂは、例えば内部電源ＶＤＤ５Ｂから内部電源ＶＤＤ５Ｂ´を発生させる電圧発生回路に、使用されると良い。

このように、Flash-ＥＥＰＲＯＭ５３を、２つのＮ型ウェル２２Ａ-5、２２Ｂ-5に分散して形成するようにしても良い。

なお、図２０（Ａ）および（Ｂ）において、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号ＢＬはビット線を、参照符号ＣＧは制御ゲートを、参照符号ＦＧは浮遊ゲートをそれぞれ示している。

図２１は、この発明の第７の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の２１Ｂ−２１Ｂ線に沿う断面図、 （Ｃ）図は（Ａ）図中の２１Ｃ−２１Ｃ線に沿う断面図である。

図２１（Ａ）〜（Ｃ）に示すように、半導体集積回路チップ１には、機能回路として、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、Ｄ／Ａコンバータ６、アナログ回路７が形成されている。これら各機能回路間は、チップ１に設けられたアイソレート領域１０によって互いにアイソレートされている。さらにアイソレート領域１０は、チップ１の側面に、その全周に渡って接触されている。

次に、この発明の第８の実施形態に係る半導体集積回路装置を説明する。

図２２（Ａ）および（Ｂ）はそれぞれ、この発明の第８の実施形態に係る半導体集積回路装置の断面図である。

図２２（Ａ）および（Ｂ）に示されている断面は、チップ１が、シリコンウェーハに形成されているときのものである。

図２２（Ａ）および（Ｂ）に示すように、第８の実施形態に係る装置では、分離領域１０が、Ｐ型シリコン基板（Ｐ−ＳＵＢ）である。Ｐ型シリコン基板１０は、例えばウェーハそのものである。基板１０の中には、複数の大きなＮ型ウェル（Ｎ−ＷＥＬＬ）２２が設けられている。第２の実施形態に係る装置では、大きなウェル２２-2〜２２-7の６つが設けられている。６つの大きなウェル２２-2〜２２-5にはそれぞれ、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、Ｄ／Ａコンバータ６、アナログ回路７が形成されている。大きなウェル２２-2〜２２-7には、それぞれ各機能回路に最適な電源電位が供給されるようになっている。第８の実施形態に係る半導体集積回路装置では、ウェル２２-2に高電位電源ＶＣＣが、ウェル２２-3に高電位電源ＶＤＤ３が、ウェル２２-4に高電位電源ＶＤＤ４が、ウェル２２-5に高電位電源ＶＤＤ５が、ウェル２２-6に高電位電源ＶＤＤ６が、ウェル２２-7に高電位電源ＶＤＤ７が供給されている。高電位電源ＶＣＣは、図示せぬ低電位電源ＶＳＳとともに、チップ１の外部から供給される外部電源であり、高電位電源ＶＤＤ３〜ＶＤＤ７はそれぞれ、外部電源電位をチップ１内で電圧変換することで発生された内部電源である。

図２３は、図２２（Ａ）および（Ｂ）に示すウェル２２-6の断面図である。

図２３に示すように、大きなＮ型ウェル２２-6の中には、Ｐ型ウェル２３-6と、Ｎ型ウェル２４-6とがそれぞれ形成されている。Ｐ型ウェル２３-6には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-6にはＮＭＯＳ１１が形成されている。また、Ｎ型ウェル２４-6には、大きなＮ型ウェル２２-6と同じ、高電位電源ＶＤＤ６が供給されている。Ｎ型ウェル２４-6にはＰＭＯＳ１１が形成されている。Ｎ型ウェル２４-6は、大きなＮ型ウェル２２-6よりも高い不純物濃度を有している。Ｎ型ウェル２４-6は、無くても良い。

大きなＮ型ウェル２２-6の中には、Ｐ型ウェル２５-6が形成されている。Ｐ型ウェル２５-6には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５-6の中には、Ｎ型ウェル２６-6と、Ｐ型ウェル２７-6とがそれぞれ形成されている。Ｎ型ウェル２６-6には高電位電源ＶＤＤ６´が供給されている。電源ＶＤＤ６´は、電源ＶＤＤ６をチップ１内で電圧変換することで発生された内部電源である。Ｎ型ウェル２６-6にはＰＭＯＳ１２が形成されている。また、Ｐ型ウェル２７-6には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７-6にはＮＭＯＳ１２が形成されている。Ｐ型ウェル２７-6は、Ｐ型ウェル２５-6よりも高い不純物濃度を有している。Ｐ型ウェル２７-6は、Ｎ型ウェル２４-6と同様に無くても良い。

Ｄ／Ａコンバータ６は、基本的に、ＮＭＯＳ１１、１２、ＰＭＯＳ１１、１２により構成されるが、Ｄ／Ａコンバータ６を、内部電源ＶＤＤ６´により駆動されるＮＭＯＳ１２、ＰＭＯＳ１２のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ６により駆動されるＮＭＯＳ１１、ＰＭＯＳ１１は、例えば内部電源ＶＤＤ６から内部電源ＶＤＤ６´を発生させる電圧発生回路などに使用されると良い。また、大きなＮ型ウェル２２-6の中には、Ｐ型ウェル２５-6と同様なＰ型ウェルが、複数形成されていても良い。

なお、図２３において、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示している。 図２４は、図２２（Ａ）および（Ｂ）に示すウェル２２-7の断面図である。

図２４に示すように、大きなＮ型ウェル２２-7の中には、Ｐ型ウェル２３-7と、Ｎ型ウェル２４-7とがそれぞれ形成されている。Ｐ型ウェル２３-7には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-7にはＮＭＯＳ１３が形成されている。また、Ｎ型ウェル２４-7には、大きなＮ型ウェル２２-7と同じ、高電位内部電源ＶＤＤ７が供給されている。Ｎ型ウェル２４-7にはＰＭＯＳ１３が形成されている。Ｎ型ウェル２４-7は、大きなＮ型ウェル２２-7よりも高い不純物濃度を有している。Ｎ型ウェル２４-7は、無くても良い。

大きなＮ型ウェル２２-7の中には、Ｐ型ウェル２５-7が形成されている。Ｐ型ウェル２５-7には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５-7の中には、Ｎ型ウェル２６-7と、Ｐ型ウェル２７-7とがそれぞれ形成されている。Ｎ型ウェル２６-7には高電位内部電源ＶＤＤ７´が供給されている。内部電源ＶＤＤ７´は、内部電源ＶＤＤ７をチップ１内で電圧変換することで発生される。Ｎ型ウェル２６-7にはＰＭＯＳ１４が形成されている。また、Ｐ型ウェル２７-7には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７-7にはＮＭＯＳ１４が形成されている。Ｐ型ウェル２７-7は、Ｐ型ウェル２５-7よりも高い不純物濃度を有している。Ｐ型ウェル２７-7は、Ｎ型ウェル２４-7と同様に無くても良い。

アナログ回路７は、基本的に、ＮＭＯＳ１３、１４、ＰＭＯＳ１３、１４により構成されるが、アナログ回路７を、内部電源ＶＤＤ７´により駆動されるＮＭＯＳ１４、ＰＭＯＳ１４のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ７により駆動されるＮＭＯＳ１３、ＰＭＯＳ１３は、例えば内部電源ＶＤＤ７から内部電源ＶＤＤ７´を発生させる電圧発生回路などに使用されると良い。また、大きなＮ型ウェル２２-7の中には、Ｐ型ウェル２５-7と同様なＰ型ウェルが、複数形成されていても良い。

なお、図２４において、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示している。 図２５は、この発明の第９の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の２５Ｂ−２５Ｂ線に沿う断面図、 （Ｃ）図は（Ａ）図中の２５Ｃ−２５Ｃ線に沿う断面図である。

図２５（Ａ）〜（Ｃ）に示すように、半導体集積回路チップ１には、機能回路として、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、論理回路（ロジック）８が形成されている。これら各機能回路間は、チップ１に設けられたアイソレート領域１０によって互いにアイソレートされている。さらにアイソレート領域１０は、チップ１の側面に、その全周に渡って接触されている。

また、上記論理回路８は、プロセッサ２と同様に論理回路により構成された回路であるが、プロセッサ２よりも回路規模が小さい回路のことをいう。

次に、この発明の第１０の実施形態に係る半導体集積回路装置を説明する。 図２６は、この発明の第１０の実施形態に係る半導体集積回路装置の断面図である。

図２６に示されている断面は、チップ１が、シリコンウェーハに形成されているときのものである。

図２６に示すように、第１０の実施形態に係る装置では、分離領域１０が、Ｐ型シリコン基板（Ｐ−ＳＵＢ）である。Ｐ型シリコン基板１０は、例えばウェーハそのものである。基板１０の中には、複数の大きなＮ型ウェル（Ｎ−ＷＥＬＬ）２２が設けられている。第２の実施形態に係る装置では、大きなウェル２２-3〜２２-5、２２-8の４つが設けられている。４つの大きなウェル２２-3〜２２-5、２２-8にはそれぞれ、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、論理回路８が形成されている。大きなウェル２２-3〜２２-5、２２-8には、それぞれ各機能回路に最適な電源電位が供給されるようになっている。第１０の実施形態に係る半導体集積回路装置では、ウェル２２-3に高電位電源ＶＣＣが、ウェル２２-4に高電位電源ＶＤＤ４が、ウェル２２-5に高電位電源ＶＤＤ５が、ウェル２２-8に高電位電源ＶＤＤ８供給されている。高電位電源ＶＣＣは、図示せぬ低電位電源ＶＳＳとともに、チップ１の外部から供給される外部電源であり、高電位電源ＶＤＤ４、ＶＤＤ５、ＶＤＤ８はそれぞれ、外部電源電位ＶＣＣをチップ１内で電圧変換することで発生された内部電源である。

図２７は、図２６に示すウェル２２-8の断面図である。

図２７に示すように、大きなＮ型ウェル２２-8の中には、Ｐ型ウェル２３-8と、Ｎ型ウェル２４-8とがそれぞれ形成されている。Ｐ型ウェル２３-8には低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２３-8にはＮＭＯＳ１５が形成されている。また、Ｎ型ウェル２４-8には、大きなＮ型ウェル２２-8と同じ、高電位電源ＶＤＤ８が供給されている。Ｎ型ウェル２４-8にはＰＭＯＳ１５が形成されている。Ｎ型ウェル２４-8は、大きなＮ型ウェル２２-8よりも高い不純物濃度を有している。Ｎ型ウェル２４-8は、無くても良い。

大きなＮ型ウェル２２-8の中には、Ｐ型ウェル２５-8が形成されている。Ｐ型ウェル２５-8には、低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２５-8の中には、Ｎ型ウェル２６-8と、Ｐ型ウェル２７-8とがそれぞれ形成されている。Ｎ型ウェル２６-8には高電位電源ＶＤＤ８´が供給されている。電源ＶＤＤ８´は、電源ＶＤＤ８をチップ１内で電圧変換することで発生された内部電源である。Ｎ型ウェル２６-8にはＰＭＯＳ１６が形成されている。また、Ｐ型ウェル２７-8には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル２７-8にはＮＭＯＳ１６が形成されている。Ｐ型ウェル２７-8は、Ｐ型ウェル２５-8よりも高い不純物濃度を有している。Ｐ型ウェル２７-8は、Ｎ型ウェル２４-8と同様に無くても良い。

論理回路８は、基本的に、ＮＭＯＳ１５、１６、ＰＭＯＳ１５、１６により構成されるが、論理回路８を、内部電源ＶＤＤ８´により駆動されるＮＭＯＳ１６、ＰＭＯＳ１６のみで構成するようにしても良い。この場合には、内部電源ＶＤＤ８により駆動されるＮＭＯＳ１５、ＰＭＯＳ１５は、例えば内部電源ＶＤＤ８から内部電源ＶＤＤ８´を発生させる電圧発生回路などに使用されると良い。また、大きなＮ型ウェル２２-8の中には、Ｐ型ウェル２５-6と同様なＰ型ウェルが、複数形成されていても良い。

なお、図２７において、参照符号Ｇは、ＭＯＳＦＥＴのゲートを示している。 次に、この発明の第１１の実施形態に係る半導体集積回路装置を説明する。 図２８は、この発明の第１１の実施形態に係る半導体集積回路装置が、テストされているときの平面図である。

図２８に示すように、パッド１０４は、３列で千鳥配置になっていても良い。 以上、この発明を実施形態により説明したが、次のような変形が可能である。例えば機能回路としては、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５、Ｄ／Ａコンバータ６、アナログ回路７、論理回路８の７種類をあげたが、他の回路でもよい。また、１つの半導体チップに形成する機能回路は、様々に組み合わせることができる。

また、外部電位電源ＶＣＣを、プロセッサ２、あるいはＳＲＡＭ３が形成されているウェルに与えたが、他の機能回路が形成されるウェルに与えても良い。さらには、外部電位電源ＶＣＣが与えられるをウェルを、さらに形成し、このウェルに、他のウェルに与える電位を発生させる回路を形成するようにしても良い。 次に、この発明の第１２の実施形態を説明する。

図２９は、この発明の第１〜第１１の実施形態に係る半導体集積回路装置チップの基本構成を示す平面図である。

図２９に示すように、この発明に係る半導体集積回路装置では、例えばプロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５の機能回路がそれぞれ、互いに分離されたウェル２２-2〜２２-5に形成される。このため、ウェーハ上に形成された複数のチップを同時にテストしても、他のチップに含まれている機能回路の影響を受け難く、図５を参照して説明したように、各機能回路それぞれにおいて、精度の高いテストを実現できる。精度の高いテストを実現したことにより、ウェーハ段階における製品検査の歩留りが向上する。

この第１２の実施形態は、例えば電源電圧が、現在の３．３Ｖよりも、さらに低下してきた時に、ウェーハ段階における製品検査の歩留りを、さらに向上させようとするものである。

図２９に示すように、この発明に係る半導体集積回路装置の基本構成では、機能回路の電源系統ＶＣＣ、ＶＳＳのうち、電源ＶＳＳが、基板のバイアス系統と共通である。

図３０は、図２９に示すチップをマルチテストしている状態を模式的に示す模式図である。なお、図３０は、電源系統のみを示す。

図３０に示すように、一枚のウェーハ１１上に形成されたチップ１Ａ〜１Ｄがある。テスト装置３００は、チップ１Ａ〜１Ｄそれぞれに対応したＶＣＣ発生器３０１Ａ〜３０１Ｄを有している。ＶＣＣ発生器３０１Ａ〜３０１Ｄはそれぞれ、テスト装置内高電位Ｖとテスト装置内接地電位ＧＮＤとの電位差から、チップ１Ａ〜１Ｄの電源、即ち高電位ＶＣＣ、低電位ＶＳＳを発生させる。発生された高電位ＶＣＣ、低電位ＶＳＳはそれぞれ、チップ１Ａ〜１Ｄそれぞれに供給される。高電位ＶＣＣは、集積回路を動作させるための高電位電源、低電位ＶＳＳは、集積回路を動作させるための低電位電源、およびＰ型基板のバイアス電位に使われる。

図３１は、図３０に示す状態の等価回路図である。図３１には、チップ１Ａ〜１Ｄに形成されている集積回路を、それぞれ負荷ＲＡ〜ＲＤとして示している。 図３１に示すように、チップ１Ａ〜１Ｄそれぞれを、同時にテストしている状態は、負荷ＲＡ〜ＲＤそれぞれに、同時に電流が流れている状態である。負荷ＲＡ〜ＲＤそれぞれに流れた電流は、低電位ＶＳＳに流れ込む。低電位ＶＳＳはそれぞれ、ウェーハ１１を介して互いに接続される。このため、チップ１Ａに供給される電源（ＶＣＣＡ、ＶＳＳＡ）のリップル、…、チップ１Ｄに供給される電源（ＶＣＣＤ、ＶＳＳＤ）のリップルはそれぞれ、各電源のリップルの高調波となり、各負荷ＲＡ〜ＲＤの両端に印加される。これを、図３２に示す。

図３２は、図３０に示す各チップの電源のリップルを、模式的に示す模式図である。

図３２中、参照符号４００Ａはチップ１Ａの電源のリップル、参照符号４００Ｂはチップ１Ｂの電源のリップル、参照符号４００Ｃはチップ１Ｃの電源のリップル、参照符号４００Ｄはチップ１Ｄの電源のリップルをそれぞれ示している。チップ１Ａ〜１Ｄを一つずつテストした場合、チップ１Ａ〜１Ｄそれぞれの電源のリップルは、参照符号４００Ａ〜４００Ｄに示すようなものになる。

しかし、チップ１Ａ〜１Ｄを同時にテストした場合には、参照符号４００Ａ〜４００Ｄに示す電源のリップルが互いに重なり合い、参照符号４０１に示すような高調波となる。そして、チップ１Ａ〜１Ｄそれぞれの電源のリップルは、参照符号４０１Ａ〜４０１Ｄに示すような高調波となる。

もし、チップ１Ａ〜１Ｄを同時にテストしているとき、チップ１Ｃに不良があり、チップ１Ｃの高電位ＶＣＣＣから低電位ＶＳＳＣに、大きな電流が流れたとする。このとき、参照符号４００Ｃに示すように、チップ１Ｃの電源のリップルは大きくなり、より大きな高調波４０１となる。このため、参照符号４０１Ａ〜４０１Ｄに示す各チップの電源のリップルも、より大きくなる。

現在、トランジスタの微細化に伴って、電源電圧は、５Ｖから３．３Ｖ、３．３Ｖから２．５Ｖ、…、と低下している。電源電圧が極めて小さくなった時、電源に、大きなリップルが発生すると、参照符号４０２に示すように、電源電圧がトランジスタの動作保証電圧以下になったり、あるいは参照符号４０３に示すように、トランジスタの耐圧保証電圧以上になったりする。電源電圧がトランジスタの動作保証電圧以下になると、不良なチップ１Ｃ以外の、他のチップ１Ａ、１Ｂ、１Ｄにも動作不良が起こり、テスト時に、不良と判断される。また、電源電圧がトランジスタの耐圧保証電圧以上になると、チップ１Ａ、１Ｂ、１Ｄのトランジスタが破壊される。このような問題は、トランジスタの微細化、および低電源電圧化が進展していくと、益々大きくなっていく。

さらに、同時にテストされるチップ数は、現在、４個、８個、１６個など少数であるが、今後、３２個、６４個と増え、究極的には、ウェーハ１１に形成されるチップ全てが同時にテストされるようになる。このような場合、一つの不良なチップのために、３１個のチップ、あるいは６３個のチップ、最悪の場合、ウェーハ１１に形成されているチップの全てを不良にしてしまう。

このような事情により、低電圧化が促進されたチップを、マルチテストした時、ウェーハ段階における製品検査の歩留りは、今後、低下していくことが予想される。

このような事情を解消するためには、チップ１Ａ〜１Ｄを、一つずつテストすれば良い。しかしながら、チップ１Ａ〜１Ｄを、一つずつテストすると、ウェーハ一枚あたりのテスト時間が増え、スループットが悪化する。

図３３は、この発明の第１２の実施形態に係るテストシステムの構成を示すシステム構成図である。

スループットを悪化させず、かつ製品検査の歩留りを低下させないためには、図３３に示すようなパーサイト方式のテストシステムを使用し、一度に複数枚のウェーハ１１Ａ〜１１Ｄをテストするのが良い。パーサイト方式のテストシステムでは、ウェーハ１１Ａ〜１１Ｄあたり、一つのチップがテストされる。

このように、この発明の第１〜第１１の実施形態に係る半導体集積回路装置は、第１２の実施形態に係るパーサイト方式のテストシステムによりテストすることで、スループットが悪化せず、かつ製品検査の歩留りも低下しないようにできる。

次に、この発明の第１３、第１４の実施形態を続けて説明する。

ところで、図３３に示すように、パーサイト方式のテストシステムは、複数のテストステーション２００Ａ〜２００Ｄを有し、高額である。このため、パーサイト方式のテストシステムは、多額な設備投資が必要である。

そこで、第１３の実施形態では、一枚のウェーハに形成されている複数のチップを、同時にテストしても、電源のリップルが高調波となる事情を解消でき、ウェーハ段階における製品検査の歩留りの低下を抑制できる半導体集積回路装置を提供し、第１４の実施形態では、そのテストシステムを提供することを目的としている。

図３４は、第１３の実施形態に係る半導体集積回路装置チップのの基本構成を示す平面図である。

図３４に示すように、第１３の実施形態に係る半導体集積回路装置では、集積回路の電源系統（ＶＣＣ、ＶＳＳ）と、基板のバイアス系統（ＶＳＳ−ＳＵＢ）とを、チップ１’上で互いに分離している。具体的には、チップ１’の内部において、基板のバイアスに使用される低電位ＶＳＳ−ＳＵＢの配線５０１が、集積回路の動作電源に使用される低電位ＶＳＳの配線５０２に接続されない。そして、配線５０１には、パッド５０３を介して低電位ＶＳＳ−ＳＵＢが供給され、配線５０２には、パッド５０３とは異なるパッド５０４を介して低電位ＶＳＳが供給される。なお、配線５０５は、高電位ＶＣＣの配線である。配線５０５には、パッド５０６を介して高電位ＶＣＣが供給される。

図３５は、図３４に示すチップをマルチテストしている状態を模式的に示す模式図である。なお、図３５には、電源系統のみを示す。

図３５に示すように、テスト装置３００’は、チップ１’Ａ〜１’Ｄそれぞれに対応したＶＣＣ発生器３０１Ａ〜３０１Ｄを有している。ＶＣＣ発生器３０１Ａ〜３０１Ｄにより発生された高電位ＶＣＣ、低電位ＶＳＳはそれぞれ、チップ１’Ａ〜１’Ｄそれぞれに供給される。高電位ＶＣＣは、集積回路を動作させるための高電位電源、低電位ＶＳＳは、集積回路を動作させるための低電位電源に使われる。

さらに、テスト装置３００’は、チップ１’Ａ〜１’Ｄそれぞれに対応して、基板にバイアス電位を与えるためのバイアス電源端子３０２Ａ〜３０２Ｄを有している。テスト装置３００’では、ウェーハ１１がＰ型のシリコンであるために、バイアス電源端子３０２Ａ〜３０２Ｄは、テスト装置内接地点ＧＮＤに接続される。もし、Ｎ型のシリコンウェーハに形成された集積回路装置をテストする場合には、バイアス電源端子３０２Ａ〜３０２Ｄは、テスト装置３００’内に設けられるＶＣＣ発生器（図示せず）に接続される。この場合のＶＣＣ発生器は、バイアス電位専用として、集積回路用のＶＣＣ発生器３０１Ａ〜３０１Ｄの他に設けられることが望ましい。

図３６、図３５に示す状態の等価等価回路図である。図３６には、チップ１’Ａ〜１’Ｄに形成されている集積回路を、それぞれ負荷Ｒ’Ａ〜Ｒ’Ｄとして示している。

図３６に示すように、チップ１’Ａ〜１’Ｄそれぞれを、同時にテストしている状態は、負荷Ｒ’Ａ〜Ｒ’Ｄそれぞれに、同時に電流が流れている状態である。負荷Ｒ’Ａ〜Ｒ’Ｄそれぞれに流れた電流は、低電位ＶＳＳＡ〜ＶＳＳＤそれぞれに流れ込む。これらの低電位ＶＳＳＡ〜ＶＳＳＤは、ウェーハ１１のバイアス電位ＶＳＳ−ＳＵＢから、ＰＮ接合（ＰＮＪ）を介して分離されている。しかも、バイアス電位ＶＳＳ−ＳＵＢは、テスト装置３００’により、低電位ＶＳＳＡ〜ＶＳＳＤとは別の電源システムから供給される。このため、チップ１’Ａに供給される電源（ＶＣＣＡ、ＶＳＳＡ）のリップル、…、チップ１’Ｄに供給される電源（ＶＣＣＤ、ＶＳＳＤ）のリップルはそれぞれ、各チップ１’Ａ〜１’Ｄ毎に独立する。これを、図３７に示す。

図３７は、図３５に示す各チップの電源のリップルを模式的に示す模式図である。

図３７中、参照符号４００’Ａはチップ１’Ａの電源のリップル、参照符号４００’Ｂはチップ１’Ｂの電源のリップル、参照符号４００’Ｃはチップ１’Ｃの電源のリップル、参照符号４００’Ｄはチップ１’Ｄの電源のリップルをそれぞれ示している。チップ１’Ａ〜１’Ｄを、一つずつテストした場合には、チップ１’Ａ〜１’Ｄそれぞれの電源のリップルは、参照符号４００’Ａ〜４００’Ｄに示すようなものになる。

しかも、各チップ１’Ａ〜１’Ｄの電源（ＶＣＣＡ〜ＶＣＣＤ、ＶＳＳＡ〜ＶＳＳＤ）が、ウェーハ１１のバイアス電位（ＶＳＳ−ＳＵＢ）からＰＮ接合により分離されているので、チップ１’Ａ〜１’Ｄを同時にテストしても、チップ１’Ａ〜１’Ｄそれぞれの電源のリップルは、図３２に示したような高調波とはなり難い。したがって、図３７に示すように、チップ１’Ａ〜１’Ｄそれぞれの電源のリップルは、ほぼそのままになる。

このような利点により、電源電圧が、５Ｖから３．３Ｖ、３．３Ｖから２．５Ｖ、…、と低下した場合において、例えばチップ１’Ｃに不良があり、チップ１’Ｃの電源に大きなリップルが発生しても、他のチップ１’Ａ、チップ１’Ｂ、１’Ｄの電源には、影響がほとんどない。したがって、不良なチップ１’Ｃ以外の他のチップ１Ａ、１Ｂ、１Ｄにも動作不良が発生する事情、およびチップ１Ａ、１Ｂ、１Ｄのトランジスタが破壊されたりする事情をそれぞれ、抑制することができる。

図３８は、この発明の第１３の実施形態に係る半導体集積回路装置チップがウェーハ１１の上に形成されている状態を示す平面図である。

図３８に示すチップ１’では、ＶＳＳ配線５０２がメッシュ状に形成され、ＶＳＳ−ＳＵＢ配線５０１がＶＳＳ配線５０２の外周に沿って環状に形成されている。なお、ＶＣＣ配線５０５は、省略している。図面の煩雑化を防ぐためである。

図３８に示すように、複数のチップ１’の一つ一つに、電位ＶＳＳ−ＳＵＢを供給するためのパッド５０３、低電位ＶＳＳを供給するためのパッド５０４、および高電位ＶＣＣを供給するためのパッド５０６が形成されている。そして、チップ１’の内部において、ＶＳＳ−ＳＵＢ配線５０１は、ＶＳＳ配線５０２から分離されている。

図３９は、この発明の第１３の実施形態に係る半導体集積回路装置チップをパッケージングした時の平面図である。

第１３の実施形態に係るチップ１’をパッケージングするときには、図３９に示すように、基板バイアス用のパッド５０３と、集積回路の動作電源用のパッド５０４とをそれぞれリード端子５０７に接続すれば良い。リード端子５０７は、ＶＳＳ用の端子である。これにより、基板および集積回路の低電位電源の電位はそれぞれ、低電位ＶＳＳとなり、基板は低電位ＶＳＳにバイアスされる。基板が電位ＶＳＳにバイアスされ、集積回路は、正常な動作を行う。

なお、図３９は、一例であって、パッド５０３とパッド５０４とをそれぞれ、別々のリード端子に接続し、別々のリード端子から、低電位ＶＳＳを供給するようにしても良い。

図４０は、この発明の第１４の実施形態に係るテストシステムの構成を示すシステム構成図である。

図４０に示すように、第１４の実施形態に係るテストシステムでは、テスト装置３００’を用いるとともに、一枚のウェーハ１１に形成されている４つのチップ１’Ａ〜１’Ｄを、同時にテストする。このようにしても、電源のリップルが高調波となる事情を解消できる。したがって、図４０に示すテストシステムは、図３３に示した４つのテストステーション２００Ａ〜２００Ｄを持つパーサイト方式のテストシステムと同等な、テスト精度を得ることができる。しかも、パーサイト方式のテストシステムに比べて、テストステーション２００の数を減らすことができ、パーサイト方式のテストシステムに比べて、より少額の設備投資で済む。

また、パーサイト方式のテストシステムと同等の設備投資を行い、例えばテストステーションの数をパーサイト方式のテストシステムと同じとすれば、一度にテストできるチップの数は、より増える。つまり、第１４の実施形態に係るテストシステムは、第１２の実施形態に係るテストシステムよりも設備投資あたりの処理能力が高くなっている。

このように、第１３、第１４の実施形態では、一枚のウェーハに形成されている複数のチップを、同時にテストしても、電源のリップルが高調波となる事情を解消でき、ウェーハ段階における製品検査の歩留りの低下を抑制できる半導体集積回路装置と、そのテストシステムとを提供できる。

次に、この発明の第１５の実施形態を説明する。

この第１５の実施形態は、第１３、第１４の実施形態により説明したテスト装置３００’を、マルチテスト時に発生する電源のリップルの発生を、より強力に抑制できるように改良したものである。

図４１は、第１５の実施形態に係るテスト装置の構成を示す構成図である。なお、図４１においては、電源系統のみを示す。

図４１に示すように、テスト装置３００’’は、複数のチップそれぞれに対応したＶＣＣ発生器３０１Ａ〜３０１Ｄを有している。ＶＣＣ発生器３０１Ａは、図示せぬチップ１’Ａに対し、高電位電源端子３０３Ａを介して高電位ＶＣＣＡを、低電位電源端子３０４Ａを介して低電位ＶＳＳＡをそれぞれ供給する。同様に、ＶＣＣ発生器３０１Ｂは、図示せぬチップ１’Ｂに対し、高電位電源端子３０３Ｂを介して高電位ＶＣＣＢを、低電位電源端子３０４Ｂを介して低電位ＶＳＳＢをそれぞれ供給し、…、ＶＣＣ発生器３０１Ｄは、図示せぬチップ１’Ｄに対し、高電位電源端子３０３Ｄを介して高電位ＶＣＣＤを、低電位電源端子３０４Ｄを介して低電位ＶＳＳＤをそれぞれ供給する。

テスト装置３００’’は、各ＶＣＣ発生器３０１Ａ〜３０１Ｄと、電源端子３０３Ａ〜３０３Ｄ、３０４Ａ〜３０４Ｄとの間に設けられた電源電圧検知回路３０５Ａ〜３０５Ｄ、および遮断スイッチ３０６Ａ〜３０６Ｄを有している。さらに、検知回路３０５Ａ〜３０５Ｄにより検知された検知電圧が、正常な範囲内か外かを判定する検知電圧判定装置３０７、ＣＰＵ３０８、および遮断スイッチ３０６Ａ〜３０６Ｄをドライブするスイッチドライバ３０９を有している。

次に、テスト装置３００’’の動作を説明する。

検知回路３０５Ａ〜３０５Ｄはそれぞれ、チップ１’Ａ〜１’Ｄの動作時に、チップ１’Ａ〜１’Ｄの電源電圧の変動を検知する。検知回路３０５Ａ〜３０５Ｄにより検知された検知電圧は、検知電圧判定装置３０７に送られる。検知電圧判定装置３０７は、チップ１’Ａ〜１’Ｄの電源電圧の電圧変動が、正常な範囲内か外かを判定する。正常な範囲外の電圧変動があったと判定された時、判定装置３０７は、ＣＰＵ３０８に対して、正常な範囲外の電圧変動があったチップを知らせる信号を出力する。ここで、チップ１’Ｃに、正常な範囲外の電圧変動があったとする。この時、判定装置３０７は、チップ１’Ｃに正常な範囲外の電圧変動があったことを知らせる信号を、ＣＰＵ３０８に対して出力する。ＣＰＵ３０８は、チップ１’Ｃの電源を遮断させる命令（信号）を、スイッチドライバ３０９に出力する。スイッチドライバ３０９は、チップ１’Ｃに電源電圧を供給している電源系統を遮断するために、遮断スイッチ３０６Ｃをドライブする。ドライブされた遮断スイッチ３０６Ｃは、ＶＣＣ発生器３０１Ｃと、電源端子３０３Ｃ、３０４Ｃとの接続を断つ。この結果、正常範囲外の電圧変動をきたしたチップ１’Ｃには、電源電圧が供給されなくなり、その動作は、停止される。

このようなテスト装置３００’によれば、例えば図３７に示したように、同時テストされているチップ１’Ｃに、大きな電源のリップルが発生したとき、チップ１’Ｃの動作を停止できる。このため、他のチップ１’Ａ、１’Ｂ、１’Ｄの電源のリップルは、さらに小さくなる。

このような電源のリップルを、より小さくできるテスト装置３００’’は、半導体集積回路装置のテスト項目の中でも繊細性を要求されるテスト、例えばＩＤＤＱ（機能テスト時の静的消費電流の測定）などにおいて、上述した動作を行うことにより、そのテストの精度を、より高くすることができる。

次に、この発明の第１６、第１７、第１８、第１９の実施形態を続けて説明する。

上述した第１３の実施形態に係るチップは、プロセッサ、ＳＲＡＭ、ＤＲＡＭ、Flash-ＥＥＰＲＯＭなどの結合により構築される所望の半導体装置システムを、１つのチップに集積した半導体集積回路装置（システムオンシリコン技術）に使用された。しかしながら、第１３の実施形態に係るチップ、即ち、マルチテスト時に、そのテスト精度を向上できるチップは、システムオンシリコン技術ばかりでなく、プロセッサチップ、ＳＲＡＭチップ、ＤＲＡＭチップ、Flash-ＥＥＰＲＯＭチップなど、単機能の製品にも使用できる。これらの単機能の製品は、回路基板上で互いに結合されることにより、所望の半導体装置システムを構築する。

以下、第１３の実施形態に係るチップを、単機能の半導体集積回路装置に適用した代表的な例を、プロセッサ（第１６の実施形態）、ＤＲＡＭ（第１７の実施形態）、ＮＡＮＤ型Flash-ＥＥＰＲＯＭ（第１８の実施形態）、Ｄ／Ａコンバータ（第１９の実施形態）の順で説明する。なお、これら以外の単機能の半導体集積回路装置、例えばＳＲＡＭ、アナログ製品、ロジック製品などにも適用できることは、もちろんである。

図４２はこの発明の第１６の実施形態に係るプロセッサを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４２Ｂ−４２Ｂ線に沿う断面図である。図４２（Ａ）、（Ｂ）には、プロセッサを構成する回路ブロックを、内部電圧を発生させる内部電圧発生器５１-2、演算回路、レジスタ回路などを構成するためのロジック回路５２-2、チップ内部で処理された信号を外部に出力する、およびチップ外部からの信号をチップ内部に入力するＩ／Ｏ回路５３-2の３つのブロックに大別する。

図４２（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１０には、大きなＮ型ウェル２２-2が形成されている。プロセッサを構成する３つの回路ブロック、即ち、内部電圧発生器５１-2、ロジック回路５２-2、Ｉ／Ｏ回路５３-2はそれぞれ、この大きなウェル２２-2に配置される。

Ｎ型ウェル２２-2には、高濃度Ｐ＋型ウェル２３Ａ-2、２３Ｂ-2、Ｎ型ウェル２２-2よりも高い濃度を有する高濃度Ｎ＋型ウェル２４Ａ-2、２４Ｂ-2、およびＰ型ウェル２５-2が形成されている。このＰ型ウェル２５-2には、高濃度Ｎ＋型ウェル２６-2、Ｐ型ウェル２５-2よりも高い濃度を有する高濃度Ｐ＋型ウェル２７-2が、さらに形成されている。

Ｎ型ウェル２２-2には、バイアス電位として外部高電位電源ＶＣＣが供給される。また、Ｐ型ウェル２５-2には、バイアス電位として、外部低電位電源ＶＳＳが供給される。

内部電圧発生器５１-2は、Ｐ＋型ウェル２３Ａ-2に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２４Ａ-2に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２４Ａ-2には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２３Ａ-2には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。内部電圧発生器５１-2は、電位差（ＶＣＣ−ＶＳＳ）により動作され、所定の内部電位ＶＤＤ’を発生させる。

ロジック回路５２-2は、Ｐ＋型ウェル２７-2に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６-2に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２６-2には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル２７-2には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。ロジック回路５２-2は、電位差（ＶＤＤ’−ＶＳＳ）により動作され、所定の演算処理等を行う。

Ｉ／Ｏ回路５３−２は、Ｐ＋型ウェル２３Ｂ-2に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２４Ｂ-2に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２４Ｂ-2には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２３Ｂ-2には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。Ｉ／Ｏ回路５３-2は、電位差（ＶＣＣ−ＶＳＳ）により動作され、所定の信号出力および信号入力を行う。

また、特に図４２（Ａ）に示すように、電源ＶＣＣは、パッド５０６を介して、チップ内部に設けられたＶＣＣ配線５０５に供給され、電源ＶＳＳは、パッド５０４を介して、チップ内部に設けられたＶＳＳ配線５０２に供給される。Ｐ型基板１０に、基板バイアス電位を与えるためのＶＳＳ−ＳＵＢ配線５０１は、ＶＳＳ配線５０２とは別に、チップ内部に設けられている。ＶＳＳ−ＳＵＢ配線５０１には、パッド５０３を介して、特に図４２（Ｂ）に示すように、実使用中には電源ＶＳＳが供給され、ウェーハ状態でのテスト中には、電位的には同レベルであるが、電源ＶＳＳとは異なった基板用電源ＶＳＳ−ＳＵＢが供給される。

このようなプロセッサは、第１３、第１４の実施形態で説明したチップと同様に、基板バイアス用電源系統と集積回路用電源系統とを別々に、チップ内部に有しており、ウェーハに形成された複数のチップを同時にテストしても（マルチテスト）、各チップの電源のリップルを低減できる構造を有している。したがって、マルチテストを行っても、精度の高いテストを行うことができ、ウェーハ段階での製品検査における歩留りを向上できる。

図４３は、この発明の第１７の実施形態に係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４３Ｂ−４３Ｂ線に沿う断面図である。図４３（Ａ）、（Ｂ）には、ＤＲＡＭを構成する回路ブロックを、内部電圧を発生させる内部電圧発生器５１-4、情報を記憶するメモリセル５４-4、データをメモリセルに書き込む、およびメモリセルから読み出すメモリ周辺回路５５-4、Ｉ／Ｏ回路５３-4の４つのブロックに大別する。

図４３（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１０には、大きなＮ型ウェル２２-4が形成されている。ＤＲＡＭを構成する４つの回路ブロック、即ち、内部電圧発生器５１-4、メモリセル５４-4、周辺回路５５-4、Ｉ／Ｏ回路５３-4はそれぞれ、この大きなウェル２２-4に配置される。

Ｎ型ウェル２２−４には、高濃度Ｐ＋型ウェル２３Ａ-4、２３Ｂ-4、高濃度Ｎ＋型ウェル２４Ａ-4、２４Ｂ-4、Ｐ型ウェル２５Ａ-4、２５Ｂ-4が形成されている。また、Ｐ型ウェル２５Ｂ-4には、高濃度Ｎ＋型ウェル２６Ｂ-4、高濃度Ｐ＋型ウェル２７Ｂ-4が、さらに形成されている。

Ｎ型ウェル２２-4には、第１６の実施形態と同様に、バイアス電位として外部高電位電源ＶＣＣが供給される。また、Ｐ型ウェル２５Ｂ-2には、バイアス電位として外部低電位電源ＶＳＳが供給される。

内部電圧発生器５１-4は、Ｐ＋型ウェル２３Ａ-4に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２４Ａ-4に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２４Ａ-4には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２３Ａ-4には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。内部電圧発生器５１-4は、電位差（ＶＣＣ−ＶＳＳ）により動作され、正の値を持つ内部電位ＶＤＤ’と、負の値を持つ内部電位ＶＢＢとを発生させる。

なお、現在のＤＲＡＭでは、ワード線（図示せず）を昇圧駆動するための電位ＶＰＰ、キャパシタのプレート電極に与えられるプレート電位ＶＰＬ、データを読み出す前にビット線（図示せず）をプリチャージする時に使用されるプリチャージ電位ＶＢＬなどの内部電位があるが、この第１７の実施形態では、省略されている。同様に、これらの内部電位ＶＰＰ、ＶＰＬ、ＶＢＬを使用する周辺回路についても、省略する。

メモリセル５４-4は、Ｐ型ウェル２５Ａ-4に形成される。メモリセル５４-4は、ダイナミック型である。ダイナミック型のメモリセル５４-4は、情報を電荷として蓄えるキャパシタ（図示せず）と、このキャパシタにソースを接続し、ビット線（図示せず）にドレインを接続し、ワード線（図示せず）にゲートを接続したＮＭＯＳ（トランスファトランジスタ、図示せず）とによって構成される。Ｐウェル２５Ａ-4には、ＮＭＯＳ（トランスファトランジスタ）のバックゲートバイアスとして内部負電位ＶＢＢが供給される。

周辺回路５５-5は、Ｐ＋型ウェル２７Ｂ-4に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ｂ-4に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２６Ｂ-4には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル２７Ｂ-4には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として外部低電位電源ＶＳＳが供給される。周辺回路５５-4は、電位差（ＶＤＤ’−ＶＳＳ）により動作される。

Ｉ／Ｏ回路５３-4は、Ｐ＋型ウェル２３Ｂ−４に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２４Ｂ-4に形成されるＰＭＯＳ（図示せず）により構成される。Ｎ＋型ウェル２４Ｂ-4には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２３Ｂ-4には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。Ｉ／Ｏ回路５３-4は、電位差（ＶＣＣ−ＶＳＳ）により動作される。

また、第１６の実施形態と同様に、特に図４３（Ａ）に示すように、Ｎ型ウェル２２-4に形成されたＤＲＡＭに電源電圧を与えるためのＶＳＳ配線５０２は、Ｐ型基板１０に、バイアス電位を与えるためのＶＳＳ−ＳＵＢ配線５０１から分離されている。

このため、特に図４３（Ｂ）に示すように、第１７の実施形態に係るＤＲＡＭにおいても、ウェーハ状態でのテスト中に、ＶＳＳ配線５０２に電位ＶＳＳを供給し、ＶＳＳ−ＳＵＢ配線５０１に電位ＶＳＳ−ＳＵＢを供給することができる。

このような第１７の実施形態では、第１６実施形態と同様に、ウェーハ状態でのテスト中に、Ｎ型ウェル２２-4に形成されるＤＲＡＭの電源ＶＳＳと、Ｐ型基板１０のバイアス電位ＶＳＳ−ＳＵＢとを別々に与えることができるので、ウェーハに形成された複数のチップを同時にテストしても、各チップの電源のリップルを低減できる構造である。したがって、マルチテストを行っても、精度の高いテストを行うことができ、ウェーハ段階での製品検査における歩留りを向上できる。

図４４は、この発明の第１８の実施形態に係るFlash-ＥＥＰＲＯＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４４Ｂ−４４Ｂ線に沿う断面図である。図４４（Ａ）、（Ｂ）では、Flash-ＥＥＰＲＯＭを構成する回路ブロックを、内部電圧を発生させる内部電圧発生器５１-5、情報を記憶するメモリセル５４-5、データをメモリセルに書き込む、およびメモリセルから読み出すメモリ周辺回路５５-5、Ｉ／Ｏ回路５３-5の４つのブロックに大別する。

図４４（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１０には、大きなＮ型ウェル２２-5が形成されている。ＥＥＰＲＯＭを構成する４つの回路ブロック、即ち、内部電圧発生器５１-5、メモリセル５４-5、周辺回路５５-5、Ｉ／Ｏ回路５３-5はそれぞれ、この大きなウェル２２-5に配置される。

Ｎ型ウェル２２-5には、Ｐ型ウェル２５Ａ-5、２５Ｂ-5、２５Ｃ-5、２５Ｄ-5が形成されている。これらＰ型ウェルのうち、Ｐ型ウェル２５Ｂ-5には、高濃度Ｎ＋型ウェル２６Ｂ-5、高濃度Ｐ＋型ウェル２７Ｂ-5が形成されている。同様に、Ｐ型ウェル２５Ｃ-5には、高濃度Ｎ＋型ウェル２６Ｃ-5、高濃度Ｐ＋型ウェル２７Ｃ-5が形成され、Ｐ型ウェル２５Ｄ-5には、高濃度Ｎ＋型ウェル２６Ｄ-5、高濃度Ｐ＋型ウェル２７Ｄ-5が形成されている。

Ｎ型ウェル２２-5のバイアス電位は、Flash-ＥＥＰＲＯＭの基本的な３つの動作モードによって、切り換えられる。まず、データ書き込みモード（ＷＲＩＴＥ）の時、Ｎ型ウェル２２-5には、外部高電位電源ＶＣＣ、もしくは図示するように内部電源ＶＤＤ’にバイアスされる。また、データ読み出しモード（ＲＥＡＤ）の時、データ書き込みモード（ＷＲＩＴＥ）と同様に、Ｎ型ウェル２２-5には、外部高電位電源ＶＣＣ、もしくは図示するように内部電源ＶＤＤ’にバイアスされる。また、データ消去モード（ＥＲＡＳＥ）の時、Ｎ型ウェル２２-5には、電源ＶＣＣよりも高い正の電位である電位ＶＥＥにされる。

また、Ｐ型ウェル２５Ｂ-5、２５Ｃ-5、２５Ｄ-5はそれぞれ、外部低電位電源ＶＳＳにバイアスされる。

内部電圧発生器５１-5は、Ｐ＋型ウェル２７Ｂ-5に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ｂ-5に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２６Ｂ-5には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２７Ｂ-5には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。内部電圧発生器５１-5は、電位差（ＶＣＣ−ＶＳＳ）により動作され、正の値を持つ内部電位ＶＤＤ’、電源ＶＣＣよりも高い正の値を持つ内部電位ＶＥＥ、負の値を持つ内部電位ＶＢＢとを発生させる。

なお、現在のFlash-ＥＥＰＲＯＭ、特にＮＡＮＤ型では、データを書き込む時に、書き込み選択されたワード線（図示せず）に与える電位ＶＰＰ、同様に書き込み非選択の他のワード線に与える電位ＶＭ等の内部電位、もしくは外部から与えられる電位があるが、この第１８の実施形態では、省略されている。同様に、これらの電位ＶＰＰ、ＶＭを使用する周辺回路についても、省略する。

メモリセル５４-5は、Ｐ型ウェル２５Ａ-5に形成される。メモリセル５４-5は、不揮発性型である。不揮発性型のメモリセル５４-5は、情報をトランジスタのしきい値電圧に置換して記憶するしきい値可変型のトランジスタにより構成される。しきい値可変型のトランジスタは、ゲート絶縁膜中に、浮遊ゲートを有し、ここに蓄積された電子の量に応じて、しきい値電圧を変化させる。さらに、メモリセル５４-5は、しきい値可変型のトランジスタが８個、あるいは１６個直列に接続された、いわゆるユニットセルになっており、ＮＡＮＤ型である。ユニットセルのソースは、ソース線（図示せず）に、ドレインはビット線（図示せず）に接続される。

Ｐ型ウェル２５Ａ-5のバイアス電位は、Flash-ＥＥＰＲＯＭの基本的な３つの動作モードによって、切り換えられる。まず、データ書き込みモード（ＷＲＩＴＥ）の時、Ｐ型ウェル２５Ａ-5のバイアス電位は、負の内部電位ＶＢＢにされる。また、データ読み出しモード（ＲＥＡＤ）の時には、電源ＶＳＳにされる。また、データ消去モード（ＥＲＡＳＥ）の時には、電位ＶＥＥにされる。

周辺回路５５-5は、Ｐ＋型ウェル２７Ｃ-5に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ｃ-5に形成されるＰＭＯＳ（図示せず）により構成される。Ｎ＋型ウェル２６Ｃ-5には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル２７Ｃ-5には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として外部低電位電源ＶＳＳが供給される。周辺回路５５-5は、電位差（ＶＤＤ’−ＶＳＳ）により動作される。

Ｉ／Ｏ回路５３-5は、Ｐ＋型ウェル２７Ｄ-5に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ｄ-5に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２６Ｄ-5には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２７Ｂ-5には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。Ｉ／Ｏ回路５３-5は、電位差（ＶＣＣ−ＶＳＳ）により動作される。

また、第１６、第１７の実施形態と同様に、特に図４４（Ａ）に示すように、Ｎ型ウェル２２-5に形成されたFlash-ＥＥＰＲＯＭに電源電圧を与えるためのＶＳＳ配線５０２は、Ｐ型基板１０にバイアス電位を与えるためのＶＳＳ−ＳＵＢ配線５０１から分離されている。

このような第１８の実施形態に係るFlash-ＥＥＰＲＯＭでは、第１６、第１７の実施形態と同様に、特に図４４（Ｂ）に示すように、ウェーハ状態でのテスト中に、ＶＳＳ配線５０２に電位ＶＳＳを供給し、ＶＳＳ−ＳＵＢ配線５０１に電位ＶＳＳ−ＳＵＢを供給することができる。

したがって、ウェーハ状態でのテスト中に、Flash-ＥＥＰＲＯＭの電源ＶＳＳと、Ｐ型基板１０のバイアス電位ＶＳＳ−ＳＵＢとを別々に与えることができるので、マルチテストを行っても、精度の高いテストを行うことができ、ウェーハ段階での製品検査における歩留りを向上できる。

図４５はこの発明の第１９の実施形態に係るＤ／Ａコンバータを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４５Ｂ−４５Ｂ線に沿う断面図である。図４５（Ａ）、（Ｂ）には、Ｄ／Ａコンバータを構成する回路ブロックを、内部電圧を発生させる内部電圧発生器５１-2、アナログ回路５６-6、デジタル回路５７-6、およびＩ／Ｏ回路５３-6の３つのブロックに大別する。

図４５（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１０には、大きなＮ型ウェル２２-6が形成されている。Ｄ／Ａコンバータを構成する３つの回路ブロック、即ち、内部電圧発生器５１-6、アナログ回路５６-6、デジタル回路５７-6、Ｉ／Ｏ回路５３-6はそれぞれ、この大きなウェル２２-6に配置される。

Ｎ型ウェル２２-6には、高濃度Ｐ＋型ウェル２３Ａ-6、２３Ｂ-6、高濃度Ｎ＋型ウェル２４Ａ-6、２４Ｂ-6、Ｐ型ウェル２５Ａ-6、２５Ｂ-6が形成されている。Ｐ型ウェル２５Ａ-6には、高濃度Ｎ＋型ウェル２６Ａ-6、高濃度Ｐ＋型ウェル２７Ａ-6が、さらに形成されている。また、Ｐ型ウェル２５Ｂ-6には、高濃度Ｎ＋型ウェル２６Ｂ-6、高濃度Ｐ＋型ウェル２７Ｂ-6が、形成されている。

Ｎ型ウェル２２-6には、バイアス電位として外部高電位電源ＶＣＣが供給される。また、Ｐ型ウェル２５Ａ-6、２５Ｂ-6それぞれには、バイアス電位として外部低電位電源ＶＳＳが供給される。

内部電圧発生器５１-6は、Ｐ＋型ウェル２３Ａ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２４Ａ-6に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２４Ａ-6には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２３Ａ-6には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。内部電圧発生器５１-6は、電位差（ＶＣＣ−ＶＳＳ）により動作され、アナログ回路用の内部電位ＶＤＤ’と、デジタル回路用の内部電位ＶＤＤ’’とを発生させる。

アナログ回路５６-6は、Ｐ＋型ウェル２７Ａ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ａ-6に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２６Ａ-6には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として内部電位ＶＤＤ’が供給される。また、Ｐ＋型ウェル２７Ａ-6には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。アナログ回路５６-6は、電位差（ＶＤＤ’−ＶＳＳ）により動作される。

デジタル回路５７-6は、Ｐ＋型ウェル２７Ｂ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ｂ-6に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２６Ｂ-6には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として内部電位ＶＤＤ’’が供給される。また、Ｐ＋型ウェル２７Ｂ-6には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。デジタル回路５７-6は、電位差（ＶＤＤ’’−ＶＳＳ）により動作される。

Ｉ／Ｏ回路５３-6は、Ｐ＋型ウェル２３Ｂ-6に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２４Ｂ-6に形成されるＰＭＯＳ（図示せず）によって構成される。Ｎ＋型ウェル２４Ｂ-6には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、電源ＶＣＣが供給される。また、Ｐ＋型ウェル２３Ｂ-6には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、外部低電位電源ＶＳＳが供給される。Ｉ／Ｏ回路５３-6は、電位差（ＶＣＣ−ＶＳＳ）により動作され、所定の信号出力および信号入力を行う。

また、特に図４５（Ａ）に示すように、第１６〜第１８の実施形態と同様に、Ｎ型ウェル２２-6に形成されたＤ／Ａコンバータに電源電圧を与えるためのＶＳＳ配線５０２は、Ｐ型基板１０にバイアス電位を与えるためのＶＳＳ−ＳＵＢ配線５０１から分離されている。

このような第１９の実施形態に係るＤ／Ａコンバータでは、特に図４５（Ｂ）に示すように、第１６〜第１８の実施形態と同様に、ウェーハ状態でのテスト中に、ＶＳＳ配線５０２に電位ＶＳＳを供給し、ＶＳＳ−ＳＵＢ配線５０１に電位ＶＳＳ−ＳＵＢを供給することができる。

したがって、ウェーハ状態でのテスト中に、Ｄ／Ａコンバータの電源ＶＳＳと、Ｐ型基板１０のバイアス電位ＶＳＳ−ＳＵＢとを別々に与えることができるので、マルチテストを行っても、精度の高いテストを行うことができ、ウェーハ段階での製品検査における歩留りを向上できる。

次に、この発明の第２０の実施形態を説明する。

この第２０の実施形態は、一枚のウェーハに形成されている複数のチップを、同時にテストしても、上述した電源のリップルを小さくでき、さらに高精度なテストを行い得る半導体集積回路装置を提供しようとするものである。

集積回路を構成する回路ブロックの中で、最も電源にリップルを発生させる回路ブロックは、Ｉ／Ｏ回路である。Ｉ／Ｏ回路のうち、特に出力回路は、半導体集積回路装置の外部端子（例えば図３９に示したリード端子）を、ほぼ直接にドライブする。つまり、出力回路は、チップ内に配線されたＶＣＣ配線（例えば図４２（Ａ）に示すＶＣＣ配線５０５）から電流を外部端子に流し、この外部端子を、充電する。あるいは外部端子からチップ内に配線されたＶＳＳ配線（例えば図４２（Ａ）に示すＶＳＳ配線５０２）に電流を流し、この外部端子を、放電する。特に外部端子の容量は、集積回路の内部配線の容量に比べて大きい。このため、出力回路が外部端子をドライブする時に発生するＶＣＣ配線の電位の低下、あるいはＶＳＳ配線の電位の上昇は、内部回路をドライブする場合に比べ、かなり大きなものになる。この結果、例えば図４２（Ａ）に示すＶＣＣパッド５０６、ＶＳＳパッド５０４に現れる電源のリップルは、大きくなる。

第２０の実施形態では、この事情に着目し、ＶＣＣパッド５０６、ＶＳＳパッド５０４に現れる電源のリップルを、より小さくすることを目的とする。

以下、第２０の実施形態を、ＤＲＡＭを例に取り、説明する。

図４６はこの発明の第２０の実施形態に係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４６Ｂ−４６Ｂ線に沿う断面図である。なお、図４６（Ａ）、（Ｂ）において、図４２（Ａ）、（Ｂ）と同一の部分には同一の参照符号を付し、異なる部分についてのみ説明する。

図４６（Ａ）、（Ｂ）に示すように、第２０の実施形態に係るＤＲＡＭが、第１７の実施形態に係るＤＲＡＭと特に異なる部分は、Ｉ／Ｏ回路５３’-4である。Ｉ／Ｏ回路５３’-4は、Ｎ型ウェル２２-4に形成されたＰ型ウェル２５Ｃ-4に形成される。Ｐ型ウェル２５Ｃ-4のバイアス電位は、ＶＳＳ配線５０２からではなく、別の電源配線から与えられる。図４６（Ａ）、（Ｂ）に示すＤＲＡＭでは、別の電源配線として、負の内部電位ＶＢＢの配線５５１から与えられる例を示している。負の内部電位ＶＢＢは、内部電位発生回路５１-4により発生され、配線５５１を介して、Ｐ型ウェル２５Ｃ-4に与えられる。これは、ＶＳＳでも良いが、その時には、ＶＳＳ配線５０２、ＶＳＳ−ＳＵＢ配線５０１の他に、別のＶＳＳ−ＷＥＬＬ配線をチップ内部に設け、テスト中には、ＶＳＳ配線５０２、ＶＳＳ−ＳＵＢ配線５０１、ＶＳＳ−ＷＥＬＬ配線それぞれに、別々のＶＳＳレベルの電位を与えるようにするのが望ましい。

また、Ｐ型ウェル２５Ｃ-4には、高濃度Ｎ＋型ウェル２６Ｃ-4、高濃度Ｐ＋型ウェル２７Ｃ-4が形成されている。

Ｉ／Ｏ回路５３’-4は、Ｐ＋型ウェル２７Ｃ-4に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６Ｃ-4に形成されるＰＭＯＳ（図示せず）により構成される。Ｎ＋型ウェル２６Ｃ-4には、ＰＭＯＳのバックゲートバイアス、およびＰＭＯＳのソース電位として、正の内部電位ＶＣＣが供給される。正の内部電位ＶＤＤ’’は、内部電位発生回路５１-4により発生され、ＶＣＣ配線５０５とは異なった配線５５２を介して、Ｎ＋型ウェル２６Ｃ-4に与えられる。また、Ｐ＋型ウェル２７Ｃ-4には、ＮＭＯＳのバックゲートバイアス、およびＮＭＯＳのソース電位として、負の内部電位ＶＢＢが供給される。Ｉ／Ｏ回路５３-4は、電位差（ＶＤＤ’’−ＶＢＢ）により動作される。

このようなＤＲＡＭでは、Ｉ／Ｏ回路５３’-4の、特に出力回路が、図示せぬ外部端子を充電する時、ＶＣＣ配線５０５とは異なった配線５５２から電流を外部端子に向けて流す。また、外部端子を放電する時、ＶＳＳ配線５０２とは異なった配線５５１に電流を流す。これにより、充電電流／放電電流は、ＶＣＣ配線５０５から直接に流れる、あるいはＶＳＳ配線５０２に直接に流れ込むことは無くなる。したがって、Ｉ／Ｏ回路５３’-4の出力回路が、外部端子をドライブする時に発生する、ＶＣＣ配線の電位の低下する事情、あるいはＶＳＳ配線の電位の上昇する事情はそれぞれ改善され、ＶＣＣパッド５０６、ＶＳＳパッド５０４に現れる電源のリップルを、より小さくすることができる。

このように、チップが動作することにより発生する微小な電源のリップルが、さらに小さくなることにより、一枚のウェーハに形成されている複数のチップを、同時にテストした時、さらに高精度なテストを行うことができる。

なお、第２０の実施形態に係る半導体集積回路装置が有するＩ／Ｏ回路は、ＤＲＡＭ製品のみならず、プロセッサ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、ＳＲＡＭ等、現在、知られている様々な半導体集積回路装置製品に使用できることは、もちろんである。

次に、第２１の実施形態を説明する。

第２１の実施形態は、第２０の実施形態に係る半導体集積回路装置を、システムオンシリコン技術を用いた半導体集積回路装置に適用した例である。

図４７はこの発明の第２１の実施形態に係る半導体集積回路装置の平面図である。なお、図４７において、図４２（Ａ）、（Ｂ）〜図４６（Ａ）、（Ｂ）と同一の部分には同一の参照符号を付し、異なる部分についてのみ説明する。

図４７に示すように、第２１の実施形態に係る半導体集積回路装置は、第１６〜第１９の実施形態により説明した、プロセッサ、ＤＲＡＭ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバータの結合により構築される半導体装置システムを、一つの基板１０の上に集積したものである。（以下、１チップ混載型の半導体集積回路装置という。）
さらに、１チップ混載型の半導体集積回路装置のＩ／Ｏ回路には、第２０の実施形態により説明したＩ／Ｏ回路を使用している。

Ｉ／Ｏ回路５３’-2は、４つある機能ブロックのうち、プロセッサブロックに配置されている。プロセッサが形成されるＮ型ウェル２２-2には、Ｐ型ウェル２５Ａ-2が形成され、Ｉ／Ｏ回路５３’-2は、Ｐ型ウェル２５Ａ-2に形成されている。Ｐ型ウェル２５Ａ-2のバイアス電位は、ＶＳＳ配線５０２からではなく、別の電源配線から与えられる。図４７に示す半導体集積回路装置では、別の電源配線として、負の内部電位ＶＢＢの配線５５１から与えられる例を示している。負の内部電位ＶＢＢは、内部電位発生回路５１-2により発生され、配線５５１を介して、Ｐ型ウェル２５Ａ-2に与えられる。

Ｉ／Ｏ回路５３’-2は、図４６（Ａ）、（Ｂ）により説明したＩ／Ｏ回路５３’-4と同様のものであり、詳細な構成は、図４６（Ａ）、（Ｂ）を参照して説明した通りのものである。

このような１チップ混載型の半導体集積回路装置では、第２０の実施形態と同様に、Ｉ／Ｏ回路５３’-2の、特に出力回路が、図示せぬ外部端子を充電する時、ＶＣＣ配線５０５とは異なった配線５５２から電流を外部端子に向けて流す。また、外部端子を放電する時、ＶＳＳ配線５０２とは異なった配線５５１に電流を流す。したがって、チップが動作することにより発生する微小な電源のリップルを、さらに小さくでき、一枚のウェーハに形成されている複数のチップを、同時にテストした時、さらに高精度なテストを行うことができる。

ところで、１チップ混載型の半導体集積回路装置のテストでは、チップ全体におけるテストの他、各機能ブロック毎のテストがあることは上述した通りである。テストの精度の向上は、チップ全体におけるテストばかりでなく、各機能ブロック個々のテストにおいても、図られるべきである。

１チップ混載型の半導体集積回路装置では、各機能ブロックどうしが、チップ内部に形成されたインターフェース回路（Ｉ／Ｆ回路）を介して互いに結合されることがある。この場合のＩ／Ｆ回路は、図４２（Ａ）、（Ｂ）〜図４５（Ａ）、（Ｂ）に示したＩ／Ｏ回路５３-2、５３-4、５３-5、５３-6と同様の構成で良い。しかし、各機能ブロックが発生させる電源のリップルの影響が、少なからずあることが予想される。

この事情に鑑み、図４７に示す１チップ混載型の半導体集積回路装置が有するＩ／Ｆ回路５８’-2、５８’-4、５８’-5、５８’-6では、その電源を、Ｉ／Ｏ回路５３’-2、５３’-4の構成と同様に、ＶＣＣ配線５０５、ＶＳＳ配線５０２から分離している。このようにすることで、各機能ブロックがそれぞれ発生させる電源のリップルを小さくできる。

したがって、各機能ブロックが動作することにより発生する微小な電源のリップルを、さらに小さくでき、一枚のウェーハに形成されている複数のチップの各機能ブロックを同時にテストした時、さらに各機能ブロック毎に高精度なテストを行うことができる。

次に、この発明の第２２の実施形態を説明する。

第２２の実施形態は、いくつかの異なったレベルの電源電圧ＶＣＣに対応できるＩ／Ｏ回路を備えた半導体集積回路装置に関している。

現在の半導体製品の電源電圧ＶＣＣは、５Ｖの製品の他、例えば６４ＭＤＲＡＭなど高集積度メモリを中心に、３．３Ｖの製品がある。

これら半導体製品を結合して構築される半導体装置システムにおいては、当然ながら、電源電圧レベルが異なった製品が、一つの回路基板上に混在される。電源電圧レベルが異なった製品を混在させて構築されるシステムでは、それら製品どうし結合させるために、インターフェース回路が搭載されている。異なった電源電圧レベルの製品どうしは、回路基板上で、インターフェース回路を介して、互いに結合される。

しかし、このようなシステムでは、インターフェース回路が搭載されるために、（１）回路基板のサイズ縮小が難しい、（２）インターフェース回路を介して信号（データ）のやりとりが行われるため、信号の遅延が生ずる、（３）インターフェース回路を購入するので、システム自体の価格が高くなる、などの事情が生じている。

このような事情を解消するため、現在では、チップに、インターフェース機能を組み込む技術が主流となりつつある。簡単には、Ｉ／Ｏ回路の動作電圧を５Ｖ（ＶＣＣＡ［５Ｖ］−ＶＳＳ［０Ｖ］）から、Ｉ／Ｏ回路の動作電圧を（ＶＣＣＢ［３．３Ｖ］−ＶＳＳ［０Ｖ］）に切り換えてしまう。このようなＩ／Ｏ回路では、Ｉ／Ｏ回路の動作電圧が５Ｖの時、その出力振幅は約５Ｖ、また、動作電圧が３．３Ｖの時、その出力振幅は約３．３Ｖになる。

このようなＩ／Ｏ回路を備えた半導体製品では、そのＩ／Ｏ回路の出力振幅が５Ｖ、および３．３Ｖのいずれにもなるので、電源電圧が５Ｖの製品、３．３Ｖの製品のいずれにも、インターフェース回路を介することなく結合させることができる。

しかし、このような製品には、Ｉ／Ｏ回路の動作電圧が５Ｖの時と、Ｉ／Ｏ回路の動作電圧が３．３Ｖの時とで、入出力特性が微妙に変化する、という事情がある。入出力特性の微妙な変化は、５Ｖと３．３Ｖとをインターフェースしている現状では、無視できる範囲にあるが、３．３Ｖと２．５Ｖとをインターフェースするような将来には、無視できなくなる、と予想される。なぜならば電源電圧が、現状よりも下がれば、上述したように半導体集積回路装置の動作電圧マージンは厳しくなる事情があるためである。

さらにはシステム内におけるデータ転送速度は、現状よりも遙かに向上していくことが見込まれている。データ転送速度が向上すれば、入出力特性のスペックは、より厳しくなる、という事情もある。

そこで、第２２の実施形態では、いくつかの異なったレベルの電源電圧ＶＣＣに対応できるＩ／Ｏ回路を備えた半導体集積回路装置において、Ｉ／Ｏ回路の出力特性を悪化させることなく、電源電圧ＶＣＣの各レベル毎に、ほぼ一定にできる半導体集積回路装置を提供する。

図４８は、この発明の第２２の実施形態に係る半導体集積回路装置を用いて構成されるシステムを概略的に示す図で、（Ａ）図は、電源電圧のレベルが同じ製品どうしを結合したシステムを示す図、（Ｂ）は、電源電圧のレベルが異なった製品どうしを結合したシステムを示す図である。

図４８（Ａ）に示すように、プロセッサ５０８Ａと、このプロセッサ５０８Ａがメモリとして扱うＤＲＡＭ５０８Ｂとがある。プロセッサ５０８ＡおよびＤＲＡＭ５０８Ｂの電源電圧はそれぞれ、３．３Ｖ（ＶＣＣ＝３．３Ｖ、ＶＳＳ＝０Ｖ）である。

ＤＲＡＭ５０８Ｂのチップには、Ｉ／Ｏ回路５３-4と、内部回路５９Ｂとが形成されている。その内部回路５９Ｂには、例えば図４３（Ａ）、（Ｂ）に示した、内部電位発生回路５１-4、メモリセル５４-4、周辺回路５５-5などが含まれる。Ｉ／Ｏ回路５３-4および内部回路５９Ｂにはそれぞれ、高電位ＶＣＣが、ＶＣＣ配線５０５を介して与えられる。

プロセッサ５０８Ａのチップには、第２２の実施形態に係るＩ／Ｏ回路５３’’と、内部回路５９Ａとが形成されている。その内部回路５９Ａには、例えば図４２（Ａ）、（Ｂ）に示した、内部電位発生回路５１-2、ロジック回路５２-2などが含まれる。内部回路５９Ａには、高電位ＶＣＣが、ＶＣＣ配線５０５Ａを介して与えられる。Ｉ／Ｏ回路５３’’には、高電位ＶＣＣが、ＶＣＣ配線５０５Ａと異なったＶＣＣ配線５０５Ｂを介して与えられる。ＶＣＣ配線５０５Ａは、外部電源端子５７０に接続され、ＶＣＣ配線５０５Ｂは、外部電源端子５７０とは異なった外部電源端子５７１に接続されている。

また、図４８（Ｂ）に示すように、ＤＲＡＭ５０８Ｂの電源電圧が２．５Ｖ（ＶＣＣＢ＝２．５Ｖ、ＶＳＳ＝０Ｖ）のとき、プロセッサ５０８ＡのＩ／Ｏ回路５３’’には、高電位ＶＣＣＢ（２．５Ｖ）が、ＶＣＣ配線５０５Ａと異なったＶＣＣ配線５０５Ｂを介して与えられる。なお、内部回路５９Ａには、高電位ＶＣＣＡ（３．３Ｖ）が、ＶＣＣ配線５０５Ａを介して与えられる。

次に、Ｉ／Ｏ回路５３’’の具体的な構造および回路を説明する。

図４９は、この発明の第２２の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４９Ｂ−４９Ｂ線に沿う断面図である。なお、図４９（Ａ）、（Ｂ）には、Ｉ／Ｏ回路５３’’の近傍のみを示す。

図４９（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１０には、大きなＮ型ウェル２２が形成されている。Ｉ／Ｏ回路５３’’および内部回路（図示せず）はそれぞれ、この大きなウェル２２に配置される。

Ｎ型ウェル２２には、Ｐ型ウェル２５が形成されている。Ｐ型ウェル２５には、高濃度Ｎ＋型ウェル２６、高濃度Ｐ＋型ウェル２７がそれぞれ形成されている。

Ｎ型ウェル２２には、バイアス電位として外部高電位電源ＶＣＣＡが供給される。また、Ｐ型ウェル２５には、バイアス電位として外部低電位電源ＶＳＳが供給される。

Ｉ／Ｏ回路５３’’は、Ｐ＋型ウェル２７に形成されるＮＭＯＳ（図示せず）、およびＮ＋型ウェル２６に形成されるＰＭＯＳ（図示せず）により構成される。Ｎ＋型ウェル２６には、ＰＭＯＳのバックゲートバイアスとして電位Ｖｂｐが供給され、Ｐ＋型ウェル２７には、ＮＭＯＳのバックゲートバイアスとして電位Ｖｂｎが供給される。Ｉ／Ｏ回路５３’’は、電位差（ＶＣＣＢ−ＶＳＳ）により動作される。

電位Ｖｂｐ、Ｖｂｎはそれぞれ、Ｉ／Ｏ回路５３’’の動作電圧（ＶＣＣＢ−ＶＳＳ、以下インターフェース電圧という）が３．３Ｖの時と、２．５Ｖの時とで、その値が変化される。電位Ｖｂｐ、Ｖｂｎをそれぞれ、Ｉ／Ｏ回路５３’’のインターフェース電圧のレベルに応じて変化させることで、Ｉ／Ｏ回路５３’’の回路しきい値電圧を、インターフェース電圧が３．３Ｖの時と、２．５Ｖの時とで互いに変えることができる。このようにＩ／Ｏ回路５３’’の回路しきい値電圧を、そのインターフェース電圧のレベルに応じて変えることで、入出力特性の微妙な変化を、さらに小さくすることができる。

例えばインターフェース電圧３．３Ｖの時の回路しきい値電圧を“Ｖｔｈ＝１．０Ｖ”と仮定した時、インターフェース電圧２．５Ｖの時の回路しきい値電圧を“Ｖｔｈ＝１．０Ｖ”よりも低くする。例えば“Ｖｔｈ＝０．７Ｖ”にする。このようにすることで、入力回路においては、約２．５Ｖの電圧振幅を持つ入力信号の“１”、“０”のレベルの検知を、約３．３Ｖの電圧振幅の時と同等のタイミングで行うことができる。また、出力回路においては、約３．３Ｖの電圧振幅を持つ内部信号の“１”、“０”の、約２．５Ｖの電圧振幅を持つ出力信号の“０”、“１”への変換を、約３．３Ｖの電圧振幅の時と同等のタイミングで行うことができる。

このように第２２の実施形態に係る半導体集積回路装置が有するＩ／Ｏ回路５３’’によれば、インターフェース電圧３．３Ｖの時の入出力特性と、２．５Ｖの時の入出力特性との差を縮小でき、Ｉ／Ｏ回路５３’’の入出力特性の変化を、さらに小さくすることができる。

また、インターフェース電圧に応じたＩ／Ｏ回路５３’’の入出力特性の変化が小さくなれば、インターフェース電圧が３．３Ｖの時にＩ／Ｏ回路５３’’が発生させる電源のリップルと、インターフェース電圧が２．５Ｖの時にＩ／Ｏ回路５３’’が発生させる電源のリップルとが、互いに均一化されるようになる。このため、一枚のウェーハに形成されている複数のチップを、同時にテストした時、例えば予測できないような高調波の発生を抑制でき、高精度なテストを行うことができる。

このようなＩ／Ｏ回路５３’’を、第１〜第１５の実施形態および第２１の実施形態により説明した、１チップ混載型の半導体集積回路装置に組み込むことで、インターフェース回路を組み込むことなく、電源電圧の異なる他の半導体装置製品や電気機器に接続でき、システムの拡張を容易に実施できる、という利点が得られる。もちろん、Ｉ／Ｏ回路５３’’を、第１６〜第２０の実施形態により説明した、単機能の半導体集積回路装置に組み込んでも、同様の利点を得ることができ、システムの構築が容易となる。そして、構築されたシステムにおいては、そのシステムの拡張を容易に実施できるようになる。

次に、電位Ｖｂｐ、Ｖｂｎを発生させるための、バックゲートバイアス電位設定回路の一例を説明する。

図５０は、この発明の第２２の実施形態に係る半導体集積回路装置が有するバックゲートバイアス電位設定回路を示す図で、（Ａ）図は構成図、（Ｂ）図は電源電圧とウェルバイアス電位との関係を示す図である。

図５０（Ａ）に示すように、バックゲートバイアス電位設定回路６０は、電源ＶＣＣが、３．３Ｖか、２．５Ｖかを検知するＶＣＣレベル検知回路６１と、検知回路６１からの検知信号に応じて電位Ｖｂｐの電位を切り換えるＮ型ウェル（２６）電位切換回路６２、および電位Ｖｂｎの電位を切り換えるＰ型ウェル（２７）電位切換回路６３とから構成されている。

図５０（Ｂ）に、電源ＶＣＣの値と、電圧設定回路６０が出力する電位Ｖｂｐ、Ｖｂｎとの関係を示す。

図５０（Ｂ）に示すように、内部回路の動作電圧ＶＣＣＡが３．３Ｖ、インターフェース電圧ＶＣＣＢが２．５Ｖの時、設定信号ＣＯＮＴ．Ｖを“１”レベルとする。設定信号ＣＯＮＴ．Ｖが“１”レベルの時、検知回路６１は、切換回路６２、６３を活性にする信号を出力する。切換回路６２が活性の間、切換回路６２は、約４．５Ｖの電位Ｖｂｐを出力する。同様に切換回路６３が活性の間、切換回路６３は、約−１．５Ｖの電位Ｖｂｎを出力する。

また、内部回路の動作電圧ＶＣＣＡおよびインターフェース電圧ＶＣＣＢがともに３．３Ｖの時、設定信号ＣＯＮＴ．Ｖを“０”レベルとする。設定信号ＣＯＮＴ．Ｖが“０”レベルの時、検知回路６１は、切換回路６２、６３を非活性とする。切換回路６２が非活性の間、切換回路６２は、約３．３Ｖ（＝ＶＣＣＢ）の電位Ｖｂｐを出力する。同様に切換回路６３が非活性の間、切換回路６３は、約０Ｖ（＝ＶＳＳ）の電位Ｖｂｎを出力する。

なお、検知回路６１、切換回路６２、６３はそれぞれ、図５０（Ｂ）の入力と出力との関係に示すように、基本的に、設定信号ＣＯＮＴ．Ｖのレベルが“１”か“０”かで、電位Ｖｂｐの値および電位Ｖｂｎの値をそれぞれ切り換える回路である。したがって、電位Ｖｂｐ＝４．５Ｖ、電位Ｖｂｎ＝−１．５Ｖをそれぞれ、内部電位発生回路で発生させておけば、検知回路６１、切換回路６２、６３はそれぞれ、ロジック回路の組み合わせで形成することができる。

また、切換回路６２にインターフェース電位ＶＣＣＢ（２．５Ｖか、３．３Ｖ）、あるいは電源ＶＣＣ（３．３Ｖ）を昇圧する昇圧回路を組み込み、切換回路６２が活性の間、インターフェース電位ＶＣＣＢ、あるいは電源ＶＣＣを昇圧して電位Ｖｂｐを４．５Ｖとしても良い。この場合、切換回路６２が非活性の間は、インターフェース電位ＶＣＣＢ、あるいは電源ＶＣＣを利用して、電位Ｖｂｐを３．３Ｖにする。

同様に、切換回路６３に低電位電源ＶＳＳ（０Ｖ）を降圧する降圧回路を組み込み、切換回路６３が活性の間、低電位電源ＶＳＳ（０Ｖ）を降圧して電位Ｖｂｐを−１．５Ｖとしても良い。この場合、切換回路６３が非活性の間は、低電位電源ＶＳＳを利用して、電位Ｖｂｐを０Ｖにする。

次に、Ｉ／Ｏ回路５３’’の回路の一例を説明する。

図５１は、この発明の第２２の実施形態に係る半導体集積回路装置が有する入力回路および出力回路の回路図である。

図５１に示すように、出力回路７０、および入力回路７１はそれぞれ、ＣＭＯＳ型のインバータである。

出力回路７０は、ソースを、インターフェース電圧ＶＣＣＢに接続したＰＭＯＳ７２と、ドレインを、ＰＭＯＳ７２のドレインに接続し、ソースを、低電位電源ＶＳＳに接続したＮＭＯＳ７３とを含む。ＰＭＯＳ７２のゲート、およびＮＭＯＳ７３のゲートにはそれぞれ、内部信号ｄｏｕｔが供給される。また、ＰＭＯＳ７２のドレインとＮＭＯＳ７３のドレインとの接続ノードは、図示せぬ出力パッドに接続される。内部信号ｄｏｕｔが“０”レベルの時、ＰＭＯＳ７２は、図示せぬ外部端子を、出力パッドを介してインターフェース電圧ＶＣＣＢのレベルに充電する。また、内部信号ｄｏｕｔが“１”レベルの時、ＮＭＯＳ７３は、外部端子を、出力パッドを介して電源ＶＳＳレベルに放電する。このようにして、“１”、“０”の論理レベルを持つ内部信号ｄｏｕｔはそれぞれ、“０”、“１”の論理レベルを持つ出力信号Ｄｏｕｔに変換される。

入力回路７１は、ソースを、高電位電源ＶＣＣＡに接続したＰＭＯＳ７４と、ドレインを、ＰＭＯＳ７４のドレインに接続し、ソースを、低電位電源ＶＳＳに接続したＮＭＯＳ７５とを含む。ＰＭＯＳ７４のゲート、およびＮＭＯＳ７５のゲートにはそれぞれ、図示せぬ入力パッドを介して入力信号Ｄｉｎが供給される。また、ＰＭＯＳ７４のドレインとＮＭＯＳ７５のドレインとの接続ノードは、内部信号ｄｉｎの出力ノードである。入力信号Ｄｉｎが“０”レベルの時、ＰＭＯＳ７４は、内部信号ｄｉｎのレベルを、電源ＶＣＣＡのレベルとする。また、入力信号Ｄｉｎが“１”レベルの時、ＮＭＯＳ７５は、内部信号ｄｉｎのレベルを、電源ＶＳＳのレベルとする。このようにして、入力信号Ｄｉｎの、“１”、“０”の論理レベルが検知され、それぞれ“０”、“１”の論理レベルを持つ内部信号ｄｉｎとして、チップの内部回路に入力される。

ＰＭＯＳ７２、７４、ＮＭＯＳ７３、７５の断面構造を、図５２（Ａ）、（Ｂ）に示す。

図５２は、図５１に示す回路の断面構造を示す図で、（Ａ）図は出力回路の断面図、（Ｂ）図は入力回路の断面図である。

図５２（Ａ）に示すように、ＰＭＯＳ７２はＮ＋型ウェル２６’に形成され、ＰＭＯＳ７２のバックゲートには、電位Ｖｂｐが供給される。また、ＮＭＯＳ７３はＰ＋型ウェル２７’に形成され、ＮＭＯＳ７３のバックゲートには、電位Ｖｂｎが供給される。

また、図５２（Ｂ）に示すように、ＰＭＯＳ７４はＮ＋型ウェル２６’’に形成され、ＰＭＯＳ７４のバックゲートには、電位Ｖｂｐが供給される。また、ＮＭＯＳ７５はＰ＋型ウェル２７’’に形成され、ＮＭＯＳ７５のバックゲートには、電位Ｖｂｎが供給される。

ところで、Ｐ＋型ウェル２７’、２７’’は、Ｐ型ウェル２５に直接に形成されている。そして、Ｐ型ウェル２５には、電源ＶＳＳが供給され、Ｐ＋型ウェル２７’、２７’’にはそれぞれ、電位Ｖｂｎが供給されている。電位Ｖｂｎは、図５０（Ｂ）を参照して説明したように、−１．５Ｖの電位となることがある。この時、Ｐ型ウェル２５とＰ＋型ウェル２７’、２７’’との間には、１．５Ｖの電位差が生じる。この時、Ｐ型ウェル２５からＰ＋型ウェル２７’、２７’’に向けて電流が流れると、Ｐ＋型ウェル２７’、２７’’の電位−１．５Ｖが、電源ＶＳＳの電位に向かって上昇する。このような事情は、Ｐ型ウェル２５を高抵抗とし、Ｐ＋型ウェル２７’、２７’’を低抵抗とすることで解消される。好ましくはＰ型ウェル２５と、Ｐ＋型ウェル２７’、２７’’との間に、降下電圧１．５Ｖ程度の抵抗Ｒが寄生されるようする。Ｐ型ウェル２５、Ｐ＋型ウェル２７’、２７’’の抵抗値の調節は、Ｐ型不純物の濃度を調節することでできる。例えばＰ型ウェルの抵抗値は、そのＰ型不純物の濃度を高くすると低くでき、反対に、濃度を低くすると高くできる。

なお、第２２の実施形態に係る半導体集積回路装置が有するＩ／Ｏ回路は、プロセッサのみならず、ＤＲＡＭ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、ＳＲＡＭ等、現在、知られている様々な半導体集積回路装置製品、さらには、システムオンシリコン技術を用いた半導体集積回路装置製品にも適用できることは、もちろんである。

次に、この発明の第２３の実施形態を説明する。

図５３は、この発明の第２３の実施形態に係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５３Ｂ−５３Ｂ線に沿う断面図である。なお、図５３（Ａ）、（Ｂ）において、図４６（Ａ）、（Ｂ）と同一の部分には同一の参照符号を付し、異なる部分についてのみ説明する。

図５３（Ａ）、（Ｂ）に示すように、第２３の実施形態に係るＤＲＡＭが、第２０の実施形態に係るＤＲＡＭと特に異なる部分は、大きなＮ型ウェル２２を、メモリセル５４-4を配置するためのＮ型ウェル２２Ａ-4、内部電位発生回路５１-4を配置するためのＮ型ウェル２２Ｂ-4、周辺回路５５-4およびＩ／Ｏ回路５３’-4を配置するためのＮ型ウェル２２Ｃ-4毎に分離したところである。

このように、Ｎ型ウェル２２を、回路の機能毎に分離しても良い。回路の機能毎に、Ｎ型ウェルを分離することで、テスト時、他の回路の電気的ノイズの影響を受け難くなり、さらに精度の高いテストが可能になる。

次に、この発明の第２４の実施形態を説明する。

図５４は、この発明の第２４の実施形態に係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５４Ｂ−５４Ｂ線に沿う断面図である。なお、図５４（Ａ）、（Ｂ）において、図５３（Ａ）、（Ｂ）と同一の部分には同一の参照符号を付し、異なる部分についてのみ説明する。

図５４（Ａ）、（Ｂ）に示すように、第２４の実施形態に係るＤＲＡＭが、第２３の実施形態に係るＤＲＡＭと特に異なる部分は、Ｎ型ウェル２２Ａ-4および２２Ｂ-4に与えられるバイアス電位と、Ｎ型ウェル２２Ｃ-4毎に与えられるバイアス電位とを、別々にしたところである。

このように、Ｎ型ウェル２２を、回路の機能毎に分離し、そして、分離されたウェル毎に、最適なバイアス電位を与えるようにしても良い。分離されたウェル毎に、最適なバイアス電位を与えるようにすることで、テスト時、他の回路の電気的ノイズの影響を受け難くなるとともに、電源のリップルもより低下させることができ、さらに精度の高いテストが可能になる。

このような第２３、第２４の実施形態に係るウェル構造は、ＤＲＡＭのみならず、プロセッサ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、ＳＲＡＭなど、様々な半導体製品に使用することができる。

次に、第２３、第２４の実施形態に係るウェル構造を使用したFlash-ＥＥＰＲＯＭを、第２５の実施形態として説明する。

図５５は、この発明の第２５の実施形態に係るFlash-ＥＥＰＲＯＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５５Ｂ−５５Ｂ線に沿う断面図である。なお、図５５（Ａ）、（Ｂ）において、図４４（Ａ）、（Ｂ）と同一の部分には同一の参照符号を付し、異なる部分についてのみ説明する。

第２５の実施形態に係るFlash-ＥＥＰＲＯＭが、第１８の実施形態に係るFlash-ＥＥＰＲＯＭと特に異なる部分は、大きなＮ型ウェル２２を、メモリセル５４-5を配置するためのＮ型ウェル２２Ａ-5、内部電位発生回路５１-5を配置するためのＮ型ウェル２２Ｂ-5、周辺回路５５-5およびＩ／Ｏ回路５３-5を配置するためのＮ型ウェル２２Ｃ-5毎に分離したところである。

このようなFlash-ＥＥＰＲＯＭでは、Ｎ型ウェル２２が、回路の機能毎に分離されているので、第２３、第２４の実施形態と同様に、テスト時、他の回路の電気的ノイズの影響を受け難くなる。よって、精度の高いテストが可能になる。

さらに、特にウェル２５Ａ-5に示されるように、分離されたウェルでは、他のウェルに関係なく、バイアス電位の切り換えが可能となる。このため、例えば周辺回路５５-5を使用してメモリセル５４-5を動作させて行うテストの時、ウェル２５Ａ-5の電位の変動が、ウェル２２Ｃ-5に伝わり難くなる。したがって、上記テストの時、精度の高いテストを行うことが可能になる。

次に、この発明の第２６の実施形態を説明する。

図５６は、この発明の第２６の実施形態に係るＤＲＡＭを示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５６Ｂ−５６Ｂ線に沿う断面図である。なお、図５６（Ａ）、（Ｂ）において、図５４（Ａ）、（Ｂ）と同一の部分には同一の参照符号を付し、異なる部分についてのみ説明する。

図５６（Ａ）、（Ｂ）に示すように、第２６の実施形態に係るＤＲＡＭが、第２３の実施形態に係るＤＲＡＭと特に異なる部分は、Ｉ／Ｏ回路５３’-4を配置するためのＮ型ウェルを、周辺回路５５-4を配置するためのＮ型ウェルから分離したところである。図中では、周辺回路５５-4がＮ型ウェル２２Ｃ-4に配置され、Ｉ／Ｏ回路５３’-4がＮ型ウェル２２Ｄ-4に配置されている。さらにメモリセル５４-4が形成されるＮ型ウェル２２Ａ-4は、内部電圧発生回路５１-4により発生された内部電位ＶＤＤ’’にバイアスされている。

Ｉ／Ｏ回路５３’-4は、電源ノイズが大きくなることは、上述した通りである。このようなＩ／Ｏ回路５３’-4を配置するウェルを、他の回路から分離することで、他の回路は、Ｉ／Ｏ回路５３’-4から発せられる電気的ノイズの影響を、受け難くなる。これにより、さらに精度の高いテストが可能になる。

さらに、メモリセル５４-4が形成されるＮ型ウェル２２Ａ-4を、外部電源ＶＣＣではなく、内部電圧発生回路５１-4により発生された内部電位ＶＤＤ’’にバイアスする。これにより、メモリセル５４-4は、外部電源ＶＣＣのリップルの影響を、さらに受け難くでき、メモリセル５４-4のテストを、精度良く行うことができる。

なお、図５６（Ａ）、（Ｂ）では、Ｉ／Ｏ回路５３’-4の高電位側電源が、外部電源ＶＣＣになっているが、第２０の実施形態のように、内部電位ＶＤＤ’’としても良い。Ｉ／Ｏ回路５３’-4の高電位側電源を、内部電位ＶＤＤ’’とする時には、Ｎ型ウェル２２Ａ-4のバイアス電位を、内部電位ＶＤＤ’’とは異なった他の内部電位にバイアスすることが好ましい。これにより、メモリセル５４-4は、Ｉ／Ｏ回路５３’-4が発する電気的ノイズの影響を、さらに受け難くなり、そのテストの精度も、さらに向上する。

なお、第２６の実施形態に係るＩ／Ｏ回路を、他の回路から分離するウェル構造は、ＤＲＡＭのみならず、プロセッサ、Flash-ＥＥＰＲＯＭ、Ｄ／Ａコンバータ、ＳＲＡＭなど、様々な半導体製品に使用することができる。

次に、この発明の第２７の実施形態を説明する。

第２７の実施形態は、Flash-ＥＥＰＲＯＭのテスト、特に基板に電子を放出させてデータを消去するFlash-ＥＥＰＲＯＭのテストに関している。

基板に電子を放出させてデータを消去するFlash-ＥＥＰＲＯＭには、例えばＮＡＮＤ型のFlash-ＥＥＰＲＯＭがある。

ＮＡＮＤ型のFlash-ＥＥＰＲＯＭは、浮遊ゲート、この浮遊ゲートを介してチャネルに容量結合する制御ゲートを有するメモリセルを集積している。浮遊ゲートには、データのレベルに応じた量の電子が蓄積される。データのレベルに応じた量の電子は、メモリセルのしきい値電圧を、データのレベルに応じて変化させる。メモリセルは、このしきい値電圧により、所定のデータを記憶する。

ＮＡＮＤ型のFlash-ＥＥＰＲＯＭでは、データを消去する時、制御ゲートに電圧ＶＳＳを与え、Ｎ型の基板と、この基板に形成され、メモリセルのチャネルが形成されるＰ型のウェルとの両者にそれぞれ正の高い電圧ＶＥＥを与える。これにより、浮遊ゲートに蓄積された電子は、ウェルに放出される。

また、データを書き込む時には、基板に電圧ＶＣＣを与え、ウェルに負の電圧ＶＢＢを与えた状態で、ソース〜ドレイン間に電圧を与え、制御ゲートに正の電圧ＶＭを与えてメモリセルを導通させる。この状態で、書き込み選択されたメモリセルの制御ゲートに、電圧ＶＭよりもさらに高い、正の電圧ＶＰＰを与える。これにより、電子は、浮遊ゲートに注入される。

このようにしてデータを消去する／書き込むメモリセルは、制御ゲートと浮遊ゲートとの間の容量Ｃｃｆ、および浮遊ゲートとチャネルとの間の容量Ｃｆｃなど構造的に寄生する容量に応じて、その消去／書き込みに関する特性が変化する。最近のメモリセルでは、特に“製造のゆらぎ”による、構造的に寄生する容量の微妙な変動が、上記の特性に大きな影響を与えるまで、微細化が進んでいる。上記した微妙な変動のばらつきは、チップというローカルな部分では小さいが、このチップを集積したウェーハでは、かなり大きくなってくる。例えばウェーハ全体に、均一に導電膜や絶縁膜を堆積／成長させたとしても、実際には、その膜圧および膜質は均一ではない。例えばウェーハの中央の部分の膜圧／膜質と、ウェーハの縁の膜圧／膜質とには、大きな差がある。

そこで、近時、データの書き込み時や、データの消去時には、メモリセル、このメモリセルが形成されるウェル、およびこのウェルが形成される基板に与えられる電圧ＶＰＰ、ＶＥＥ、ＶＢＢなどの電圧が、チップ毎に、最適な値に設定されるようになってきている。

しかしながら、電圧ＶＰＰ、ＶＥＥ、ＶＢＢなどの電圧を、チップ毎に、最適な値に設定するFlash-ＥＥＰＲＯＭでは、特に一枚のウェーハに形成された複数のチップで、消去に関するテスト（以下、消去テストと略する）を同時に行えない、という事情がある。即ち、Ｎ型のシリコン基板は、Ｎ型シリコンウェーハそのものであるため、消去テストを、一枚のウェーハに形成された複数のチップで同時に行おうとしても、電圧ＶＥＥは、一つしか設定することができない。よって、チップ毎に、電圧ＶＥＥを最適な値に設定するFlash-ＥＥＰＲＯＭでは、その消去テストは、一枚のウェーハに形成されたチップに対して一つ一つ行っている。このため、一枚のウェーハあたりのテスト時間が長くなり、スループットが悪化している。

しかし、第１〜第１５の実施形態および第２１の実施形態により説明した、１チップ混載型の半導体集積回路装置、および第１８、２５の実施形態により説明したFlash-ＥＥＰＲＯＭでは、Flash-ＥＥＰＲＯＭが、基板１０に形成されたウェル２２−５に形成されており、消去テストを、一枚のウェーハに形成された複数のチップで同時に行っても、各チップ毎に、最適な電圧ＶＥＥを設定できる。

図５７は、この発明の第２５の実施形態に係るFlash-ＥＥＰＲＯＭのマルチテスト方法を示す図で、（Ａ）図は複数のFlash-ＥＥＰＲＯＭチップが形成されたウェーハの平面図、（Ｂ）図は（Ａ）図中の５７Ｂ−５７Ｂ線に沿う断面図である。

図５７（Ａ）、（Ｂ）に示すように、各ウェル２２-5には、それぞれ異なった値の電圧ＶＥＥが与えられている。これら異なった値の電圧ＶＥＥは、それぞれチップ毎に設定された最適な値である。

このようなマルチテスト方法によれば、チップ毎に、電圧ＶＥＥを最適な値に設定されるFlash-ＥＥＰＲＯＭの消去テストを、一枚のウェーハに形成された複数のチップで同時に行うことができ、一枚のウェーハあたりのテスト時間を、短くすることができる。

また、図５７（Ａ）、（Ｂ）に示す構造を持つFlash-ＥＥＰＲＯＭでは、電圧の値だけでなく、各チップ毎に、電圧ＶＥＥを印加する印加時間を、最適な時間に設定することもできる。そして、各チップ毎に電圧ＶＥＥの印加時間を、最適な時間に設定したFlash-ＥＥＰＲＯＭの消去テストを、一枚のウェーハに形成された複数のチップで同時に行うことができる。

また、最適な電圧ＶＥＥと、最適な電圧ＶＥＥの印加時間との両者をそれぞれ各チップ毎に設定することもできる。そして、各チップ毎に、電圧ＶＥＥの値、および電圧ＶＥＥの印加時間をそれぞれ、最適な時間に設定したFlash-ＥＥＰＲＯＭの消去テストを、一枚のウェーハに形成された複数のチップで同時に行うこともできる。

このようなマルチテスト方法は、Flash-ＥＥＰＲＯＭ製品だけでなく、Flash-ＥＥＰＲＯＭが組み込まれた１チップ混載型の製品にも使うことができる。

以上、説明したように、この発明によれば、１つの半導体チップに混載された、互いに機能が異なっている複数の機能回路それぞれの特性を、テストのときに正確に測定できる１チップ混載型の半導体集積回路装置を提供できる。

また、互いに機能が異なっている複数の機能回路それぞれの特性を最大限に引き出して１つの半導体チップに混載できる１チップ混載型の半導体集積回路装置を提供できる。

また、１つの半導体チップに混載された、互いに機能が異なっている複数の機能回路それぞれの特性の正確な測定を可能にする１チップ混載型の半導体集積回路装置の検査方法を提供できる。

さらに、半導体集積回路装置のテストを、一枚のウェーハ上で、複数の半導体集積回路装置で同時に行っても、上記半導体集積回路装置間の電気的干渉、特に電源電圧間干渉を抑制し、半導体集積回路装置個々の特性を、高い精度で測定できる構造を持つ半導体集積回路装置を提供できる。

また、半導体集積回路装置の静的消費電流テストを、一枚のウェーハ上で、複数の半導体集積回路装置で同時に行っても、半導体集積回路装置個々の静的消費電流特性を、高い精度で測定できる半導体集積回路装置の検査装置を提供できる。

図１はこの発明の第１の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の１Ｂ−１Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の１Ｃ−１Ｃ線に沿う断面図 図２はこの発明の第１の実施形態に係る半導体集積回路装置がウェーハに形成されているときの平面図 図３は図２に示すウェーハを拡大した図で、（Ａ）図は図２中の２点鎖線枠３Ａ内の平面図、（Ｂ）図は（Ａ）図中の３Ｂ−３Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の３Ｃ−３Ｃ線に沿う断面図 図４はこの発明の第１の実施形態に係る半導体集積回路装置が、テストされているときの平面図 図５はウェーハプロービングテストシステムを示す図 図６はこの発明の第２の実施形態に係る半導体集積回路装置の断面図 図７は図６に示すウェル２２-2の断面図 図８は図６に示すウェル２２-3の断面図 図９（Ａ）および（Ｂ）はそれぞれ図６に示すウェル２２-4の断面図 図１０（Ａ）および（Ｂ）はそれぞれ図６に示すウェル２２-5の断面図 図１１は第２の実施形態に係る装置が持つ電源システムのブロック図 図１２は外部電源および内部電源の発生タイミングを示す図で、（Ａ）図は実使用時における発生タイミングを示す図、（Ｂ）図および（Ｃ）図はそれぞれテスト時における発生タイミングの例を示す図 図１３はこの発明の第３の実施形態に係る半導体集積回路装置の断面図 図１４（Ａ）および（Ｂ）はそれぞれ図１３に示すウェル２２-2の断面図 図１５はこの発明の第４の実施形態に係る半導体集積回路装置の断面図 図１６（Ａ）および（Ｂ）はそれぞれ図１５に示すウェル２２-4の断面図 図１７はこの発明の第５の実施形態に係る半導体集積回路装置の断面図 図１８（Ａ）および（Ｂ）はそれぞれ図１７に示すウェル２２Ａ-4、２２Ｂ-4の断面図 図１９はこの発明の第６の実施形態に係る半導体集積回路装置の断面図 図２０（Ａ）および（Ｂ）はそれぞれ図１９に示すウェル２２Ａ-5、２２Ｂ-5の断面図 図２１はこの発明の第７の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の２１Ｂ−２１Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の２１Ｃ−２１Ｃ線に沿う断面図 図２２（Ａ）および（Ｂ）はそれぞれこの発明の第８の実施形態に係る半導体集積回路装置の断面図 図２３は図２２（Ａ）および（Ｂ）に示すウェル２２-6の断面図 図２４は図２２（Ａ）および（Ｂ）に示すウェル２２-7の断面図 図２５はこの発明の第９の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の２５Ｂ−２５Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中の２５Ｃ−２５Ｃ線に沿う断面図 図２６はこの発明の第10の実施形態に係る半導体集積回路装置の断面図 図２７は図２６に示すウェル２２-8の断面図 図２８はこの発明の第11の実施形態に係る半導体集積回路装置が、テストされているときの平面図 図２９はこの発明の第１〜第11の実施形態に係る半導体集積回路装置チップの基本構成を示す平面図 図３０は図２９に示すチップをマルチテストしている状態を模式的に示す模式図 図３１は図３０に示す状態の等価回路図 図３２は図３０に示す各チップの電源のリップルを示す図 図３３はこの発明の第12の実施形態に係るテストシステムの構成を示すシステム構成図 図３４はこの発明の第13の実施形態に係る半導体集積回路装置チップの基本構成を示す平面図 図３５は図３４に示すチップをマルチテストしている状態を模式的に示す模式図 図３６は図３５に示す状態の等価回路図 図３７は図３５に示す各チップの電源のリップルを示す図 図３８はこの発明の第13の実施形態に係る半導体集積回路チップがウェーハに形成されている状態を示す平面図 図３９はこの発明の第13の実施形態に係る半導体集積回路装置チップをパッケージングした時の平面図 図４０はこの発明の第14の実施形態に係るテストシステムの構成を示すシステム構成図 図４１はこの発明の第15の実施形態に係るテスト装置の構成を示す構成図 図４２はこの発明の第16の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４２Ｂ−４２Ｂ線に沿う断面図 図４３はこの発明の第17の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４３Ｂ−４３Ｂ線に沿う断面図 図４４はこの発明の第18の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４４Ｂ−４４Ｂ線に沿う断面図 図４５はこの発明の第19の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４５Ｂ−４５Ｂ線に沿う断面図 図４６はこの発明の第20の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４６Ｂ−４６Ｂ線に沿う断面図 図４７はこの発明の第21の実施形態に係る半導体集積回路装置の平面図 図４８はこの発明の第22の実施形態に係る半導体集積回路装置を用いて構成されるシステムを概略的に示す図で、（Ａ）図は電源電圧のレベルが同じ製品どうしを結合したシステムを示す図、（Ｂ）は電源電圧のレベルが異なった製品どうしを結合したシステムを示す図 図４９はこの発明の第22の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の４９Ｂ−４９Ｂ線に沿う断面図 図５０はこの発明の第22の実施形態に係る半導体集積回路装置が有するウェルバイアス電位切換回路を示す図で、（Ａ）図は構成図、（Ｂ）図は電源電圧とウェルバイアス電位との関係を示す図 図５１はこの発明の第22の実施形態に係る半導体集積回路装置が有する入力回路および出力回路の回路図 図５２は図５１に示す回路の断面構造を示す図で、（Ａ）図は出力回路の断面図、（Ｂ）図は入力回路の断面図 図５３はこの発明の第23の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５３Ｂ−５３Ｂ線に沿う断面図 図５４はこの発明の第24の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５４Ｂ−５４Ｂ線に沿う断面図 図５５はこの発明の第25の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５５Ｂ−５５Ｂ線に沿う断面図 図５６はこの発明の第26の実施形態に係る半導体集積回路装置を示す図で、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中の５６Ｂ−５６Ｂ線に沿う断面図 図５７はこの発明の第27の実施形態に係る不揮発性メモリのマルチテスト方法を示す図で、（Ａ）図は複数の不揮発性メモリチップが形成されたウェーハの平面図、（Ｂ）図は（Ａ）図中の５７Ｂ−５７Ｂ線に沿う断面図

符号の説明

１…半導体集積回路チップ、２…プロセッサ、３…ＳＲＡＭ、４…ＤＲＡＭ、５…Flash-ＥＥＰＲＯＭ、６…Ｄ／Ａコンバータ、７…アナログ回路、８…論理回路、１０…分離領域（Ｐ型シリコン基板）、１１…ウェーハ、１２…ダイシングライン、２２…Ｎ型ウェル、２３…Ｐ型ウェル、２４…Ｎ型ウェル、２５…Ｐ型ウェル、２６…Ｎ型ウェル、２７…Ｐ型ウェル、２８…Ｎ型ウェル、３０…電圧発生回路、３１…制御回路、６０…バックゲートバイアス電位設定回路、６１…ＶＣＣレベル検知回路、６２…Ｎ型ウェル電位切換回路、６３…Ｐ型ウェル電位切換回路、７０…出力回路、７１…入力回路、７２、７４…ＰＭＯＳ、７３、７５…ＮＭＯＳ、１００…プローブカード、１０１…測定部、１０２…プローブ、１０３…コンタクタ、１０４…パッド、２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ…テストステーション、３００、３００’、３００’’…テスト装置、３０１Ａ、３０１Ｂ、３０１Ｃ、３０１Ｄ…ＶＣＣ発生器、３０２Ａ、３０２Ｂ、３０２Ｃ、３０２Ｄ…バイアス電源端子、３０３Ａ、３０３Ｂ、３０３Ｃ、３０３Ｄ…電源端子、３０４Ａ、３０４Ｂ、３０４Ｃ、３０４Ｄ…電源端子、３０５Ａ、３０５Ｂ、３０５Ｃ、３０５Ｄ…電源電圧検知回路、３０６Ａ、３０６Ｂ、３０６Ｃ、３０６Ｄ…遮断スイッチ、３０７…検知電圧判定装置、３０８…ＣＰＵ、３０９…スイッチドライバ、５０１…ＶＳＳ−ＳＵＢ配線、５０２…ＶＳＳ配線、５０３、５０４、５０６…パッド、５０５…ＶＣＣ配線、５０７…リード端子

Claims (11)

1. 第１導電型の半導体基板と、
   前記第１導電型の半導体基板内に形成された第２導電型の第１ウェルと、
   前記第１ウェル内に形成された第１導電型の第２ウェルと、
   前記第１導電型の半導体基板内に形成された第２導電型の第３ウェルと、
   前記第３ウェル内に形成された第１導電型の第４ウェルと、
   前記第１ウェルと前記第３ウェルを分離、かつ隣接して形成し、
   前記第１ウェル、及び前記第２ウェル内に形成され、第１機能回路を構成する複数の半導体素子と、
   前記第３ウェル、及び前記第４ウェル内に形成され、第２機能回路を構成する複数の半導体素子と、
   前記複数の機能回路の少なくとも１つの高電位電源端子及び低電位電源端子とを具備し、前記複数の機能回路のうち少なくとも２つを同時に検査することを特徴とする半導体集積回路装置の検査方法。
2. 第１導電型の半導体基板と、
   前記第１導電型の半導体基板内に形成された第２導電型の第１ウェルと、
   前記第１ウェル内に形成された第１導電型の第２ウェルと、
   前記第１導電型の半導体基板内に形成された第２導電型の第３ウェルと、
   前記第３ウェル内に形成された第１導電型の第４ウェルと、
   前記第１ウェルと前記第３ウェルを分離、かつ隣接して形成し、
   前記第１ウェル、及び前記第２ウェル内に形成され、第１機能回路を構成する複数の半導体素子と、
   前記第３ウェル、及び前記第４ウェル内に形成され、第２機能回路を構成する複数の半導体素子と、
   少なくとも前記複数の機能回路に専用の電源をもたせ、前記複数の機能回路のうち少なくとも２つを同時に検査することを特徴とする半導体集積回路装置の検査方法。
3. 前記半導体基板に基板バイアス電位を印加する端子を具備していることを特徴とする請求項１又は２に記載の半導体集積回路装置の検査方法。
4. 前記機能回路のそれぞれに電位を供給し、さらに、前記バイアス端子にバイアス電位を印加し、前記機能回路を同時に検査することを特徴とする請求項１又は２に記載の半導体集積回路装置の検査方法。
5. 前記機能回路は、少なくともスタテック型メモリ回路、プロセッサ回路を含むことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。
6. 前記半導体集積回路装置チップに電源電圧をオン、オフする制御回路と
   を具備し、検査の結果により電源電圧をオン、オフすることを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。
7. 前記半導体集積回路装置チップに電源電圧のオン時間、オフ時間を制御する制御回路を具備し、検査により電源電圧のオン時間、オフ時間を制御することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。
8. 前記半導体集積回路装置を、複数同時に検査することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。
9. 前記機能回路は、メモリ回路を構成することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。
10. 前記機能回路は、ダイナミック型メモリ回路を構成することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。
11. 前記機能回路は、フラッシュＥＥＰＲＯＭ型メモリ回路を構成することを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体集積回路装置の検査方法。

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