KR20040076732A - 번인 테스트 동작시 셀 누설 전류를 줄일 수 있는 반도체메모리 장치 - Google Patents

번인 테스트 동작시 셀 누설 전류를 줄일 수 있는 반도체메모리 장치 Download PDF

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Abstract

여기에 개시되는 반도체 메모리 장치는 풀업용 PMOS 트랜지스터들, 패스용 NMOS 트랜지스터들, 그리고 풀다운용 NMOS 트랜지스터들로 구성되는 에스램 셀들과; 동작 모드에 응답하여 선택 신호들을 발생하는 제어 회로와; 그리고 상기 선택 신호들에 응답하여 상기 NMOS 트랜지스터들의 벌크에 공급될 벌크 전압을 발생하는 벌크 전압 발생 회로를 포함하며, 상기 벌크 전압 발생 회로는 테스트 모드시 음의 벌크 전압을 발생한다.

Description

번인 테스트 동작시 셀 누설 전류를 줄일 수 있는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING CELL LEAKAGE CURRENT AT A BURN-IN TEST OPERATION}
본 발명은 반도체 집적 회로 장치들에 관한 것으로, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치들은 패키지 된 상태에서 전압과 온도 스트레스를 주어 열등한 제품에 대한 불량을 유발시켜 품질을 향상시키기 위한 번인 테스트를 받는다. 반도체 메모리 장치가 고집적화 및 축소됨에 따라 전류 소모가 매우 커져 생산성 측면에서 다량의 반도체 메모리 장치들을 동시에 동작시키는 번인 테스트 동작의 경우 많은 문제점이 발생하였다. 그러한 문제점은 다음과 같다.
첫 번째, 테스트 장비의 전원 용량의 한계에 의해서 테스트되는 반도체 메모리 장치들의 전류 소모량에 따라 한번에 번인 테스트를 수행할 수 있는 반도체 메모리 장치들의 수가 제한된다.
두 번째, 비정상적인 부분의 경우 전류 소모가 매우 커서 반도체 메모리 장치가 타는 현상이 발생하여 테스트 보드가 타서 사용할 수 없게 되며, 다른 반도체 메모리 장치들에 대한 번인 테스트 동작은 수행되지 않는다.
일반적인 에스램 장치의 메모리 셀 어레이의 전원 라인 레이아웃을 보여주는 도 1을 참조하면, 포켓 P-웰과 소오스 전원이 함께 레이아웃되어 있음을 알 수 있다. 이러한 레이아웃 구조는 낮은 집적도를 갖고 높은 전원 전압을 사용하는 반도체 메모리 장치의 경우에는 누설 전류(leakage current)가 그리 크지 않기 때문에 별다른 문제를 야기하지 않는다.
하지만, 현재의 추세에 따르면, 전원 전압은 계속해서 낮아지는 반면에 상대적으로 문턱 전압 (threshold voltage)은 커진다. 이에 따라, 고 집적화된 반도체 메모리 장치의 메모리 셀들에서는 상당히 많은 양의 누설 전류가 유발될 수 있다. 이러한 경우, 번인 테스트시 여러 가지 어려움을 발생시키게 된다. 예를 들면, 앞서 설명된 바와 같이, SRAM 메모리 제품의 신뢰성을 향상하기 위해 조기 발생하는 불량을 스크린할 목적으로 결함 셀(들)에 대하여 불량을 유발할 수 있도록 전압 및 온도 스트레스를 주어 불량을 유발시키는 번인 테스트시 메모리 셀들을 통해 과도하게 오프 전류가 흐르게 된다. 따라서, 오프 전류로 인해 결함 셀과 정상 셀을 스크린하는 것이 어렵다.
본 발명의 목적은 번-인 테스트 동작시 메모리 셀을 구성하는 풀다운 및 패스 트랜지스터들의 벌크에 음의 벌크 전압을 인가함으로써 셀 누설 전류를 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
도 1은 일반적인 에스램 장치의 메모리 셀 어레이의 전원 라인 레이아웃을 보여주는 도면;
도 2는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도;
도 3은 본 발명의 바람직한 실시예에 따른 도 2의 백 바이어스 전압 발생기를 개략적으로 보여주는 블록도;
도 4는 본 발명에 따른 에스램 장치의 메모리 셀 어레이의 전원 라인 레이아웃을 보여주는 도면; 그리고
도 5는 백 바이어스 전압의 변화에 따른 오프 전류의 변화를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 행 선택 회로 130 : 열 선택 회로
140 : 제어 회로 150 : 벌크 전압 발생 회로
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 메모리 장치는 풀업용 PMOS 트랜지스터들, 패스용 NMOS 트랜지스터들, 그리고 풀업용 NMOS 트랜지스터들로 구성되는 에스램 셀들과; 동작 모드에 응답하여 선택 신호들을 발생하는 제어 회로와; 그리고 상기 선택 신호들에 응답하여 상기 NMOS 트랜지스터들의 벌크에 공급될 벌크 전압을 발생하는 벌크 전압 발생 회로를 포함하며, 상기 벌크 전압 발생 회로는 테스트 모드시 음의 벌크 전압을 발생한다.
바람직한 실시예에 있어서, 상기 제어 회로는 JTAG 회로를 포함한다.
바람직한 실시예에 있어서, 상기 벌크 전압 발생 회로는 정상 모드시 상기 선택 신호들에 응답하여 0V의 벌크 전압을 발생한다.
바람직한 실시예에 있어서, 상기 메모리 셀들 각각을 구성하는 풀다운용 NMOS 트랜지스터들의 소오스들에 인가되는 소오스 전압은 그것의 벌크에 인가되는 벌크 전압과 분리하여 레이아웃된다.
바람직한 실시예에 있어서, 상기 벌크 전압 발생 회로는 내부적으로 음의 벌크 전압을 생성하거나 외부로부터 음의 벌크 전압을 공급받는다.
이하 본 발명의 바람직한 실시예들이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 2는 본 발명에 따른 반도체 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치 (100)는 데이터를 저장하기 위한 어레이 (110)를 포함하며, 어레이 (110)에는 행들과 열들의 매트릭스 형태로 배열된 복수 개의 SRAM 셀들 (MC)을 포함한다. SRAM 셀들 (MC) 각각은 PMOS 트랜지스터들 (M1, M2)과 NMOS 트랜지스터들 (M3, M4, M5, M6)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다. 여기서, PMOS 트랜지스터들 (M1, M2)은 풀업 트랜지스터이고, NMOS 트랜지스터들 (M3, M4)은 패스 트랜지스터이며, NMOS 트랜지스터들 (M5, M6)은 풀다운 트랜지스터이다. SRAM 셀 (MC)은 워드 라인 (WL0)에 연결되며, 워드 라인 (WL0)은 행 선택 회로 (120)에 의해서 선택적으로 구동된다. SRAM셀 (MC)은 또한 비트 라인들 (BL0, BL0B)에 연결되며, 비트 라인들 (BL0, BL0B)은 열 선택 회로 (130)에 의해서 선택된다.
계속해서 도 2를 참조하면, 본 발명에 따른 반도체 메모리 장치 (100)는 제어 회로 (140)와 벌크 전압 공급 회로 (150)를 더 포함한다. 제어 회로 (140)는 동작 모드에 따라 선택 신호들 (SEL1, SEL1B, SEL2, SEL2B)을 발생한다. 예를 들면, 정상 동작 모드시, 제어 회로 (140)는 선택 신호들 (SEL1, SEL2)을 하이로 활성화시킨다. 번인 테스트 모드시, 제어 회로 (140)는 선택 신호 (SEL1B)를 하이로 활성화시킨다. 이때, 제어 회로 (140)는 선택 신호들 (SEL2, SEL2B) 중 하나를 활성화시킨다. 벌크 전압 공급 회로 (150)는 선택 신호들 (SEL1, SEL1B, SEL2, SEL2B)에 응답하여 메모리 셀 (MC)에 벌크 전압 (VBULK)을 공급한다.
벌크 전압 공급 회로 (150)는, 도 3을 참조하면, 백 바이어스 전압 발생기 (151) (도면에서 "VBB GEN"로 표기됨)과 4개의 NMOS 트랜지스터들 (M7, M8, M9, M10)을 포함하며, 도면에 도시된 바와 같이 연결되어 있다. 백 바이어스 전압 발생기 (151)는 음의 백 바이어스 전압 (VBB)을 발생하며, VBB 레벨 검출기 (210), 오실레이터 (220), 그리고 챠지 펌프 (230)로 구성된다. VBB 레벨 검출기 (210)는 챠지 펌프의 출력 전압 (VBB)을 피드백받아 검출 신호 (DET)를 발생하며, 오실레이터 (220)는 검출 신호 (DET)의 활성화에 응답하여 클록 신호 (OSC)를 발생하며, 검출 신호 (DET)의 비활성화에 응답하여 클록 신호 (OSC)를 발생하는 것을 중단한다. 챠지 펌프 (230)는 클록 신호 (OSC)에 응답하여 펌핑 동작을 수행하여 백 바이어스전압 (VBB)을 발생한다.
이 실시예에 있어서, 제어 회로 (140)는 JTAG 회로를 이용하여 구현 가능하다. 하지만, 제어 회로 (140)가 JTAG 회로에만 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 동작 모드에 따라 접지 전압 또는 음의 전압을 선택적으로 공급하기 위해서는, 메모리 셀을 구성하는 NMOS 트랜지스터들의 소오스 전원과 웰 전압은 분리되어야 하며, 이는 도 4에 도시되어 있다.
본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
번인 테스트시, 제어 회로 (140)는 선택 신호 (SEL1B)를 하이로 활성화시키고 선택 신호 (SEL1)를 로우로 비활성화시킨다. 이와 동시에, 제어 회로 (140)는 선택 신호들 (SEL2, SEL2B) 중 어느 하나를 하이로 활성화시킨다. 예를 들면, 선택 신호 (SEL2)가 하이로 활성화될 때, NMOS 트랜지스터 (M8)에는 NMOS 트랜지스터 (M9)를 통해 백 바이어스 전압 발생기 (150)로부터의 바이어스 전압 (VBB)이 인가된다. 선택 신호 (SEL2B)가 하이로 활성화될 때, NMOS 트랜지스터 (M8)에는 NMOS 트랜지스터 (M10)를 통해 외부로부터의 바이어스 전압 (XVBB)이 인가된다. NMOS 트랜지스터 (M8)에 공급된 음의 벌크 전압 (VBULK)은 메모리 셀 (MC)의 NMOS 트랜지스터들 (M3-M6)의 벌크에 인가된다.
정상 동작 모드시, 제어 회로 (140)는 선택 신호 (SEL1B)를 로우로 비활성화시키고 선택 신호 (SEL1)를 하이로 활성화시킨다. 이와 동시에, 제어 회로 (140)는 선택 신호들 (SEL2, SEL2B)를 로우로 비활성화시킨다. 이에 따라, NMOS 트랜지스터(M7)를 통해 접지 전압 (GND)의 벌크 전압 (VBULK)이 메모리 셀 (MC)의 NMOS 트랜지스터들 (M3-M6)의 벌크에 인가된다.
따라서 번인 테스트시 SRAM 메모리 셀의 NMOS 트랜지스터들의 벌크에 일정한 음의 백 바이어스 전압 (VBB)을 인가하여 메모리 셀에 흐르는 오프 전류를 줄여서 상대적으로 결함에 의한 영향을 크게 보이게 하여 번인 테스트를 보다 용이하게 할 수 있다.
실제로 트랜지스터 하나만 시뮬레이션하였을 경우 트랜지스터의 누설 전류는, 도 5에 도시된 바와 같이, 트랜지스터의 음의 벌크 전압을 인가하였을 경우와 인가하지 않았을 경우 상당한 차이를 가짐을 알 수 있다. NMOS 트랜지스터의 벌크에 백 바이어스를 인가하였을 경우 그렇지 않은 경우에 비해 많은 양의 누설 전류가 감소됨을 볼 수 있다. 따라서, 이러한 전류의 감소량은 트랜지스터가 고 집적화 되었을 때 더 효과적이다.
본 발명에 따르면, CMOS 집적회로 분야에 속하며 종래의 SRAM 메모리에 비해 SRAM 메모리의 집적도가 높아짐에 따라 증가하는 셀의 오프 전류를 줄여서 번인 테스트시 램프-온(lamp-on) 방지와 웨이퍼 테스트시 결함 셀 스크린을 쉽게 함으로써 생산성을 향상시킬 수 있다. 즉, SRAM 메모리의 고집적화에 의해 메모리 셀의 오프 전류가 매우 커지게 되어 결함 셀과 정상 셀의 스크린이 어려워지게 됨에 따라 이를 해결할 수 있는 방법으로 번인 테스트시 음의 벌크 바이어스를 메모리 셀의 NMOS 트랜지스터의 벌크에 인가하여 메모리 셀에서 흐르는 오프 전류를 감소시켜상대적으로 결함 셀의 영향이 크게 나타나게 하여 결함 셀의 스크린을 용이하게 한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 번인 테스트 동작시에만 메모리 셀 부분에 백 바이어스 전압을 인가하여 메모리 셀의 누설 전류를 감소시켜 번인 테스트를 보다 용이하게 수행할 수 있다.

Claims (5)

  1. 풀업용 PMOS 트랜지스터들, 패스용 NMOS 트랜지스터들, 그리고 풀다운용 NMOS 트랜지스터들로 구성되는 에스램 셀들과;
    동작 모드에 응답하여 선택 신호들을 발생하는 제어 회로와; 그리고
    상기 선택 신호들에 응답하여 상기 NMOS 트랜지스터들의 벌크에 공급될 벌크 전압을 발생하는 벌크 전압 발생 회로를 포함하며, 상기 벌크 전압 발생 회로는 테스트 모드시 음의 벌크 전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는 JTAG 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 벌크 전압 발생 회로는 정상 모드시 상기 선택 신호들에 응답하여 0V의 벌크 전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀들 각각을 구성하는 풀다운용 NMOS 트랜지스터들의 소오스들에 인가되는 소오스 전압은 그것의 벌크에 인가되는 벌크 전압과 분리하여 레이아웃되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 벌크 전압 발생 회로는 내부적으로 음의 벌크 전압을 생성하거나 외부로부터 음의 벌크 전압을 공급받는 것을 특징으로 하는 반도체 메모리 장치.
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