JPH01128457A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01128457A JPH01128457A JP28798787A JP28798787A JPH01128457A JP H01128457 A JPH01128457 A JP H01128457A JP 28798787 A JP28798787 A JP 28798787A JP 28798787 A JP28798787 A JP 28798787A JP H01128457 A JPH01128457 A JP H01128457A
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- 230000001052 transient effect Effects 0.000 abstract description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
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- 230000007257 malfunction Effects 0.000 description 3
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- 229910052782 aluminium Inorganic materials 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
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-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/4809—Loop shape
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、主として高集積メモリなどのＩＣを備えて
なる半導体装置に関する。
なる半導体装置に関する。
従来から、この種の半導体装置の一例として、第４図お
よび第５図に概略構成を示すようなＥＰＲＯＭ用半導体
装置が知られている。この半導体装置は、記憶素子やデ
ータ入出力回路などを内蔵した半導体素子１を備えてお
り、この半導体素子１がグイボンドされたセラミック基
板２の上面は封着ガラス３を介してセラミック蓋体４に
よって覆われている。
よび第５図に概略構成を示すようなＥＰＲＯＭ用半導体
装置が知られている。この半導体装置は、記憶素子やデ
ータ入出力回路などを内蔵した半導体素子１を備えてお
り、この半導体素子１がグイボンドされたセラミック基
板２の上面は封着ガラス３を介してセラミック蓋体４に
よって覆われている。
そして、この半導体装置には、ｖｅｃ電源リード端子５
、ＧＮＤ電源リード端子６、データ入出力リード端子７
、アドレス入力リード端子８というような所要のリード
端子が設けられており、各リード端子５〜８の内端部そ
れぞれはアルミニウムなどからなるワイヤ９を介して半
導体素子１に配設された電極バンドと接続される一方、
上記各リード端子５〜８の外端部それぞれはセラミック
基板２の周縁から外部に突出させられている。なお、図
における符号１０．１）はそれぞれ半導体素子１の上面
に配設された電極バンドであり、一方のＶＣＣ電極パッ
ド１０にはｖｃｃｉｉ源リード端子５の内端部が、また
、他方のＧＮＤ電極パッド１）にはＧＮＤ電源リード端
子６の内端部がそれぞれワイヤ９を介して接続されてい
る。
、ＧＮＤ電源リード端子６、データ入出力リード端子７
、アドレス入力リード端子８というような所要のリード
端子が設けられており、各リード端子５〜８の内端部そ
れぞれはアルミニウムなどからなるワイヤ９を介して半
導体素子１に配設された電極バンドと接続される一方、
上記各リード端子５〜８の外端部それぞれはセラミック
基板２の周縁から外部に突出させられている。なお、図
における符号１０．１）はそれぞれ半導体素子１の上面
に配設された電極バンドであり、一方のＶＣＣ電極パッ
ド１０にはｖｃｃｉｉ源リード端子５の内端部が、また
、他方のＧＮＤ電極パッド１）にはＧＮＤ電源リード端
子６の内端部がそれぞれワイヤ９を介して接続されてい
る。
ところで、従来の半導体装置は上記のように構成されて
いるので、半導体素子１内の記憶素子が読み出し動作を
行う際などにはデータ入出力回路を構成する出力トラン
ジスタに大きな貫通電流が過渡的に流れることになるた
め、入出力側、すなわち、記憶素子内部のＶＣＣ電源と
ＧＮＤ電源との間の電圧差が低下して大きなノイズが発
生してしまう、そして、このノイズが、例えば、センス
・アンプ回路のような他の系統に大きな影響を与えるの
で、半導体装置の誤動作やアクセスタイムの遅延などの
不都合を生じさせてしまうという問題点があった。
いるので、半導体素子１内の記憶素子が読み出し動作を
行う際などにはデータ入出力回路を構成する出力トラン
ジスタに大きな貫通電流が過渡的に流れることになるた
め、入出力側、すなわち、記憶素子内部のＶＣＣ電源と
ＧＮＤ電源との間の電圧差が低下して大きなノイズが発
生してしまう、そして、このノイズが、例えば、センス
・アンプ回路のような他の系統に大きな影響を与えるの
で、半導体装置の誤動作やアクセスタイムの遅延などの
不都合を生じさせてしまうという問題点があった。
この発明は、このような問題点を解決するためになされ
たものであって、記憶素子が読み出し動作を行う際に発
生する内部電源ノイズの低減を図り、安定な動作を行い
得る半導体装置の提供を目的としている。
たものであって、記憶素子が読み出し動作を行う際に発
生する内部電源ノイズの低減を図り、安定な動作を行い
得る半導体装置の提供を目的としている。
この発明に係る半導体装置は、外端部を除く端子本体が
スリットによって２系統以上に分割されてなる電源リー
ド端子を備えた構成に特徴を有している。
スリットによって２系統以上に分割されてなる電源リー
ド端子を備えた構成に特徴を有している。
〔作用〕
上記構成によれば、電源リード端子が２系統以上に分割
されているので、入出力側で発生する内部ＴＬＢノイズ
が低減され、これが他の系統に与える影響が軽減される
。
されているので、入出力側で発生する内部ＴＬＢノイズ
が低減され、これが他の系統に与える影響が軽減される
。
以下、この発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例に係るＥＰＲＯＭ用半導体装
置の概略構成を示す斜視図、第２図はそのセラミック蓋
体を取り外した状態を示す平面図であって、それぞれ従
来例の第４図および第５図に対応している。なお、この
半導体装置の基本的な構成、すなわち、半導体素子１が
グイボンドされたセラミック基板２の上面が封着ガラス
３およびセラミック蓋体４によって覆われるとともに、
ＶＣＣ電源リード端子５、ＧＮＤ電源リード端子６、デ
ータ入出力リード端子７、アドレス入力リード端子８な
どのリード端子が設けられ、かつ、各リード端子５〜８
の外端部それぞれがセラミック基板２の周縁から外部に
突出している構成は従来例と同様である。
置の概略構成を示す斜視図、第２図はそのセラミック蓋
体を取り外した状態を示す平面図であって、それぞれ従
来例の第４図および第５図に対応している。なお、この
半導体装置の基本的な構成、すなわち、半導体素子１が
グイボンドされたセラミック基板２の上面が封着ガラス
３およびセラミック蓋体４によって覆われるとともに、
ＶＣＣ電源リード端子５、ＧＮＤ電源リード端子６、デ
ータ入出力リード端子７、アドレス入力リード端子８な
どのリード端子が設けられ、かつ、各リード端子５〜８
の外端部それぞれがセラミック基板２の周縁から外部に
突出している構成は従来例と同様である。
そして、半導体素子１の上面に配設されたＶＣＣ電極パ
ッド１０は、出力トランジスタ用１０ａとセンス・アン
プ回路などの他の系統用１０ｂとに分離されており、ま
た、ＧＮＤ電極バッド１）も前記同様に出力トランジス
タ用１）ａと他の系統用１）ｂとに分離されている。
ッド１０は、出力トランジスタ用１０ａとセンス・アン
プ回路などの他の系統用１０ｂとに分離されており、ま
た、ＧＮＤ電極バッド１）も前記同様に出力トランジス
タ用１）ａと他の系統用１）ｂとに分離されている。
一方、ｖｃｃｉｉｆ源リード端子５の外端部５ａを除く
端子本体５ｂはスリット５Ｃによって分割された２系統
の枝片５ｄ、５ｅからなっており、これらの内端部はア
ルミニウムなどからなるワイヤ９ａ、９ｂを介して前記
ＶＣＣ電極バッド１０ａ、ｌＯｂのそれぞれと互いに接
続されている。さらに、ＧＮＤ電源リード端子６も、前
記ＶＣＣ電源リード端子５と同様、その外端部６ａを除
く端子本体６ｂがスリット６Ｃによって２系統の枝片６
ｄ、６ｅに分割されており、これらの内情部はワイヤ９
ｃ。
端子本体５ｂはスリット５Ｃによって分割された２系統
の枝片５ｄ、５ｅからなっており、これらの内端部はア
ルミニウムなどからなるワイヤ９ａ、９ｂを介して前記
ＶＣＣ電極バッド１０ａ、ｌＯｂのそれぞれと互いに接
続されている。さらに、ＧＮＤ電源リード端子６も、前
記ＶＣＣ電源リード端子５と同様、その外端部６ａを除
く端子本体６ｂがスリット６Ｃによって２系統の枝片６
ｄ、６ｅに分割されており、これらの内情部はワイヤ９
ｃ。
９ｄを介してＧＮＤ電極バッドｌｌａ、１）ｂのそれぞ
れと互いに接続されている。
れと互いに接続されている。
したがって、上記構成によれば、ＶＣＣ電源リード端子
５およびＧＮＤ′ｒｌ′ｔＡリード端子６の端子本体５
ｂ、６ｂがそれぞれスリット５ｃ、６ｃによって２系統
に分割され、これらの枝片５ｃ、５ｄ。
５およびＧＮＤ′ｒｌ′ｔＡリード端子６の端子本体５
ｂ、６ｂがそれぞれスリット５ｃ、６ｃによって２系統
に分割され、これらの枝片５ｃ、５ｄ。
５ｃ、５ｄの内端部がワイヤ９３〜９ｄを介してそれぞ
れ対応する電源パッド１０ａ、１０ｂ、ｌｌａ。
れ対応する電源パッド１０ａ、１０ｂ、ｌｌａ。
１）ｂと個別に接続されているので、半導体素子１内の
記憶素子が読み出し動作を行う際、この半４体素子１内
のデータ入出力回路を構成する出力トランジスタに過渡
的な貫通電流が流れても、前記記憶素子内部のＶＣＣ電
源とＧＮＤ電源との間に大きなノイズが発生することが
なく、半導体装置の誤動作やアクセスタイムの遅延など
が有効に防止されることになる。
記憶素子が読み出し動作を行う際、この半４体素子１内
のデータ入出力回路を構成する出力トランジスタに過渡
的な貫通電流が流れても、前記記憶素子内部のＶＣＣ電
源とＧＮＤ電源との間に大きなノイズが発生することが
なく、半導体装置の誤動作やアクセスタイムの遅延など
が有効に防止されることになる。
なお、以上説明した第１図および第２図に基づ〈実施例
においては、電源リード端子５，６の端子本体５ｂ、６
ｂを２系統に分割するスリット５ｃ、６ｃがセラミック
基板２の外部にまで形成されているが、これらのリード
端子５．６の機械的強度に不安がある場合、例えば、第
３図に示すように、端子本体５ｂ、６ｂのセラミック基
板２内に封止される内端部寄り部分のみにスリット５ｃ
。
においては、電源リード端子５，６の端子本体５ｂ、６
ｂを２系統に分割するスリット５ｃ、６ｃがセラミック
基板２の外部にまで形成されているが、これらのリード
端子５．６の機械的強度に不安がある場合、例えば、第
３図に示すように、端子本体５ｂ、６ｂのセラミック基
板２内に封止される内端部寄り部分のみにスリット５ｃ
。
６Ｃを形成することによって２系統に分割しておいても
よい、また、電源リード端子５．６の分割数は２系統に
限定されるものではなく、必要に応じて３系統以上であ
ってもよい、さらに、以上の説明においては、本発明を
ＥＰＲＯＭ用半導体装置に適用して説明したが、これに
限定されるものではなく、他のタイプの半導体装置に対
しても適用できることはいうまでもない。
よい、また、電源リード端子５．６の分割数は２系統に
限定されるものではなく、必要に応じて３系統以上であ
ってもよい、さらに、以上の説明においては、本発明を
ＥＰＲＯＭ用半導体装置に適用して説明したが、これに
限定されるものではなく、他のタイプの半導体装置に対
しても適用できることはいうまでもない。
以上説明したように、この発明の半導体装置は外端部を
除く端子本体がスリットによって２系統以上に分割され
た電源リード端子を備えているので、入出力側で発生す
る内部電源ノイズが低減され、これが他の系統に与える
影響が大幅に軽減されることになる。したがって、記憶
素子が読み出し動作を行う際に発生する内部電源ノイズ
の低減を図ることができ、従来例のような誤動作やアク
セスタイムの遅延などの不都合がない安定した半導体装
置を得ることができる。
除く端子本体がスリットによって２系統以上に分割され
た電源リード端子を備えているので、入出力側で発生す
る内部電源ノイズが低減され、これが他の系統に与える
影響が大幅に軽減されることになる。したがって、記憶
素子が読み出し動作を行う際に発生する内部電源ノイズ
の低減を図ることができ、従来例のような誤動作やアク
セスタイムの遅延などの不都合がない安定した半導体装
置を得ることができる。
第１図ないし第３図は本発明の実施例に係り、第１図は
本発明の一実施例に係るＥＰＲＯＭ用半導体装置の概略
構成を示す斜視図、第２図はそのセラミック蓋体を取り
外した状態を示す平面図、第３図は他の実施例に係る平
面図である。また、第４図および第５図は従来例に係り
、第４図はＥＰＲＯＭ用半導体装置の概略構成を示す斜
視図、第５図はそのセラミック蓋体を取り外した状態を
示す平面図である。 図において、符号１は半導体素子、５はＶＣＣ電源リー
ド端子（電源リード端子）、５ａはその外端部、５ｂは
その端子本体、５ｃはスリット、６はＧＮＤ電源リード
端子（電源リード端子）、６ａはその外端部、６ｂはそ
の端子本体、６ｃはスリットである。 なお、図中の同一符号は、互いに同一もしくは相当する
部品、部分を示している。
本発明の一実施例に係るＥＰＲＯＭ用半導体装置の概略
構成を示す斜視図、第２図はそのセラミック蓋体を取り
外した状態を示す平面図、第３図は他の実施例に係る平
面図である。また、第４図および第５図は従来例に係り
、第４図はＥＰＲＯＭ用半導体装置の概略構成を示す斜
視図、第５図はそのセラミック蓋体を取り外した状態を
示す平面図である。 図において、符号１は半導体素子、５はＶＣＣ電源リー
ド端子（電源リード端子）、５ａはその外端部、５ｂは
その端子本体、５ｃはスリット、６はＧＮＤ電源リード
端子（電源リード端子）、６ａはその外端部、６ｂはそ
の端子本体、６ｃはスリットである。 なお、図中の同一符号は、互いに同一もしくは相当する
部品、部分を示している。
Claims (1)
- （１）外端部を除く端子本体がスリットによって２系統
以上に分割されてなる電源リード端子を備えたことを特
徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28798787A JPH01128457A (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
| DE8816869U DE8816869U1 (ja) | 1987-11-12 | 1988-10-04 | |
| DE19883833717 DE3833717A1 (de) | 1987-11-12 | 1988-10-04 | Halbleiterbauelement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28798787A JPH01128457A (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01128457A true JPH01128457A (ja) | 1989-05-22 |
Family
ID=17724329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28798787A Pending JPH01128457A (ja) | 1987-11-12 | 1987-11-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01128457A (ja) |
| DE (2) | DE3833717A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378248A (ja) * | 1989-08-22 | 1991-04-03 | Seiko Instr Inc | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006585B1 (ko) * | 1985-02-28 | 1994-07-22 | 소니 가부시키가이샤 | 반도체 회로장치 |
-
1987
- 1987-11-12 JP JP28798787A patent/JPH01128457A/ja active Pending
-
1988
- 1988-10-04 DE DE19883833717 patent/DE3833717A1/de not_active Withdrawn
- 1988-10-04 DE DE8816869U patent/DE8816869U1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0378248A (ja) * | 1989-08-22 | 1991-04-03 | Seiko Instr Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3833717A1 (de) | 1989-06-01 |
| DE8816869U1 (ja) | 1991-01-10 |
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