JPS61210655A - ロジックｌｓｉ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はロジックＬ　Ｓ　Ｉのレイアラ１〜に係り、特
にマイクロ制御方式のロジックＬ　Ｓ　Ｉに好適なレイ
アウト方式に関する。

〔発明の背景〕

マイクロプログラム制御で動作する従来のロジックＬＳ
Ｉは、マイクロプログラムをデコードし演算部の制御信
号を生成するコントロール部詮マニュアルレイアウトし
、ランダムな形で構成していた。そのため、この部分の
レイアラ１〜には非常に多くのマンパワーを要していた
。しかし、計算機利用技術およびプロセス技術の発展に
伴ない、このような部分にも自動レイアウトを適用でき
る情況にある。しかし、従来のレイアウト法はこの自動
レイアウトを配慮していないため、新たにこれに適した
コントロール部のレイアラ１−法を提案する必要が生じ
た。

自動レイアウト法は、金属多層配線を用い、論理ゲート
単位で論理構成していくレイアラ１〜法である。このレ
イアクｌ−法では電源配線および接地配線を下層金属配
線で単位論理ゲート内にレイアウトしである。その配線
幅は面積−」−の制約より極端には太くない。そのため
電源電圧変動を考慮すると、論理ゲート列をあまり長く
することはできない。さらにレイアウト面積を小さくす
ることを考えた場合、下層金属配線と−Ｌ層金属配線の
本数がほぼ同数の時に最小化される傾向にある。

マイクロプログラム制御で動作するロジックＬ　Ｓ　Ｉ
は、マイクロプログラムを格納する記憶部、データの処
理を実行する演算部、演算部の制御信号をマイクロプロ
グラムのビットパターンをデコードして生成するコント
ロール部より構成されている。このうち記憶部と演算部
はくり返し論理となっているため、レギュラーな構造の
レイアウトをすることができる。しかし、コントロール
部の論理はくり返し性が少ないため、レイアウトをする
。」二で障害となり易かった。

このコントロール部のレイアウトをレギュラーなものと
する手法としてＰＬＡ（プログラマブルロジックアレイ
）の利用がある。アイｌ−リプルイー・ジャーナル・オ
ブ・ソリッドステート・サーキッッ、第１６巻、第５号
、　１９８１年１０月発行、第５３７−５４１ページ（
Ｉ　Ｅ３Ｊｏｕｒｎａ１．　ｏｆＳｏｌｉｄ−５ｔａｔ
ｅ　ｃｉｒｃｕｊｔｓ、　ＶＯＬ、　Ｓ　Ｃ−１６、Ｎ
ｕ　５　。

０ｃｔｏｂｅｒ　１９８１　ｐｐ　５３７−５４１　）
　　のＣＰＵチップはこの手法を導入している。しかし
、Ｐ　Ｌ　Ａを利用した場合には動作速度の点に関し、
ランダムゲートに劣ってしまう。

コントロール部の動作速度を重視してランダムゲートを
用いてレイアウトしたものにアイトリプルイー・マイク
ロ、　１９８３年６月号、第２４〜３９ページ（Ｉ　Ｅ
３Ｍｊ、ｃｒｏ　Ｊｕｎｅ　１９８３　ｐｐ２４−３９
　）に示す１６ビツトマイコンＭＣ６８０１０等がある
。

しかし、ランダムゲート部はマニュアルレイアウトをし
ているためレイアラ１−工数の点については配慮されて
いなかった。

〔発明の目的〕

本発明の目的は、ロジックＬＳＩ内に形成されるランダ
ム論理ゲート部を、回路特性を劣化させることなく、規
則的に配置できるようなレイアラト方式を提供すること
にある。

〔発明の概要〕

ランダム論理ゲート部は、ＮＡＮＤ、　ＮＯＲ等の論理
ゲートを組合わせて構成される。各論理ゲート内には電
源配線および接地配線があらかじめレイアウトされてい
る。この配線は面積上の制約より余裕のある線幅ではな
いので、電源電圧変動の影響を小さくするため、この配
線長があまり長くならないように制約する必要がある。

さらに、レイアラ１−面積の最小化を図るためには、縦
方向、横方向で配線可能な本数をほぼ同数にすることが
有効である。この２つの条件を同時に満たすレイアウト
方式を提供する。

〔発明の実施例〕

第１図にマイクロプログラム制御で動作するロジックＬ
ＳＩの構成例を示す。ＲＯＭ　（Ｒｅａｄ　ＯｎｌｙＭ
ｅｍｏｒｙ）　１はマイクロプログラムを格納しておく
記憶素子部である。演算回路２はデータの演算処理を実
行する部分である。コントロール部３はマイクロプログ
ラム４をデコードし、演算回路の制御信号５を生成する
部分で、論理ゲー１へ６の組合せ回路で構成される。以
下の実施例ではこの構成に本発明のレイアウト法を適用
した場合を説明する。

多層金属配線を有するＣ−ＭＯＳプロセスで構成される
デバイスの縦構造例を第２図に示す。ｐチャネルトラン
ジスタ６、ｎチャネルトランジスタ７の組合せにより論
理ゲートを構成する。第２図では２層金属配線を有する
デバイスを示しているが、配線は下層金属配線８および
上層金属配線９を用いてレイアウトする。

第２図で示したデバイス構造によって２人力ＮＡＮＤゲ
ートを構成した場合のレイアウト例を第３図に示す。２
つの入力はゲート１０および１１に入力される。出力は
下層金属配線１２に出力される。電源配線１３および接
地配線１−４は下層金属配線でレイアウトされる。又、
Ｘ印部がコンタクト部である。このように単位となる論
理ゲート内では」二層金属配線を利用していないため、
ゲート上に上層金属配線を通過させることができる。

前述の単位となる論理ゲートを組合わせて論理構成した
例を第４図に示す。論理ゲー１−１５　。

１６．１７．１８を並べるだけで電源配線１９、接地配
置２０は接続される。論理の人出力は、））ηへられた
論理ゲー１−　Ｉｌ、：に、電源配線、接地配線と１ｆ
Ｌ行して下層金属配線２１を、直交して−Ｌ層金金属配
線２２髪レイアウトることで配線する。このように論理
ゲー１へ列をつくり、金属配線をレイアラ１へすること
でランダムロジックは構成できる。

第５図に本発明のレイアウト方法を適用したコントロー
ル部のレイアウ１〜例を示す。マイクロプログラムを格
納したＲＯＭ２３と演算回路２４の間に、コン１−ロー
ル部のランダムロジックをレイアラ１へする。コントロ
ール部への電源供給は、ＲＯＭ２３と演算回路２４とに
並行する方向に、主電源線２５，２７、主接地ｍ２６，
２８を拡散層配線又は５１一層配線でレイアラ１〜する
。この配線は電源電圧変動の影響が問題にならない程度
に充分に線幅のあるものとする。この主電源線、主接地
線に直交する方向に論理グー１−列２０．３０を構成し
、ゲート列の電源線３１，３３、接地線３２．３４を下
層配線で構成し、それぞれ、主電源線、主接地線に接続
させる。この構成により、ゲート列の電源線、接地線の
長さは、主電源線、主接地線同志の間隔で規定可能とな
る。コントロール部は、ＲＯＭ２３、演算回路２４に並
行する横方向に長くなる。そのため、ゲート列間にレイ
アウトされる」二層金属配線３５等と、ゲート列上にレ
イアウトされる上層金属配線３６等の配線可能な本数は
ほぼ等しくなる。

〔発明の効果〕

本発明によれば、ランダム論理を論理グーｌ−列の形で
レイアウト可能で、かつ論理ゲート列内の電源線および
接地線の長さを規定することができる。さらにゲート列
上にレイアウトされる多層金属配線の縦方向および横方
向の配線本数をほぼ等しくすることができる。そのため
論理ゲート列の形でコントロール部をレイアウトする場
合には、本発明のレイアウト方法は電源電圧変動の影響
を受けにくく、かつレイアウト面積を小さくすることが
できるという効果がある。

【図面の簡単な説明】

第１図はマイクロプログラム制御のロジックＬＳＩの構
成図、第２図は適用デバイスの縦構造図、第３図は基本
となる論理ゲートのレイアウト例として２人力ＮＡＮＤ
ゲートのレイアウトを示す図、第４図は論理グー１−列
によってランダム論理をレイアラ１〜した例を示す図、
第５図は、本発明をコントロール部に適用したレイアウ
ト例を示す図である。 １・・・マイクロプログラム格納用ＲＯＭ、２・・デー
タ処理を行なう演算回路、３・・・コントロール部、８
・・・下層金属配線、９・・上層金属配線、２９およ冨
　１　　反 番　２　図 ■３図 冨　４　　図 １　　！ 第　５　図

Claims (1)

【特許請求の範囲】
1. １、マイクロプログラム制御で動作し、そのマイクロプ
   ログラムを格納する記憶素子部と、演算を実行する演算
   部およびその演算部の制御信号をマイクロプログラムを
   デコードすることによつて生成するコントロール部とよ
   り構成されるロジックＬＳＩに於て、記憶素子部と演算
   部の間にコントロール部をレイアウトし、そのコントロ
   ール部に於いて使用する論理ゲートを金属２層配線とゲ
   ート材料とで構成し、上層金属配線は論理ゲート上を配
   線可能でかつ電源配線および接地配線を下層金属配線を
   用いる場合に、電源配線および接地配線および下層金属
   配線を記憶素子部と演算部とを結ぶ方向に、上層金属配
   線を記憶素子部および演算部と並行する方向に配線する
   ことを特徴とするロジックＬＳＩのレイアウト方式。