JPS58194363A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58194363A JPS58194363A JP7543882A JP7543882A JPS58194363A JP S58194363 A JPS58194363 A JP S58194363A JP 7543882 A JP7543882 A JP 7543882A JP 7543882 A JP7543882 A JP 7543882A JP S58194363 A JPS58194363 A JP S58194363A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に係り、特に入力レベルの
マージンが減少しない様に電源線が接続される半導体集
積回路装置に関する。
マージンが減少しない様に電源線が接続される半導体集
積回路装置に関する。
従来４０ビン程度のパッケージｔＲ用する半導体集積回
路では、■ｃｃｔ源ビンとＧＮＤ（接地）ビンとは１個
ずつで、その半導体基板上の電源線布線は例えば１１１
図に示す様になる。
路では、■ｃｃｔ源ビンとＧＮＤ（接地）ビンとは１個
ずつで、その半導体基板上の電源線布線は例えば１１１
図に示す様になる。
第１図（ａ）に於いて、１は外部から後述する内部回路
５、入力回路６、出力回路７を駆動するＶｃｃ電源電圧
を入力するためのＶｃｃ電源パッド、２はＧＮＤ （接
地）電源パッド、３はｖｃｃｔＩｔ源パッド１と内部回
路５、入力回路６、出力画＃ｉ！ｒ７とを接続するＶｃ
ｃ電源線、４はＧＮＤｌｌを源パッド２と内部回路５、
入力回路６、出力回路７とを接続するＧＮＤ （接地）
電源線、５は所望の回路素子よシ回路 構成され、−動作を行なう内部回路、６は外部からの入
力信号を入力し、内部回路５へ出力するインターフェイ
スとなる入力回路、７は内部回路５の出力信号を入力し
、外部へ出力するインターフェイスとなる出力回路であ
る。
５、入力回路６、出力回路７を駆動するＶｃｃ電源電圧
を入力するためのＶｃｃ電源パッド、２はＧＮＤ （接
地）電源パッド、３はｖｃｃｔＩｔ源パッド１と内部回
路５、入力回路６、出力画＃ｉ！ｒ７とを接続するＶｃ
ｃ電源線、４はＧＮＤｌｌを源パッド２と内部回路５、
入力回路６、出力回路７とを接続するＧＮＤ （接地）
電源線、５は所望の回路素子よシ回路 構成され、−動作を行なう内部回路、６は外部からの入
力信号を入力し、内部回路５へ出力するインターフェイ
スとなる入力回路、７は内部回路５の出力信号を入力し
、外部へ出力するインターフェイスとなる出力回路であ
る。
第１図（ｂ）は入力回路６、内部回路５、出力回路７と
の接続ｔ−説明する図である。即ち、外部からの入力信
号２５が入力回路６に入り、入力回ｗ１６は内部回ｗｒ
５の例えばインバータ５１に信号２６を出力する。内部
回路５のインバータ５１や２人力ＮＡＮＤ５２等で論理
を実現し、内部回＠Ｓの例えば２人力ＮＡＮＤ５２から
出力回路７に信号２７を入力し、出力回路７は外部へ信
号２８を出力する。
の接続ｔ−説明する図である。即ち、外部からの入力信
号２５が入力回路６に入り、入力回ｗ１６は内部回ｗｒ
５の例えばインバータ５１に信号２６を出力する。内部
回路５のインバータ５１や２人力ＮＡＮＤ５２等で論理
を実現し、内部回＠Ｓの例えば２人力ＮＡＮＤ５２から
出力回路７に信号２７を入力し、出力回路７は外部へ信
号２８を出力する。
最近、半導体集積回路が大規模化するにつれてビン数も
増大し、７２ピン程度のパッケージがＲ用されるように
なったが、その場合の半導体基板上の電源線布１を篇２
図に示す。第２図に於いて第１図と同一符号は同−物及
び相当物を示す。２個のＶｃｃパッド１１．１２とそれ
らに繋ながるＶ ｃｃ １１１ｍＩｆ−３、及び２情の
ＧＮＤ （接地ノパツド２１．２２とそれらに繋ながる
ＧＮＤ （接地）電源線４からｍ威される。
増大し、７２ピン程度のパッケージがＲ用されるように
なったが、その場合の半導体基板上の電源線布１を篇２
図に示す。第２図に於いて第１図と同一符号は同−物及
び相当物を示す。２個のＶｃｃパッド１１．１２とそれ
らに繋ながるＶ ｃｃ １１１ｍＩｆ−３、及び２情の
ＧＮＤ （接地ノパツド２１．２２とそれらに繋ながる
ＧＮＤ （接地）電源線４からｍ威される。
そしてその半導体基板がパッケージに実装される様子を
１＠３図に示す。
１＠３図に示す。
半導体基板３１はパッケージ３０に収められ、ＧＮＤパ
ッド２１，２２からボンディングワイヤ３２を介して２
本のＧＮＤビン３３に電気的に接続される。
ッド２１，２２からボンディングワイヤ３２を介して２
本のＧＮＤビン３３に電気的に接続される。
従来のこのような電源線布−法及びパッケージへの実装
法では、半導体集積回路装置に含まれる内部回路５、入
力回路６及び出力回路７のＧＮＤ電源＠４が共通になっ
ておシ、出力回路７が多数−′″１”から″０”へスイ
ッチングし次時、ＧＮＤレベルの変動の影響全入力回路
６がＩＮ接に受けて人力ハイレベルのマージンが減少す
るという欠点がめった。
法では、半導体集積回路装置に含まれる内部回路５、入
力回路６及び出力回路７のＧＮＤ電源＠４が共通になっ
ておシ、出力回路７が多数−′″１”から″０”へスイ
ッチングし次時、ＧＮＤレベルの変動の影響全入力回路
６がＩＮ接に受けて人力ハイレベルのマージンが減少す
るという欠点がめった。
このことｔ″第４図を用いて説明する。
１゜半導体集積回路内部には多数個の入力回路
６、多数個の内部回路、例えばインバ タ５１や２人力
ＮＡＮｉ） ５２ 、及び多数個の出方回路７が設けら
れてお９、それらは共通のＧＮＤ Ｃ接地）電源線４に
接続されている。そしてＧＮＤＩＩＩＣ源＠４はパッケ
ージやソケット等に含まれる配線抵抗４５と配線インダ
クタンス４６を経てシステムＧＮＤ４７に法統される。
１゜半導体集積回路内部には多数個の入力回路
６、多数個の内部回路、例えばインバ タ５１や２人力
ＮＡＮｉ） ５２ 、及び多数個の出方回路７が設けら
れてお９、それらは共通のＧＮＤ Ｃ接地）電源線４に
接続されている。そしてＧＮＤＩＩＩＣ源＠４はパッケ
ージやソケット等に含まれる配線抵抗４５と配線インダ
クタンス４６を経てシステムＧＮＤ４７に法統される。
この状態で多数個の出力回路７が同時に１１”から＠０
”にスイッチングすると負荷容量４８に蓄えられていた
電荷がＯＮ状帖になったＮＭＯ８）ランタスタ４９、配
線抵抗４５、配線インダクタンス４６を介してシステム
ＧＮＤ４７に放電される。この次めＧＮＤ＊源巌４のＡ
点の電位■？は（１）式のようになる。但しＲは配線ｍ
抗４５、Ｌは配線インダクタンス４６、ｉＵシステムＧ
ＮＤ４７Ｋｆｉれ込む電流でおる。例えは、ＶｙＯ値は
、Ｌ＝５０ ｆｌＨとし３００ｍＡの電流■に４遜する
、この影響を直接受けるのは入力回路６の入力ハイレベ
ルＶ！ｍである。すなわち入力回路６の論理スレッショ
ルド電圧Ｖ Ｌ？ ｕ （２） 式（１）ように表わさ
れる。
”にスイッチングすると負荷容量４８に蓄えられていた
電荷がＯＮ状帖になったＮＭＯ８）ランタスタ４９、配
線抵抗４５、配線インダクタンス４６を介してシステム
ＧＮＤ４７に放電される。この次めＧＮＤ＊源巌４のＡ
点の電位■？は（１）式のようになる。但しＲは配線ｍ
抗４５、Ｌは配線インダクタンス４６、ｉＵシステムＧ
ＮＤ４７Ｋｆｉれ込む電流でおる。例えは、ＶｙＯ値は
、Ｌ＝５０ ｆｌＨとし３００ｍＡの電流■に４遜する
、この影響を直接受けるのは入力回路６の入力ハイレベ
ルＶ！ｍである。すなわち入力回路６の論理スレッショ
ルド電圧Ｖ Ｌ？ ｕ （２） 式（１）ように表わさ
れる。
但しＶｃｃは電源電圧、Ｖｔｓ Ｖ′ｉＮＭＯ８）ラン
タスタのスレッショルド電圧、ｖｉＰはＰＭＯ８のスレ
ッショルド電圧、ＶＩは電子やホールの移動度、トラン
ジスタのチャネル幅やチャネル長で決−よる足載で０．
３程度の櫨である。したがってＶＦが０．６■になると
ＶＬｙの変化分ΔＶＬ？は０．４６ Ｖとなる。
タスタのスレッショルド電圧、ｖｉＰはＰＭＯ８のスレ
ッショルド電圧、ＶＩは電子やホールの移動度、トラン
ジスタのチャネル幅やチャネル長で決−よる足載で０．
３程度の櫨である。したがってＶＦが０．６■になると
ＶＬｙの変化分ΔＶＬ？は０．４６ Ｖとなる。
例えば、通常ＴＴＬコンパチブルの入力回路６の入力ロ
ーレベルの敵大埴、Ｖｆｔ＋＋＋ａｚは０．８ Ｖで、
人力ハイレベルの最小値、Ｖｔｍｍｔｍは２ｏｖでめる
ので入力回路のＶＬ〒はそれらの真中の１．４ Ｖに設
ｉｔされているが、出力回路７のスイッチング時に人力
−１ＮＩ６のＶｈｔは先の計算で１．８６ Ｖになって
イル。Ｌ、７？かって電源電圧Ｖｃｃやスレッショルド
電圧ＶＴＮ 、 Ｖｒｐが変動すると入力ハイレベルの
敵手１１ｍＶ１Ｍ、＋ｆｉのマージンがはとんどなくな
る。
ーレベルの敵大埴、Ｖｆｔ＋＋＋ａｚは０．８ Ｖで、
人力ハイレベルの最小値、Ｖｔｍｍｔｍは２ｏｖでめる
ので入力回路のＶＬ〒はそれらの真中の１．４ Ｖに設
ｉｔされているが、出力回路７のスイッチング時に人力
−１ＮＩ６のＶｈｔは先の計算で１．８６ Ｖになって
イル。Ｌ、７？かって電源電圧Ｖｃｃやスレッショルド
電圧ＶＴＮ 、 Ｖｒｐが変動すると入力ハイレベルの
敵手１１ｍＶ１Ｍ、＋ｆｉのマージンがはとんどなくな
る。
今までの説明では、多数個の出力回路が“ｌ”から″０
＃にスイッチングする場仕について述べてきたが、多数
個の出力が０”から″ｌ＃にスイッチングする場合にも
、同様な問題が生じる。
＃にスイッチングする場仕について述べてきたが、多数
個の出力が０”から″ｌ＃にスイッチングする場合にも
、同様な問題が生じる。
即ち、システムＶｃｃ電源（ＩＡ示せず）から配線抵抗
、配線インダクタンスを介して半導体集積回路のＶｃｅ
部へ電気的に接続される。
、配線インダクタンスを介して半導体集積回路のＶｃｅ
部へ電気的に接続される。
このため半導体集積回路のＶｃｅ部へは出力が″Ｏ”か
ら′″１”へのスイッチング時には（３）式で示される
電圧が加わる。
ら′″１”へのスイッチング時には（３）式で示される
電圧が加わる。
但しＲは配線抵抗、Ｌは配線インダクタンス、ｉはシス
テムＶｃｃ電源から流れ出す電流である。
テムＶｃｃ電源から流れ出す電流である。
この時の入力回路６の論理スレッショルド電圧ＶＬｔは
（４）式のように嵌わされる。
（４）式のように嵌わされる。
・・・・・・（４）
但し記号はＱ）式と同じである。したがってこの場合に
は入力ローレベルの蛾大値ＶＩＬ□８のマージンが少な
くなる。
は入力ローレベルの蛾大値ＶＩＬ□８のマージンが少な
くなる。
ただし、式（１）、 （３）を比べると、わかるように
、″１＃から０＃にスイッチングする揚台の方がヨ夛レ
ベルの変動が大きい。
、″１＃から０＃にスイッチングする揚台の方がヨ夛レ
ベルの変動が大きい。
本発明の目的は、上記欠点を除去し、出力回路が同時に
スイッチングしても、ＧＮＤレベル及び■ｃｃレヘルの
変動がなく、入力レベルマージ７１）Ｚ減少しない半導
体集積回路を提供することにある。
スイッチングしても、ＧＮＤレベル及び■ｃｃレヘルの
変動がなく、入力レベルマージ７１）Ｚ減少しない半導
体集積回路を提供することにある。
上記目的を達成する本発間中導体集積回路装置の特徴と
するところは、入力回路の電源縁と出力回路の電源縁と
は電気的に絶縁することにある。
するところは、入力回路の電源縁と出力回路の電源縁と
は電気的に絶縁することにある。
本発明の好ましい実施例を述べると、入力回路０ＧＮＤ
Ｉ地）電Ｓ＊はｍ１ＯＧＮＤ （接地）電源パッドに接
続され、出力回路のＧＮＤ （艦地少電源巌は第２０Ｇ
ＮＤ （接地）電源パッドに接続される。
Ｉ地）電Ｓ＊はｍ１ＯＧＮＤ （接地）電源パッドに接
続され、出力回路のＧＮＤ （艦地少電源巌は第２０Ｇ
ＮＤ （接地）電源パッドに接続される。
場らに、本発明の好ましい実施例では、内部回路のＧＮ
Ｄ（接地）電源縁は、入力回路のＧ Ｎ Ｄ
！１（懺地）電源−に接続される。
Ｄ（接地）電源縁は、入力回路のＧ Ｎ Ｄ
！１（懺地）電源−に接続される。
以下、本発明を実施例に基づき具体的に説明するが、本
発明はこの実施例に限足されることになく本発明の思想
の範囲内で樵々の変形が可能である。
発明はこの実施例に限足されることになく本発明の思想
の範囲内で樵々の変形が可能である。
＠５図に於りて、第４図と同一記号は同−物及び相当ｑ
ｋＪを示す。
ｋＪを示す。
半導体乗積回路内の多数個の入力回路６１ｍＮＤ部と多
数個の内部回路、例えばインバータ５１中２人力ＮＡＮ
Ｄ５２Ｃ１ＯＮＩｎが共通のｉｌのＧＮＤ（接地）電源
ｆＮ４１に接続され、配−抵抗４５１、配線インダクタ
ンス４６１ｔ−介してシステムＧＮＩ）４７に接地され
るっ 一方出力回路７のＧＮＤ部は出力回路用の第２のＧＮＤ
（接地）電源＠４２に接続され、配線抵抗４５２、配
線インダクタンス４６２を介してシステムＧＮＤ４７に
接地される。
数個の内部回路、例えばインバータ５１中２人力ＮＡＮ
Ｄ５２Ｃ１ＯＮＩｎが共通のｉｌのＧＮＤ（接地）電源
ｆＮ４１に接続され、配−抵抗４５１、配線インダクタ
ンス４６１ｔ−介してシステムＧＮＩ）４７に接地され
るっ 一方出力回路７のＧＮＤ部は出力回路用の第２のＧＮＤ
（接地）電源＠４２に接続され、配線抵抗４５２、配
線インダクタンス４６２を介してシステムＧＮＤ４７に
接地される。
本実施例によれば第１の０ＮＤ１［源−４１と第２のＧ
ＮＤ電源ｌｌ１ｉ４２とが電気的にＩｅ縁されているの
で、多数個の出力回路７が１１＃から０”レベルにスイ
ッチングして第２のＧＮＤ電＃−４２の電位が浮上して
も第１のＧＮＤ［源−４１の電位は浮上しない。したが
って、入力回路６のＶＬ？は前記（２）式のＶｒｔ−零
とおい友ものとなシ、出力回路７が多数個同時にスイッ
チングしても約１．４■となり、十分に入力ハイレベル
の蝋小値ｖ１菖ｓ１ｍのマージン（約α６Ｖｉとること
ができる。
ＮＤ電源ｌｌ１ｉ４２とが電気的にＩｅ縁されているの
で、多数個の出力回路７が１１＃から０”レベルにスイ
ッチングして第２のＧＮＤ電＃−４２の電位が浮上して
も第１のＧＮＤ［源−４１の電位は浮上しない。したが
って、入力回路６のＶＬ？は前記（２）式のＶｒｔ−零
とおい友ものとなシ、出力回路７が多数個同時にスイッ
チングしても約１．４■となり、十分に入力ハイレベル
の蝋小値ｖ１菖ｓ１ｍのマージン（約α６Ｖｉとること
ができる。
第６図は第５図ｔ−達成する九めの半導体基板上におけ
る全体の！源−布一を示し、第１図、第２図、第５図と
同一記号は同−豐及び相当物を示す。
る全体の！源−布一を示し、第１図、第２図、第５図と
同一記号は同−豐及び相当物を示す。
の人力１ぎＶｔ人力し、内部回路５へ出力するインター
フェイスとなる入力回路、７は内部回路５の出力信号を
入力し、外部へ出力するインターフェイスとなる出力回
路１１及び１２は外部から内部回路５、入力回路６、出
力画Ｍ７を駆動するＶｃｃ電＃鴫圧を入力するためのＶ
ｃｃ電源バッド、２０１は第１のＧＮＤ′電源−４１を
外部のシステムＧＮＤに接続するための第１のＧＮＤ
（接地）電源バンド、２０２は第２１７）ＧＮＤ電源＃
４２’を外部ノシステムＧＮＤＫ接続するための第２の
ＧＮＤ （接地）電源パッドである。
フェイスとなる入力回路、７は内部回路５の出力信号を
入力し、外部へ出力するインターフェイスとなる出力回
路１１及び１２は外部から内部回路５、入力回路６、出
力画Ｍ７を駆動するＶｃｃ電＃鴫圧を入力するためのＶ
ｃｃ電源バッド、２０１は第１のＧＮＤ′電源−４１を
外部のシステムＧＮＤに接続するための第１のＧＮＤ
（接地）電源バンド、２０２は第２１７）ＧＮＤ電源＃
４２’を外部ノシステムＧＮＤＫ接続するための第２の
ＧＮＤ （接地）電源パッドである。
第６図に示される様に、入力回路６及び内部回路ｓ用の
第１のＧＮＤ電源パッド２０１と、出力回路７用の第２
のＧＮＤ電源バッド２０２とを設けることにより、入力
回路６及び内部回路５用のＧＮＤＩＫ＃線４１と、出力
回路７用のＧＮＤ電源４２とが電気的に絶縁される。
第１のＧＮＤ電源パッド２０１と、出力回路７用の第２
のＧＮＤ電源バッド２０２とを設けることにより、入力
回路６及び内部回路５用のＧＮＤＩＫ＃線４１と、出力
回路７用のＧＮＤ電源４２とが電気的に絶縁される。
第７図は第６図のような電源線布線をした半導体基板の
パッケージへの実装法を示す。
パッケージへの実装法を示す。
半導体基板３１０がパッケージ７０に収められ、人力回
ｗｒ６及び内部回路５用の第１のＧＮＤ電源パッド２０
１はボンディングワイア７３を介して入力回路６及び内
部回路５用ＧＮＤビン７１と電気的に接続場れ、出力回
路７用ＧＮＤ電源パツド２０２はボンディングワイア７
４を介して出力回路７用ＧＮＤビン７２と電気的に接続
される。
ｗｒ６及び内部回路５用の第１のＧＮＤ電源パッド２０
１はボンディングワイア７３を介して入力回路６及び内
部回路５用ＧＮＤビン７１と電気的に接続場れ、出力回
路７用ＧＮＤ電源パツド２０２はボンディングワイア７
４を介して出力回路７用ＧＮＤビン７２と電気的に接続
される。
＠６図に示す電源線布線及び第７図に示す半導体基板の
パッケージへの実装法によって第５図に示す等価回路を
実現できる。
パッケージへの実装法によって第５図に示す等価回路を
実現できる。
本実施例によれば、入力ハイレベルマージンがおるので
、多数個のデータバスの同時スイッチングにも耐えられ
る半導体果槓回路装ｆＩＩｔｆｔ得ることができる。
、多数個のデータバスの同時スイッチングにも耐えられ
る半導体果槓回路装ｆＩＩｔｆｔ得ることができる。
陶、本実施例ではＣＭＯ８回路について説明したがバイ
ポーラ、ＮＭ感層の他のプロセスを用いた半導体集積回
路装置で４ｂ有効でおることはビうまでもない。
ポーラ、ＮＭ感層の他のプロセスを用いた半導体集積回
路装置で４ｂ有効でおることはビうまでもない。
また、本実Ｍ例では内部回路５のＧＮＤ部と入力回路６
のＧＮＤ部を共通の５ｇｌのＧＮｉ）電源線４１に接続
したが、内部回路５のＧＮＬ）＃全出力回路７用のＧＮ
Ｄ電源＃Ｉ４２に接続しても同様の幼果が得らｆｂ、本
発明はこの嫌な場合にも雇用で自る。
のＧＮＤ部を共通の５ｇｌのＧＮｉ）電源線４１に接続
したが、内部回路５のＧＮＬ）＃全出力回路７用のＧＮ
Ｄ電源＃Ｉ４２に接続しても同様の幼果が得らｆｂ、本
発明はこの嫌な場合にも雇用で自る。
ざらに、本実施例に於いては、ＧＮＤ電源ｌｉ１を例に
とって説明したが、ｖｃｃ電源線に於いても発明は通用
できうる。
とって説明したが、ｖｃｃ電源線に於いても発明は通用
できうる。
本発明によれば、出力（ロ）路の同時スイッチング
□１・の影響が入力回路に及ばさないので、Ｇ
ＮＤレル及びＶｃｃレベルが変動せず入力レペルマが減
少しない半導体集積回路装＆を得ることができる。
□１・の影響が入力回路に及ばさないので、Ｇ
ＮＤレル及びＶｃｃレベルが変動せず入力レペルマが減
少しない半導体集積回路装＆を得ることができる。
第１図は一つの従来例でるる半導体集積回路装置の電源
線布線を示す図、第２図は他の便米例である半導体集積
回路装置の電源−布縁を示す図、第３図は第２図に示さ
れる半導体基板のパッケージへの実装図、第４図は従来
例である半導体集積回路装置の電ｅｌｉ線布線の等価回
路図、第５図は本発明の一実施例である半導体集積回路
装置の電源線布線の等価回路図、第６図は本発明の一実
施例である半導体集積回路装置の電源線布線を示す図、
第７図は本発明の二％施例の半導体基板のパッケージへ
の実装図でめる。 ５．５１．５２・・・内部回路、６・・・入力回路、７
・・・出力回路、４１・・・第１のＧＮＤ電源線、４２
・・・第２のＧＮＤ［＃１１，２０１・・・＃１１のＧ
ＮＤ電源パ（之シ 第 ２ 磨 阜 ３ 図 奉 ６ 目 第 ７ 口
線布線を示す図、第２図は他の便米例である半導体集積
回路装置の電源−布縁を示す図、第３図は第２図に示さ
れる半導体基板のパッケージへの実装図、第４図は従来
例である半導体集積回路装置の電ｅｌｉ線布線の等価回
路図、第５図は本発明の一実施例である半導体集積回路
装置の電源線布線の等価回路図、第６図は本発明の一実
施例である半導体集積回路装置の電源線布線を示す図、
第７図は本発明の二％施例の半導体基板のパッケージへ
の実装図でめる。 ５．５１．５２・・・内部回路、６・・・入力回路、７
・・・出力回路、４１・・・第１のＧＮＤ電源線、４２
・・・第２のＧＮＤ［＃１１，２０１・・・＃１１のＧ
ＮＤ電源パ（之シ 第 ２ 磨 阜 ３ 図 奉 ６ 目 第 ７ 口
Claims (1)
- 【特許請求の範囲】 らの入力信号を入力し、上記内部回路へ出力する多数個
の入力回路と、上記内部回路の出力信号を入力し、外部
へ出力する多数個の出力回路とを有する半導体集積回路
装置に於いて、上記多数個の入力回路の電源−と上記多
数個の出力回路の電源−とは電気的に絶縁することを特
徴とする半導体集積回路装置。 ２、特許請求の範囲第１項に於いて、上記多数個の入力
回路の電源線は１ｉｌＥ１の電源パッドに接線され、上
記多数個の出力回路の電ＩＩ線は第２の電源パッドに接
続されることを特徴とする半導体集積回ｗ１装置。 ＆ 特許請求の範囲第１項または第２項に於いて、上記
多数個の内部回路の電源線は、上記多数個の入力回路の
電源線に接続さ・・れることを特徴とする半導体集積回
路装置。 ４、′％軒錆求の範囲第１項、第２項、または第３項に
於いて、上記電源線は接地電源線でろることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7543882A JPS58194363A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7543882A JPS58194363A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58194363A true JPS58194363A (ja) | 1983-11-12 |
| JPH0416945B2 JPH0416945B2 (ja) | 1992-03-25 |
Family
ID=13576233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7543882A Granted JPS58194363A (ja) | 1982-05-07 | 1982-05-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194363A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08236590A (ja) * | 1995-02-22 | 1996-09-13 | Nec Corp | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4950878A (ja) * | 1972-09-18 | 1974-05-17 | ||
| JPS52119802A (en) * | 1976-04-01 | 1977-10-07 | Matsushita Electronics Corp | Semiconductor ic device |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
-
1982
- 1982-05-07 JP JP7543882A patent/JPS58194363A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4950878A (ja) * | 1972-09-18 | 1974-05-17 | ||
| JPS52119802A (en) * | 1976-04-01 | 1977-10-07 | Matsushita Electronics Corp | Semiconductor ic device |
| JPS5420680A (en) * | 1977-07-18 | 1979-02-16 | Hitachi Ltd | Large scale integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169464A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH08236590A (ja) * | 1995-02-22 | 1996-09-13 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0416945B2 (ja) | 1992-03-25 |
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