JPH0793562B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH0793562B2 JPH0793562B2 JP62188497A JP18849787A JPH0793562B2 JP H0793562 B2 JPH0793562 B2 JP H0793562B2 JP 62188497 A JP62188497 A JP 62188497A JP 18849787 A JP18849787 A JP 18849787A JP H0793562 B2 JPH0793562 B2 JP H0793562B2
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- JP
- Japan
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- circuit
- output
- buffer
- output buffer
- buffer circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は出力バッファ回路、特に半導体集積回路の内部
回路と出力端子との間に介設され外部の回路あるいは機
器を駆動するための出力バッファ回路に関する。
回路と出力端子との間に介設され外部の回路あるいは機
器を駆動するための出力バッファ回路に関する。
半導体集積回路は通常、内部回路の入力線あるいは出力
線の途中におのおの入力バッファあるいは出力バッファ
の回路を設けて構成される。このうちの出力バッファ回
路は、外部の負荷を直接駆動するために駆動能力を大き
くする必要が有り、また集積度の向上に伴なって同一集
積回路内に多数個設けられることが多い。この場合、出
力バッファ回路への電源供給を内部回路と同一の電源端
子から行なうと、特に多数個の出力バッファ回路が同時
に駆動動作した時に、容量性の負荷に多大の充放電電流
が電源供給用の線に集中的に流れ、これに応じて内部回
路の接地接続点の電位が異状上昇してノイズを発生さ
せ、内部回路の誤動作をひき起す原因になる。
線の途中におのおの入力バッファあるいは出力バッファ
の回路を設けて構成される。このうちの出力バッファ回
路は、外部の負荷を直接駆動するために駆動能力を大き
くする必要が有り、また集積度の向上に伴なって同一集
積回路内に多数個設けられることが多い。この場合、出
力バッファ回路への電源供給を内部回路と同一の電源端
子から行なうと、特に多数個の出力バッファ回路が同時
に駆動動作した時に、容量性の負荷に多大の充放電電流
が電源供給用の線に集中的に流れ、これに応じて内部回
路の接地接続点の電位が異状上昇してノイズを発生さ
せ、内部回路の誤動作をひき起す原因になる。
第３図は、このような誤動作を防止した従来の出力バッ
ファ回路の回路図である。内部回路１の出力線の途中に
出力バッファ回路16のバッファ３を接続し、バッファ３
の出力信号で、出力端子14に接続した容量性の外部負荷
15を駆動している。内部回路１およびバッファ３は、共
通の電源電圧VDDから分岐した電源供給用の線と、それ
ぞれ個別に設けた接地点GND（１）およびGND（２）に接
続した接地用の線とで、それぞれ電源供給を受ける。こ
のように内部回路１の接地点GND（１）と、バッファ３
の接地点GND（２）とを、分けて設けることにより、バ
ッファ３の駆動動作時に外部負荷15に多大な電流が流れ
て接地点GND（２）の電位変動に起因するノイズが生じ
ても、接地点GND（１）の電位に影響を与えずに済み、
内部回路１の誤動作を防止できる。
ファ回路の回路図である。内部回路１の出力線の途中に
出力バッファ回路16のバッファ３を接続し、バッファ３
の出力信号で、出力端子14に接続した容量性の外部負荷
15を駆動している。内部回路１およびバッファ３は、共
通の電源電圧VDDから分岐した電源供給用の線と、それ
ぞれ個別に設けた接地点GND（１）およびGND（２）に接
続した接地用の線とで、それぞれ電源供給を受ける。こ
のように内部回路１の接地点GND（１）と、バッファ３
の接地点GND（２）とを、分けて設けることにより、バ
ッファ３の駆動動作時に外部負荷15に多大な電流が流れ
て接地点GND（２）の電位変動に起因するノイズが生じ
ても、接地点GND（１）の電位に影響を与えずに済み、
内部回路１の誤動作を防止できる。
上述した従来の出力バッファ回路では、内部回路とは別
に出力バッファ回路の接地点を設けているので、接地用
ピンが増えるのみならず回路レイアウトが複雑化しチッ
プ面積も大形化するという欠点がある。
に出力バッファ回路の接地点を設けているので、接地用
ピンが増えるのみならず回路レイアウトが複雑化しチッ
プ面積も大形化するという欠点がある。
本発明の目的は、上述の欠点を除去し従来よりも接地用
ピンが少くて済みレイアウトが容易でチップ面積も小型
化できる出力バッファ回路を提供することにある。
ピンが少くて済みレイアウトが容易でチップ面積も小型
化できる出力バッファ回路を提供することにある。
本発明の出力バッファ回路は、それぞれの入力端が電源
線の所定の個所に接続されておりスレッシュホールド電
圧が互いに異なる複数のLTインバータを有するノイズ検
出回路と、前記LTインバータの出力信号に応答して負荷
駆動能力を可変制御する可変出力回路とを備えている。
線の所定の個所に接続されておりスレッシュホールド電
圧が互いに異なる複数のLTインバータを有するノイズ検
出回路と、前記LTインバータの出力信号に応答して負荷
駆動能力を可変制御する可変出力回路とを備えている。
以下、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例の動作を説明するための信号波形図である。
図の実施例の動作を説明するための信号波形図である。
第１図において、ノイズ検出回路６は、低スレッシュホ
ールド電圧をもつインバータであるLTインバータ７およ
び８を有し、LTインバータ７および８の各スレッシュホ
ールド電圧ＶT7およびＶT8は異なる値に設定してある。
またLTインバータ７および８の電源は、電源電圧VDDお
よび接地点GNDに最短距離で接続されている。LTインバ
ータ７および８の両入力端は、出力時における電位上昇
が顕著な接地線の点Ｚに接続されている。可変出力回路
２は、バッファ３と２つのスリーステートバッファ４お
よび５とを並列接続した構成を有し、入力端を内部回路
１の出力端に接続してある。スリーステートバッファ４
および５のイネーブル入力端はそれぞれ、LTインバータ
７および８の出力端に接続されている。なお第１図には
可変出力回路２が１つのみの場合を示してあるが、複数
個の可変出力回路を設ける場合には、同一構成をもつ可
変出力回路２を使用して、ノイズ検出回路６の出力信号
を各スリーステートバッファ４および５のイネーブル入
力端に与えれば良い。
ールド電圧をもつインバータであるLTインバータ７およ
び８を有し、LTインバータ７および８の各スレッシュホ
ールド電圧ＶT7およびＶT8は異なる値に設定してある。
またLTインバータ７および８の電源は、電源電圧VDDお
よび接地点GNDに最短距離で接続されている。LTインバ
ータ７および８の両入力端は、出力時における電位上昇
が顕著な接地線の点Ｚに接続されている。可変出力回路
２は、バッファ３と２つのスリーステートバッファ４お
よび５とを並列接続した構成を有し、入力端を内部回路
１の出力端に接続してある。スリーステートバッファ４
および５のイネーブル入力端はそれぞれ、LTインバータ
７および８の出力端に接続されている。なお第１図には
可変出力回路２が１つのみの場合を示してあるが、複数
個の可変出力回路を設ける場合には、同一構成をもつ可
変出力回路２を使用して、ノイズ検出回路６の出力信号
を各スリーステートバッファ４および５のイネーブル入
力端に与えれば良い。
非出力時には、第２図に示すように点Ｚの電位は殆んど
ゼロで、LTインバータ７および８の各スレッシュホール
ド電圧ＶT7およびＶT8よりも低いので、LTインバータ７
および８の出力信号は、スリーステートバッファ４およ
び５をイネーブル状態にしている。この状態で出力時に
移行すると、最初、可変出力バッファ回路２のバッファ
３とスリーステートバッファ４および５とが全て動作す
る。外部負荷５への充電電流の増大に伴なって点Ｚの電
位が上昇していき、スレッシュホールドＶT8に達する
と、LTインバータ８の出力信号がスリーステートバッフ
ァ５をディスエーブル状態に切替えて、可変出力回路２
の出力電流を減らし点Ｚの電位上昇を抑圧する。このあ
と更に点Ｚの電位が上昇しスレッシュホールド電圧ＶT7
まで達した時、LTインバータ７の出力信号がスリーステ
ートバッファ４をディスエーブル状態に切替えて、バッ
ファ３のみが動作する状態となり、可変出力回路２の出
力電流が更に減って点Ｚの電位上昇を抑圧する。
ゼロで、LTインバータ７および８の各スレッシュホール
ド電圧ＶT7およびＶT8よりも低いので、LTインバータ７
および８の出力信号は、スリーステートバッファ４およ
び５をイネーブル状態にしている。この状態で出力時に
移行すると、最初、可変出力バッファ回路２のバッファ
３とスリーステートバッファ４および５とが全て動作す
る。外部負荷５への充電電流の増大に伴なって点Ｚの電
位が上昇していき、スレッシュホールドＶT8に達する
と、LTインバータ８の出力信号がスリーステートバッフ
ァ５をディスエーブル状態に切替えて、可変出力回路２
の出力電流を減らし点Ｚの電位上昇を抑圧する。このあ
と更に点Ｚの電位が上昇しスレッシュホールド電圧ＶT7
まで達した時、LTインバータ７の出力信号がスリーステ
ートバッファ４をディスエーブル状態に切替えて、バッ
ファ３のみが動作する状態となり、可変出力回路２の出
力電流が更に減って点Ｚの電位上昇を抑圧する。
本実施例では、内部回路１および可変出力回路２の接地
点GNDを複数個所に分けずに１個所のみとし、可変出力
回路２の負荷駆動能力を可変制御して設置てGN2の変動
を抑圧することにより、従来よりも接地用ピンが少くレ
イアウトが容易でチップ面積も小型な回路で、負荷電流
の状態に起因する誤動作を防止できる。
点GNDを複数個所に分けずに１個所のみとし、可変出力
回路２の負荷駆動能力を可変制御して設置てGN2の変動
を抑圧することにより、従来よりも接地用ピンが少くレ
イアウトが容易でチップ面積も小型な回路で、負荷電流
の状態に起因する誤動作を防止できる。
以上の説明で明らかなように本発明の出力バッファ回路
によれば、従来よりも接地用ピン数が少なくて済みレイ
アウトが容易でチップ面積も小形な回路で負荷電流の変
動に伴なう誤動作を防止できる効果が得られる。
によれば、従来よりも接地用ピン数が少なくて済みレイ
アウトが容易でチップ面積も小形な回路で負荷電流の変
動に伴なう誤動作を防止できる効果が得られる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例の動作を説明するための信号波形図、第３図
は従来の出力バッファ回路の回路図である。 １……内部回路、２……可変出力回路、３……バッフ
ァ、4,5……スリーステートバッファ、６……ノイズ検
出回路、7,8……LTインバータ、14……出力端子、15…
…外部負荷、16……出力バッファ回路。
図の実施例の動作を説明するための信号波形図、第３図
は従来の出力バッファ回路の回路図である。 １……内部回路、２……可変出力回路、３……バッフ
ァ、4,5……スリーステートバッファ、６……ノイズ検
出回路、7,8……LTインバータ、14……出力端子、15…
…外部負荷、16……出力バッファ回路。
Claims (1)
- 【請求項１】それぞれの入力端が電源線の所定の個所に
接続されておりスレッシュホールド電圧が互いに異なる
複数のLTインバータを有するノイズ検出回路と、前記LT
インバータの出力信号に応答して負荷駆動能力を可変制
御する可変出力回路とを備えていることを特徴とする出
力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188497A JPH0793562B2 (ja) | 1987-07-27 | 1987-07-27 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62188497A JPH0793562B2 (ja) | 1987-07-27 | 1987-07-27 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432523A JPS6432523A (en) | 1989-02-02 |
| JPH0793562B2 true JPH0793562B2 (ja) | 1995-10-09 |
Family
ID=16224763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62188497A Expired - Lifetime JPH0793562B2 (ja) | 1987-07-27 | 1987-07-27 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793562B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2845436B2 (ja) * | 1987-09-17 | 1999-01-13 | 日本電気株式会社 | 半導体装置 |
| DE19803757C2 (de) * | 1998-01-30 | 1999-11-25 | Siemens Ag | Bustreiber |
| US6177810B1 (en) * | 1998-12-17 | 2001-01-23 | Siemens Aktiengesellschaft | Adjustable strength driver circuit and method of adjustment |
| JP4688143B2 (ja) * | 2005-05-30 | 2011-05-25 | スタンレー電気株式会社 | 液晶表示装置 |
| JP2007134938A (ja) * | 2005-11-10 | 2007-05-31 | Kawasaki Microelectronics Kk | ノイズ対策回路 |
| JP4884040B2 (ja) * | 2006-03-15 | 2012-02-22 | スタンレー電気株式会社 | 液晶表示素子、及び、液晶表示素子の駆動方法 |
-
1987
- 1987-07-27 JP JP62188497A patent/JPH0793562B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432523A (en) | 1989-02-02 |
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